JPH06309231A - キャッシュメモリ制御方法 - Google Patents

Abstract

(57)【要約】 【構成】 ライトバック方式のキャッシュメモリにおい
て、キャッシュメモリからデータを追い出すためのメイ
ンメモリへの書き戻し処理とは別に、キャッシュメモリ
のデータをメインメモリに書き戻すだけのための書き戻
し処理を設ける。この処理は、先ずキャッシュメモリの
一つのエントリのデータがダーティであるか否かを判定
し、ダーティであった場合はそのデータをメインメモリ
に書き戻す。そして、書き戻しが正常終了し、かつキャ
ッシュメモリ上のデータが変化していないことを確認
し、キャッシュ状態をクリーンとする。一方、この処理
中に他のアクセス手段からバスの占有要求があった場
合、当該処理は放棄される。 【効果】 キャッシュメモリからメインメモリへのトラ
フィックが減少し、システム全体の性能を向上させるこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ライトバック方式のキ
ャッシュメモリにおいて、システムとしての性能向上を
図ることのできるキャッシュメモリ制御方法に関する。

【０００２】

【従来の技術】計算機システムにおけるキャッシュメモ
リは、システムにおける処理の高速化を図るために、重
要な技術であり、その実現方式には多くの方式がある。
そして、そのキャッシュメモリからメインメモリへのデ
ータの書き戻し方法に関しては、代表的な二つの方法が
ある。

【０００３】この二つの方法とは、ライトスルー方式と
ライトバック方式である。先ず、ライトスルー方式と
は、プロセッサからのデータの書込み時に、メインメモ
リとキャッシュメモリとの両方にそのデータを書き込む
方式である。この方式は、メインメモリとキャッシュメ
モリの一貫性が保て、入出力プロセッサ等、他のアクセ
スがメインメモリに生じる時に利点がある。一方、デー
タ書込み時に毎回メインメモリをアクセスするため、キ
ャッシュメモリ（プロセッサ）とメインメモリ間のトラ
フィックが高くなってしまい、システムの性能低下の原
因となってしまう欠点がある。

【０００４】これに対し、ライトバック方式では、プロ
セッサの書込み時には、キャッシュメモリのデータのみ
が更新され、メインメモリへの書込みは、キャッシュメ
モリ上のデータがキャッシュメモリから追い出される時
まで遅らせられ、その時点で実際の書込みが行われる。
この場合、何度も書込みが生じるようなアクセスでは、
キャッシュメモリがヒットしている限り、キャッシュメ
モリ（プロセッサ）とメインメモリ間のトラフィックは
生じることがなく、ライトスルー方式のようなシステム
の性能低下の原因は除去することができる。

【０００５】また、共有バスを介して複数のプロセッサ
がメインメモリを共有する共有メモリ型マルチプロセッ
サにおいても、システムにおける処理の高速化を図るた
め、キャッシュメモリは重要な技術となっている。この
場合、キャッシュメモリはプロセッサ毎に設けられてお
り、各キャッシュメモリからメインメモリへのデータ書
き戻し方法に関しては、代表的なものとして上述したラ
イトバック方式がある。また、このようなライトバック
方式でのキャッシュメモリ間のコヒーレンシを保つ方法
の代表的な例としてインバリデイトがある。以下、この
ようなライトバック／インバリデイトの組合せ例として
イリノイ方式を説明する。

【０００６】図２は、キャッシュメモリにおける４状態
の説明図である。先ず、Ｉ｛Invalid ｝とは、そのブロ
ックが無効であり、リプレイスの対象であることを示し
ている。また、ＣＥ｛Private Clean （Clean Exclusiv
e ）｝とは、そのブロックのデータはメインメモリのデ
ータと一致しており、かつ、唯一のコピーであることを
示している。更に、ＣＳ｛Shared Clean｝とは、そのブ
ロックのデータはメインメモリのデータと一致してお
り、かつ、同一データのコピーが他のキャッシュメモリ
にも存在する可能性があることを示し、ＤＥ｛Dirty（D
irty Exclusive ）｝とは、そのブロックのデータはメ
インメモリのデータと一致しておらず、かつ唯一のコピ
ーであることを示している。

【０００７】このイリノイ方式では、プロセッサの書込
み時には、キャッシュメモリのみが更新され、メインメ
モリへの書込みは、キャッシュメモリ上のデータがキャ
ッシュメモリから追い出される時まで遅らせられ、その
時点で実際の書込みが行われる。この場合、何度も書込
みが生じるようなアクセスでは、キャッシュメモリがヒ
ットしている限り、キャッシュメモリ（プロセッサ）と
メインメモリ間のトラフィックが生じることはなく、マ
ルチプロセッサで共有される相互接続ネットワークのト
ラフィックを軽減している。

【０００８】

【発明が解決しようとする課題】しかしながら、上記ラ
イトバック方式では、メインメモリへの書込みのタイミ
ングを遅らせることにより、キャッシュメモリ（プロセ
ッサ）とメインメモリ間のトラフィックをある程度軽減
することができるが、依然としてキャッシュメモリ上の
データがキャッシュメモリから追い出される時には、キ
ャッシュメモリ（プロセッサ）とメインメモリ間のトラ
フィックが生じる。そして、このようなトラフィック
が、ライトスルー方式のように、バスを共有する他の処
理装置からや、共有メモリ型マルチプロセッサにおける
他のキャッシュメモリ（プロセッサ）からのトラフィッ
クを妨げ、システムの性能低下を招くといった問題点が
残されていた。

【０００９】本発明は、上記従来の問題点を解決するた
めになされたもので、ライトバック方式のキャッシュメ
モリにおいて、システムの性能低下を防止することがで
きるキャッシュメモリ制御方法を提供することを目的と
する。

【００１０】

【課題を解決するための手段】本発明のキャッシュメモ
リ制御方法は、キャッシュメモリにメインメモリからデ
ータが読込まれる際に、当該キャッシュメモリから追い
出されるデータと、このデータに対応する前記メインメ
モリのデータとが一致しない場合、当該データを、前記
キャッシュメモリと前記メインメモリが接続される共有
バスを介して前記メインメモリに書き戻すキャッシュメ
モリ制御方法において、前記共有バスが空いている場
合、前記キャッシュメモリからのデータ追い出し時にお
ける書き戻し処理とは別に、前記メインメモリのデータ
と一致していない前記キャッシュメモリのデータを書き
戻すだけの自律的書き戻し処理を行い、前記自律的書き
戻し処理の実行中に、他のアクセス手段から前記共有バ
スの占有要求が生じた場合は、前記自律的書き戻し処理
を中断することを特徴とするものである。

【００１１】

【作用】本発明のキャッシュメモリ制御方法において
は、バスラインが空いている場合、キャッシュメモリか
らデータを追い出すためのメインメモリへの書き戻し処
理とは別に、キャッシュメモリのデータをメインメモリ
に書き戻すだけのための自律的書き戻し処理を行う。こ
の自律的書き戻し処理は、先ず、キャッシュメモリの一
つのエントリのデータがダーティであるか否かを判定
し、ダーティであった場合はそのデータをメインメモリ
に書き戻す。そして、書き戻しが正常終了し、かつキャ
ッシュメモリ上のデータがプロセッサによって書き換え
られていないことを確認し、キャッシュ状態をクリーン
とする。一方、この自律的書き戻し処理中に他のアクセ
ス手段からバスの占有要求があった場合、当該処理は放
棄される。

【００１２】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。 《第１の実施例》図１は本発明のキャッシュメモリ制御
方法における第１の実施例を示すフローチャートである
が、この説明に先立ち、その制御方法を実施するための
システム構成について説明する。図３に、このキャッシ
ュメモリシステムを示す。図のシステムは、情報処理装
置におけるメモリシステムを示しており、プロセッサ
１、キャッシュメモリ２、メインメモリ３、Ｉ／Ｏプロ
セッサ４、共有バス５からなる。

【００１３】プロセッサ１は、各種の制御を司る制御部
であり、特に、メモリシステムにおいて、キャッシュメ
モリ２におけるデータのライト／リード制御を行うもの
である。キャッシュメモリ２は、その内部にキャッシュ
管理テーブル２ａと、自律的書き戻し制御部２ｂとを備
えている。キャッシュ管理テーブル２ａは、複数のエン
トリ毎に、そのエントリのデータが有効か無効かを示す
状態ビットと、メインメモリ３におけるアドレスと、キ
ャッシュメモリ２におけるデータの記憶場所であるキャ
ッシュメモリアクセス用アドレスのフィールドで構成さ
れている。例えば、図示例では、メインメモリ３のアド
レス“Ａ”のデータがキャッシュメモリ２上のアドレス
“３”に格納されており、かつ、このデータはＤ（ダー
ティ）であることを示している。

【００１４】また、自律的書き戻し制御部２ｂは、本実
施例の特徴点をなすもので、キャッシュメモリ２からメ
インメモリ３へのデータの書き戻しを、自律的、即ち、
プロセッサ１からの指示とは無関係に行う機能を有して
いる。

【００１５】また、メインメモリ３は、プロセッサ１が
実行するためのプログラムやデータを格納するためのメ
モリであり、共有バス５を介して格納されているデータ
等がリード／ライトされる。Ｉ／Ｏプロセッサ４は、図
示省略した外部記憶装置等のＩ／Ｏの制御を行うプロセ
ッサである。更に、共有バス５はキャッシュメモリ２や
Ｉ／Ｏプロセッサ４等とメインメモリ３とを接続するた
めの共有バスである。

【００１６】次に、このように構成されたメモリシステ
ムにおけるキャッシュメモリ制御方法を図１のフローチ
ャートを参照して説明する。先ず、図１に示す自律的書
き戻し処理の前に、通常のライトバック処理について説
明する。

【００１７】今、キャッシュメモリ２の各エントリに
は、全て何等かのデータが入っているとする。このよう
な状態で、プロセッサ１が、例えば、あるデータに対し
てリードを行う場合、プロセッサ１はキャッシュ管理テ
ーブル２ａを参照し、そのリード要求のデータのアドレ
スがあるかどうかを調べる。そして、そのアドレスが存
在した場合は、キャッシュメモリアクセス用アドレスに
基づき、そのデータをキャッシュメモリ２からリードす
る。一方、そのアドレスが存在しなかった場合、プロセ
ッサ１は、先ず、キャッシュメモリ２のいずれかのエン
トリのデータをメインメモリ３に書き戻し、その後、そ
のエントリにメインメモリ３からリードしたデータを格
納する。

【００１８】次に、図１に示す自律的書き戻し処理を説
明する。先ず、この自律的書き戻し処理は、ある所定周
期で起動されるとする。尚、この周期はそのシステムに
よって予め実験的に求めておく。今、自律的書き戻し制
御部２ｂが起動し、書き戻し処理が開始されたとする。
これにより、自律的書き戻し制御部２ｂは、先ず、キャ
ッシュ管理テーブル２ａを検索し、あるエントリの状態
ビットがダーティ（Ｄ）かクリーン（Ｃ）かを判定する
（ステップＳ１）。尚、ここで、ダーティとは、キャッ
シュメモリ２内のデータとメインメモリ３のデータとが
不一致の場合、即ち、キャッシュメモリ２のデータに書
込み操作が行われており、かつメインメモリ３への書き
戻しがされておらず、書き戻しが必要な場合である。ま
た、クリーンとは、キャッシュメモリ２内のデータとメ
インメモリ３のデータとが一致している場合、即ち、キ
ャッシュメモリ２上のデータをメインメモリ３に書き戻
す必要がない場合である。

【００１９】ステップＳ１において、状態ビットがダー
ティであった場合は、共有バス５が空いていることを確
認し（ステップＳ２）、次の自律的書き戻し処理とし
て、バスコマンドを生成し、これを送出する（ステップ
Ｓ３）。

【００２０】図４に、バスコマンドのフォーマットを示
す。即ち、バスコマンドは、自律的書き戻しのためのコ
マンドか否かを示す制御フラグと、書き戻しを行うメイ
ンメモリ３のアドレスと、書き戻しデータ等で構成され
ている。また、制御フラグは、自律的書き戻しの場合は
“０”、通常の書き戻しの場合は“１”といったように
設定され、自律的書き戻しの場合は、途中放棄を許すコ
マンドとなっている。

【００２１】ステップＳ３において、自律的書き戻し制
御部２ｂは、自律的書き戻し処理を開始すると、その処
理の終了待ち状態となる（ステップＳ４）。即ち、バス
コマンドの送出に対するコマンド終了通知を受けたか否
かを判定する。ステップＳ４において、コマンドが正常
終了した場合は、キャッシュメモリ２の書き戻したデー
タが変化していないか否かを判定し（ステップＳ５）、
変化していない場合は、キャッシュメモリのデータとメ
インメモリ３のデータとが一致したとして、キャッシュ
管理テーブル２ａの状態ビットをクリーンを示すビット
とする（ステップＳ６）。即ち、自律的書き戻し処理の
実行中に、プロセッサ１がそのデータを書き換えたか否
かを判定し、書き換えていないことを確認してキャッシ
ュメモリ２をクリーンな状態とするものである。

【００２２】そして、ステップＳ６において、キャッシ
ュ管理テーブル２ａの対応するエントリをクリーンな状
態とすると、上記の各処理を全てのエントリで実行した
か否かを判定し（ステップＳ７）、全てのエントリで行
った場合は、自律的書き戻し処理を終了し、まだエント
リが残っている場合は、次のエントリに進み（ステップ
Ｓ８）、ステップＳ１に戻って、上記の動作を繰り返
す。

【００２３】また、上記ステップＳ１においてキャッシ
ュの状態がクリーンな場合、ステップＳ４においてコマ
ンドが正常終了していない場合、およびステップＳ５に
おいてそのエントリのデータが書換えられた場合は、ス
テップＳ８に移行し、次のエントリの処理を行う。

【００２４】尚、ステップＳ４においてコマンドが正常
終了しない場合とは、例えば次のような場合である。即
ち、自律的書き戻しの場合のバスコマンドは、上述した
ように、自律的書き戻し処理によるバス占有中に、他の
アクセス手段によるバス要求があった場合のバス権放棄
機能を有している。このバス権放棄機能は、自律的書き
戻しのバスコマンド実行中に他のバスコマンドをブロッ
クしないための機能であり、これは、通常の書き戻しバ
スコマンドに、バス要求を監視し、バス要求があればバ
ス権を放棄し、実行中の処理をリセットする（キャッシ
ュメモリ２とメインメモリ３の両方共）機能を追加する
ことで実現することができる。

【００２５】一方、Ｉ／Ｏプロセッサ４は、共有バス５
の状態を常時監視しており、自律的書き戻しのバスコマ
ンド実行中は、これを認識できるようになっている。そ
して、この自律的書き戻し処理の実行中に制御している
Ｉ／Ｏとのアクセス要求が発生した場合は、バス権を要
求し、共有バス５を占有する。

【００２６】また、書き戻しバスコマンドの途中放棄に
よるメインメモリ３の一部が書き換わった場合の、キャ
ッシュメモリ２とのデータの一貫性は、全データの書込
みの完了を意味する書き戻しバスコマンドの正常終了時
にのみキャッシュの状態を書き換えることで維持するこ
とができる。

【００２７】更に、自律的書き戻し処理中にキャッシュ
メモリ２上のデータが変化しているか否かの判定は、書
き戻しデータをバッファしておき、このバッファしたデ
ータと、キャッシュメモリ２上のデータとの一致検査で
行う。そして、この判定と、キャッシュ状態をクリーン
にする操作はアトミック操作、即ち、他の処理の影響を
受けない最小の単位での処理で行う。

【００２８】このように、上記第１の実施例では、通常
の書き戻し処理とは別に、自律的書き戻し処理を行うよ
うにしたので、キャッシュメモリ２がダーティな状態で
あることが少なくなり、従って、従来のようなデータを
キャッシュメモリ２から追い出す際の書き戻し処理も殆
ど不要となり、その結果、キャッシュシステムとしての
バス占有時間を減少させることができ、システムとして
の性能向上を図ることができる。

【００２９】《第２の実施例》図５は、本発明のキャッ
シュメモリ制御方法における第２の実施例を実施するた
めのキャッシュメモリシステムの構成図である。図のシ
ステムは、共有メモリ型マルチプロセッサシステムにお
けるメモリシステムを示しており、複数のプロセッサエ
レメント１１（１１−１〜１１−ｎ）とメインメモリ１
２と、共有バス１３とからなる。プロセッサエレメント
１１は、各々プロセッサ１４（１４−１〜１４−ｎ）
と、キャッシュメモリ１５（１５−１〜１５−ｎ）とか
らなる。尚、プロセッサエレメント１１−２〜１１−ｎ
の構成は、プロセッサエレメント１１−１と同様である
ため、内部の構成は図示省略している。また、各プロセ
ッサエレメント１１に共通の構成は、プロセッサ１４、
キャッシュメモリ１５として説明する。

【００３０】プロセッサ１４は、各種の制御を司る制御
部であり、特に、共有メモリ型マルチプロセッサシステ
ムにおいて、キャッシュメモリ１５とメインメモリ１２
間のデータのライト／リード制御や各キャッシュメモリ
１５間のデータ転送等の制御を行うものである。キャッ
シュメモリ１５は、上記第１の実施例と同様、その内部
にキャッシュ管理テーブル１５ａ（１５ａ−１〜１５ａ
−ｎ）と、自律的書き戻し制御部１５ｂ（１５ｂ−１〜
１５ｂ−ｎ）とを備えている。

【００３１】キャッシュ管理テーブル１５ａは、複数の
エントリ毎に、そのエントリのデータの状態を示す状態
ビットと、メインメモリ１２におけるアドレスと、キャ
ッシュメモリ１５におけるデータの記憶場所であるキャ
ッシュメモリアクセス用アドレスのフィールドで構成さ
れている。例えば、図示例では、メインメモリ１２のア
ドレス“Ｂ”のデータがキャッシュメモリ１５上のアド
レス“１”に格納されており、かつ、このデータはＣＥ
であることを示している。尚、図中の状態ビットＩ，Ｃ
Ｅ，ＣＳ，ＤＥは、従来の技術で説明した図２のキャッ
シュメモリ１５における４つの状態を示している。

【００３２】自律的書き戻し制御部１５ｂは、本実施例
の特徴点をなすもので、キャッシュメモリ１５からメイ
ンメモリ１２へのデータの書き戻しを、自律的、即ち、
プロセッサ１４からの指示による通常のライトバック処
理とは無関係に行うと共に、他のキャッシュメモリ１５
の自律的書き戻し制御部１５ｂと協調してこの自律的書
き戻し処理を行う機能を有している。尚、ここで、協調
して処理を行うとは、特定のキャッシュメモリ１５のみ
が書き戻し処理を行うのではなく、各キャッシュメモリ
１５が順次処理を実行するといったことである。

【００３３】また、メインメモリ１２は、各プロセッサ
１４が実行するためのプログラムやデータを格納するた
めの各プロセッサエレメント１１が共有するメモリであ
り、共有バス１３を介して格納されているデータ等がリ
ード／ライトされる。尚、共有バス１３には、上記第１
の実施例と同様にＩ／Ｏプロセッサ等、他のアクセス手
段が接続されているが、その図示は省略している。

【００３４】次に、このように構成されたメモリシステ
ムにおけるキャッシュメモリ制御方法を説明する。尚、
通常のライトバック処理については、下記に示すよう
に、上記第１の実施例と同様に行われる。即ち、今、キ
ャッシュメモリ１５の各エントリには、全て何等かのデ
ータが入っているとする。このような状態で、プロセッ
サ１４が、例えば、あるデータに対してリードを行う場
合、プロセッサ１４はキャッシュ管理テーブル１５ａを
参照し、そのリード要求のデータのアドレスがあるかど
うかを調べる。そして、そのアドレスが存在し、かつキ
ャッシュ状態がＩ（無効）でない場合は、キャッシュメ
モリアクセス用アドレスに基づき、そのデータをキャッ
シュメモリ１５からリードする。

【００３５】一方、そのアドレスが存在しなかった場
合、プロセッサ１４は、メインメモリ１２にアクセス
し、そして、そのデータを、キャッシュメモリ１５のキ
ャッシュ状態がＩであるエントリに格納する。また、キ
ャッシュ状態がＩのエントリがなかった場合は、ＦＩＦ
Ｏ（先入れ先出し）法やＬＲＵ（least recentry used
）法等によってキャッシュメモリ１５から追い出すブ
ロックを決定する。この場合、これがＤＥであった場
合、先ずそのデータをメインメモリに書き戻し、その
後、メインメモリからリードを行う。尚、各キャッシュ
メモリ１５間のデータのコヒーレンシの保持に関して
は、既知の方法と同様であるため、ここでの説明は省略
する。

【００３６】次に、本実施例における自律的書き戻し処
理を説明する。図６はそのフローチャートである。先
ず、この自律的書き戻し処理は、ある所定周期で起動さ
れ、プロセッサエレメント１１−１のキャッシュメモリ
１５−１で１エントリが終了すると、次のプロセッサエ
レメント１１−２のキャッシュメモリ１５−２といった
ように、各キャッシュメモリ１５毎に順次行い、最後の
キャッシュメモリ１５−ｎの１エントリが終了すると、
最初のキャッシュメモリ１５−１の２番目のエントリに
進むといったようにラウンドロビン方式で行う。尚、こ
の自律的書き戻し処理の起動周期はそのシステムによっ
て予め実験的に求めておく。

【００３７】今、自律的書き戻し制御部１５ｂが起動
し、書き戻し処理が開始されたとする。これにより、自
律的書き戻し制御部１５ｂは、先ず、キャッシュ管理テ
ーブル１５ａを検索し、最初のエントリの状態ビットが
ダーティ（ＤＥ）かクリーン（ＣＥまたはＣＳ）かを判
定する（ステップＳ１）。ステップＳ１において、状態
ビットがダーティであった場合は、共有バス１３が空い
ていることを確認し（ステップＳ２）、次の自律的書き
戻し処理として、バスコマンドを生成し、これを送出す
る（ステップＳ３）。尚、そのバスコマンドのフォーマ
ットについては、上記第１の実施例における図４で示し
たのと同様に、制御フラグ、アドレスおよび書き戻しデ
ータ等で構成されている。

【００３８】ステップＳ３において、自律的書き戻し制
御部１５ｂは、自律的書き戻し処理を開始すると、その
処理の終了待ち状態となる（ステップＳ４）。即ち、バ
スコマンドの送出に対するコマンド終了通知を受けたか
否かを判定する。ステップＳ４において、コマンドが正
常終了した場合は、キャッシュメモリ１５の書き戻した
データが変化していないか否かを判定し（ステップＳ
５）、変化していない場合は、キャッシュメモリ１５の
データとメインメモリ１２のデータとが一致したとし
て、キャッシュ管理テーブル１５ａの状態ビットをＣＥ
とする（ステップＳ６）。即ち、自律的書き戻し処理の
実行中に、プロセッサ１４がそのデータを書き換えたか
否かを判定し、書き換えていないことを確認してキャッ
シュメモリ１５をクリーンな状態とするものである。

【００３９】そして、ステップＳ６において、キャッシ
ュ管理テーブル１５ａの対応するエントリをクリーンな
状態とすると、全てのエントリで上記処理を実行したか
否かを判定し（ステップＳ７）、全てのエントリで行っ
た場合は、そのキャッシュメモリ１５における自律的書
き戻し処理を終了する。一方、ステップＳ７において、
全てのエントリを実行していない場合、そのキャッシュ
メモリ１５は、自律的書き戻し処理の割り当て待ちとな
る（ステップＳ８）。即ち、各キャッシュメモリ１５の
自律的書き戻し制御部１５ｂは、各々共有バス１３を監
視しており、一つのキャッシュメモリ１５の自律的書き
戻し処理の終了をタイミングとして、次のキャッシュメ
モリ１５の自律的書き戻し処理に移行する。

【００４０】このようにして、順次各キャッシュメモリ
１５の自律的書き戻し処理を行い、ステップＳ８におい
て、割り当て待ちを行った後、再度自キャッシュメモリ
１５に割り当てられると、自律的書き戻し制御部１５ｂ
は、次のエントリに進み（ステップＳ９）、ステップＳ
１に戻って上記の動作を繰り返す。

【００４１】また、上記ステップＳ１においてキャッシ
ュの状態がクリーンな場合、ステップＳ４においてコマ
ンドが正常終了していない場合、およびステップＳ５に
おいてそのエントリのデータが書換えられた場合は、ス
テップＳ８に移行し、割り当て待ちとなる。

【００４２】ここで、上記ステップＳ４においてコマン
ドが正常終了しない場合とは、例えば次のような場合で
ある。即ち、自律的書き戻しの場合のバスコマンドは、
上記第１の実施例と同様に、自律的書き戻し処理による
バス占有中に、他のプロセッサエレメントからのライト
バック動作や他の処理装置からのアクセス要求があった
場合のバス権放棄機能を有している。このバス権放棄機
能は、自律的書き戻しのバスコマンド実行中に他のバス
コマンドをブロックしないための機能であり、これは、
通常の書き戻しバスコマンドに、バス要求を監視し、バ
ス要求があればバス権を放棄し、実行中の処理をリセッ
トする（キャッシュメモリ１５とメインメモリ１２の両
方共）機能を追加することで実現することができる。

【００４３】また、書き戻しバスコマンドの途中放棄に
よるメインメモリ１２の一部が書き換わった場合の、キ
ャッシュメモリ１５とのデータの一貫性は、全データの
書込みの完了を意味する書き戻しバスコマンドの正常終
了時にのみキャッシュの状態を書き換えることで維持す
ることができる。

【００４４】更に、自律的書き戻し処理中にキャッシュ
メモリ１５上のデータが変化しているか否かの判定は、
書き戻しデータをバッファしておき、このバッファした
データと、キャッシュメモリ１５上のデータとの一致検
査で行う。そして、この判定と、キャッシュ状態をクリ
ーンにする操作はアトミック操作、即ち、他の処理の影
響を受けない最小の単位での処理で行う。

【００４５】尚、上記第２の実施例では、それぞれのプ
ロセッサエレメント１１−１〜１１−ｎのキャッシュメ
モリ１５が、その自律的書き戻し処理を協調的に行う方
法として、各キャッシュメモリ１５を１エントリずつ行
ったが、これに限定されるものではなく、この他にも、
例えば、キャッシュメモリ１５−１の全エントリが終了
したら、次のキャッシュメモリ１５−２といったよう
に、各キャッシュメモリ１５の全エントリずつ行うよう
構成してもよい。

【００４６】このように、上記第２の実施例では、通常
の書き戻し処理とは別に、自律的な書き戻し処理を行う
ようにしたので、キャッシュメモリ１５のデータがダー
ティな状態であることが少なくなり、従って、従来のよ
うなデータをキャッシュメモリ１５から追い出す際の書
き戻し処理も殆ど不要となり、キャッシュシステムとし
てのバス占有時間を減少させることができる。また、そ
の自律的書き戻し処理を他のキャッシュメモリ１５と協
調的に行うようにしたので、各キャッシュメモリ１５間
でダーティな状態のデータの偏りもなく、マルチプロセ
ッサシステムとしての性能向上を図ることができる。

【００４７】

【発明の効果】以上説明したように、本発明のキャッシ
ュメモリ制御方法によれば、通常の書き戻しとは別に、
バスの空いている時に、キャッシュメモリ上のデータを
書き戻すだけの自律的書き戻し処理を行い、かつ、この
処理を行っている途中で他のアクセス手段から共有バス
の占有要求があった場合は、当該処理を放棄するように
したので、キャッシュメモリ上のデータがキャッシュメ
モリから追い出される時のキャッシュメモリとメインメ
モリ間のトラフィックを減少することができる。また、
前記処理は途中放棄を許すため、他のアクセス手段とメ
インメモリ間のトラフィックを妨げることがない。従っ
て、これらの効果によりシステム全体としてのトラフィ
ックを軽減することができ、システムの性能向上を図る
ことができる。

【図面の簡単な説明】

【図１】本発明のキャッシュメモリ制御方法における第
１の実施例を示すフローチャートである。

【図２】キャッシュメモリにおける状態説明図である。

【図３】本発明のキャッシュメモリ制御方法における第
１の実施例を実現するためのシステム構成図である。

【図４】本発明のキャッシュメモリ制御方法における書
き戻しバスコマンドのフォーマット構成図である。

【図５】本発明のキャッシュメモリ制御方法における第
２の実施例を実現するためのシステム構成図である。

【図６】本発明のキャッシュメモリ制御方法における第
２の実施例を示すフローチャートである。

【符号の説明】

１ プロセッサ ２、１５ キャッシュメモリ ２ａ、１５ａ キャッシュ管理テーブル ２ｂ、１５ｂ 自律的書き戻し制御部 ３、１２ メインメモリ ４ Ｉ／Ｏプロセッサ ５、１３ 共有バス １１−１〜１１−ｎ プロセッサエレメント

Claims (1)

【特許請求の範囲】
1. 【請求項１】 キャッシュメモリにメインメモリからデ
   ータが読込まれる際に、当該キャッシュメモリから追い
   出されるデータと、このデータに対応する前記メインメ
   モリのデータとが一致しない場合、当該データを、前記
   キャッシュメモリと前記メインメモリが接続される共有
   バスを介して前記メインメモリに書き戻すキャッシュメ
   モリ制御方法において、 前記共有バスが空いている場合、前記キャッシュメモリ
   からのデータ追い出し時における書き戻し処理とは別
   に、前記メインメモリのデータと一致していない前記キ
   ャッシュメモリのデータを書き戻すだけの自律的書き戻
   し処理を行い、 前記自律的書き戻し処理の実行中に、他のアクセス手段
   から前記共有バスの占有要求が生じた場合は、前記自律
   的書き戻し処理を中断することを特徴とするキャッシュ
   メモリ制御方法。