JP2001147854A - 処理システム、書き込みバッファユニット内の格納の最適化方法、並びに、データの格納及び分配方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリにおけるバーストモードを更によく利
用するための技術及びハードウェアが望まれている。 【解決手段】 書き込み動作をバッファに保留する方法
及び装置が開示されている。１つの実施の態様では、処
理システム１００がデータをバスへバーストする。処理
システム１００はメモリキャッシュ、書き込みバッファ
ユニット、及び、制御ユニットを含む。メモリキャッシ
ュはアドレス及びデータを生成する。書き込みバッファ
ユニット内では、メモリキャッシュに結合された複数の
データ場所が含まれる。制御ユニットは第１データを、
複数のデータ場所のうちどれかに向ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般にメモリの書き
込みに関し、更に詳細には、メモリへのバースト書き込
みを可能にする装置（バースト機能を有する書き込みバ
ッファ）及び方法に関する。

【０００２】

【従来の技術】コンピュータシステムの性能は著しくメ
モリアーキテクチャに依存する。増大し続ける周波数で
クロックされたプロセッサは、当該プロセッサにとって
外部のダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）へデータをパスする（送る）時に、ボトルネック
（隘路）に悩まされている。今日、マイクロプロセッサ
は１ギガヘルツ（ＧＨｚ）以上の周波数においてクロッ
クされているが、ＤＲＡＭメモリは通常２００メガヘル
ツ（ＭＨｚ）以下の周波数においてクロックされる。メ
モリは、一層高速の周波数において作動するように今な
お発展し続けているが、メモリは依然としてマイクロプ
ロセッサの周波数に遅れをとっている。

【０００３】外部メモリはプロセッサの周波数よりも遥
かに低い周波数において動作するので、プロセッサは、
時折、新規命令を出す（イシュウする）前に、書き込み
動作の完了を待たねばならない。例えば、もしプロセッ
サが１ＧＨｚの周波数で作動し、メモリが２００ＭＨｚ
で実行したならば、各１メモリサイクル用のプロセッサ
によって５回の書き込み動作が提供可能となるので、外
部メモリへの多くの書き込みがプロセッサをストール
（停動）できる。当該技術分野における当業者が認める
ように、プロセッサをストールすることは望ましくな
い。

【０００４】メモリは離散型データパケットの形で書き
込まれる。各データパケットは当該データパケット用の
アドレスによって先行される。メモリへの各書き込みに
関して、各データパケットを書き込むために、多数のプ
ロセッサクロックサイクルが必要である。例えば、デー
タの４ワードを書き込むために、シーケンスはメモリバ
スに次のものを書き込むことを含む：第１アドレス、第
１ワード、第２アドレス、第２ワード、第３アドレス、
第３ワード、第４アドレス、第４ワード。アドレスサイ
クルは３つのプロセッサクロックサイクルを取ることが
できるが、データサイクルは１つのサイクルしか取るこ
とができない。上述の４ワードを転送することは合計１
６クロックサイクルを取る。

【０００５】メモリ帯域幅を増大するために、異なる種
類のメモリが開発されている。これらの変形はページモ
ードＤＲＡＭ、同期ＤＲＡＭ、及び、ダブルデータレー
トＤＲＡＭを含む。これらの新規なメモリ変形は、メモ
リへのデータ帯域幅を増大する方法において、メモリ変
形へデータをバーストすることを許容する。バーストす
ることは、メモリにアドレスを一回書き込み、多くのデ
ータパケットと一緒にアドレスに従うことを含む。例え
ば、データにおける４ワードのブロックを書き込むため
に、シーケンスは、メモリバスの後任としての４ワード
によって後続されるシングル（単一）アドレスを書き込
むことを含む。この方法は、４ワードのブロックが単一
アドレスに関係されることを、例えば、４ワードが隣接
するメモリ場所に存在することを推定する。前節に述べ
た非バーストの例と同じタイミングを用いると、４ワー
ドは７クロックサイクル内で転送される。

【０００６】

【発明が解決しようとする課題】バーストすることはメ
モリへの帯域幅を向上するが、処理システムはこの特徴
を十分に利用していない。メモリへの書き込みの大部分
は単一（シングル）ワードである。これらの単一ワード
は、メモリ内でのバーストした特徴を利用できない。従
って、メモリにおけるバーストモードを更によく利用す
るための技術及びハードウェアが望まれている。

【０００７】

【課題を解決するための手段】本発明によれば、書き込
み動作をバッファに保留する（バッファリングする）装
置及び方法が開示される。一つの態様では、データをバ
スへバーストする処理システムが開示される。処理シス
テムはメモリキャッシュ、書き込みバッファユニット、
及び、制御ユニットを含む。メモリキャッシュはアドレ
ス及びデータを生成する。書き込みバッファユニット内
には、メモリキャッシュに接続された複数のデータ場所
が含まれる。制御ユニットは、第１データを複数のデー
タ場所のうちどれかに向ける。

【０００８】別の態様において、書き込みバッファ内で
の記憶を最適化する方法が開示される。第１データ及び
第１アドレスが受け取られる。第１データは書き込みバ
ッファユニット内に格納される。第２データ及び第２ア
ドレスもまた受け取られる。第２アドレス及び第１アド
レスが同一データブロックに対応するか否かの決定が行
われる。第２データが書き込みバッファユニット内に格
納される。

【０００９】更に別の態様において、書き込みバッファ
ユニット内のデータを格納し、それらのデータをバスに
分配する方法が開示される。第１のステップにおいて、
複数のデータと、それらにそれぞれ関連される複数のア
ドレスとが受け取られる。複数のデータが、それらにそ
れぞれ関連される複数のアドレスに従って書き込みバッ
ファユニット内に配列される。ブロックアドレスに関連
されるデータブロックが、バスにバーストされる。

【００１０】

【発明の実施の形態】処理システムのストールを防止
し、メモリへの書き込み用のバーストモードを充分に利
用するために、本発明は新規な書き込みバッファを含
む。このバッファは、多重エントリを有し、メモリにバ
ースト可能なデータの大型ブロックを形成するために、
異なる書き込み動作を一緒に結合しようとする。バース
トモードを一層充分に利用することにより、メモリへの
実行帯域幅が増大する。その上、多くの書き込み動作が
終了するのを待っている間に、処理システムがストール
するチャンス（機会）を減らす書き込みバッファは、多
くの書き込み動作を記憶する。

【００１１】図において、類似の構成要素、及び／又
は、機能が同じ参照ラベルを備えるものとする。その
上、同じタイプの様々な構成要素は、ダッシュ記号
（−）による参照ラベルと、類似構成要素の間で識別す
る第２ラベルとに従って識別されるだろう。もし第１参
照ラベルだけが用いられたならば、その記載は、同じ第
１参照ラベルを有する幾つかの類似構成要素のうち任意
の１つに適用できる。

【００１２】図１を参照すると、処理システム１００の
実施の形態は、バスインタフェースユニット１４０内の
書き込みバッファを組み込み、ブロック図の形式で示さ
れる。システム１００内には、オフチップバス１１２を
介して外部メモリ１０８と連絡する処理チップ１０４が
含まれる。処理チップ１０４は、オンチップバス１２８
を介して外部メモリインタフェース１２０と周辺装置１
２４とに連絡する中央処理装置（ＣＰＵ）コア１１６を
有する。ＣＰＵコア１１６内には、ＣＰＵ１３２、メモ
リキャッシュサブシステム１３６、及び、バスインタフ
ェースユニット１４０がある。

【００１３】一実施の形態において、外部メモリ１０８
はＳＤＲＡＭである。外部メモリ１０８は、メモリキャ
ッシュサブシステム１３６内の任意の同期ランダムアク
セスメモリ（ＳＲＡＭ）よりも遥かに大きい容量を有す
る。ＳＤＲＡＭは１００ＭＨｚの周波数で作動するが、
ＳＲＡＭ及びＣＰＵ１３２は４００ＭＨｚの周波数で作
動する。キャッシュのデータアクセスは１ＣＰＵクロッ
クサイクルを取るが、外部メモリ１０８のデータアクセ
スは少なくとも４ＣＰＵクロックサイクルを取る。他の
実施の形態においては、バーストモードをサポートする
任意のタイプのメモリが使用可能である。その上、ＣＰ
Ｕコア１１６及び外部メモリ１０８はプログラム可能な
様々な周波数で作動可能である。

【００１４】ＣＰＵ１３２内のロード／ストアユニット
（ＬＳＵ）は、コード（符号）化実行の間に出くわすよ
うに、読み取り動作と書き込み動作とを行わせる（イシ
ュウする）。全ての書き込み動作はＣＰＵ１３２から、
メモリキャッシュ内の可能（possible）記憶用のメモリ
キャッシュサブシステム１３６へ送られる。全ての命令
がＬＳＵによって書き込み動作を行わせるとはかぎらな
い。その上、キャッシュメモリへの全ての書き込みが、
外部メモリ１０８への書き込みを生じさせるわけではな
い。これが意味していることは、バスインタフェースユ
ニット１４０が、ＣＰＵコア１１６とオフチップバス１
１２との間で４対１の周波数比のため、可能である全て
のオフチップバスサイクル用に４つのメモリ書き込み動
作のうちの最大を通常受け取らないことである。

【００１５】処理システム１００における種々の構成要
素は、ＣＰＵコア１１６のメモリマップ内に含まれる。
メモリマップは、単に、１つのアドレスと、１つのデー
タポート又はメモリ場所との間での相互関係である。外
部メモリ１０８は当該メモリマップの一部であるが、例
えば周辺装置１２４のような他の構成要素も当該メモリ
マップの一部である。データポートは、例えば周辺装置
１２４又は外部メモリ１２０のような異なるサブシステ
ム内に存在する。アドレスはデータをこれらのポートに
向ける。

【００１６】キャッシュサブシステム１３６はキャッシ
ュメモリと、他の関連回路とを含む。好ましくは、キャ
ッシュが、ライトバック及びライトスルー方式の書き込
み動作をサポートする４ウエイ・セットアソシアティブ
キャッシュである。キャッシュは、４セット内で分配さ
れた３２キロバイトデータを格納する。しかしながら、
他の実施の形態はキャッシュを異なって構成することも
あり得る。

【００１７】メモリキャッシュサブシステム１３６から
外部メモリ１０８へのアクセスは、幾つかのステップを
取る。バスインタフェースユニット１４０はキャッシュ
サブシステム１３６とオンチップバス１２８との間で結
びつく。この実施の形態において、オンチップバス１２
８は２００ＭＨｚで作動するが、ＣＰＵコア１１６は４
００ＭＨｚで作動する。これら２つの周波数間における
データのブリッジング（架け渡し）はバスインタフェー
スユニット１４０である。外部メモリインタフェース１
２０は、１００ＭＨｚで実行するオフチップバス１１２
に、オンチップバス１２８を結び付ける。これら２つの
バス１１２，１２８は異なる周波数で作動するので、外
部メモリインタフェースはこれらの周波数の間でコンバ
ートする。他の実施の形態においては、ＣＰＵコア１１
６とオンチップバス１２８との周波数は異なることがあ
り得る。

【００１８】以下、更に詳細に検討すると、バスインタ
フェースユニット１４０は、書き込みバッファと他の回
路とを含む。他の回路は、書き込み動作を待機させて結
合することがバースト書き込み動作の創作を可能とす
る。書き込みバッファは外部メモリの書き込み動作を待
機させ、バースト書き込みを形成するためにシングル
（単一）書き込みを一緒に連結しようとする。６４ビッ
トワード又は３２バイトブロックが、外部メモリ１０８
へ書き込むために、メモリキャッシュサブシステムから
受け取られる。ワードは、関連したマスクバイトを使用
することにより、有効データで部分的に満たされ得る。

【００１９】外部メモリ１０８に行くデータは、バスイ
ンタフェースユニット１４０によって、３つのうち１つ
の方法でオンチップバス１２８へ書き込まれる。この実
施の形態において、オンチップバスは、ある制御ビット
に沿ってデータラインの６４ビットと、アドレスライン
の３２ビットとを有する。メモリへの単一（シングル）
書き込みは、３ＣＰＵクロックサイクル用のアドレスバ
スライン上にアドレスと、１ＣＰＵクロックサイクル用
のデータバスライン上にデータとを置くことによって実
行される。バースト書き込みは、単一アドレスに関係さ
れる２ワード又は４ワードのいずれかで実行可能にされ
得る。２ワードバースト動作は、連続した２ワードに後
続される単一アドレスに転送し、４ワードバーストは、
連続した４ワードに後続される単一アドレスに転送す
る。メモリの構成に応じて、ワードは隣接し、又は、あ
る整数倍の間隔で配置される。

【００２０】メモリのコヒーレンス（首尾一貫性）を維
持するために、バスインタフェースユニット１４０内に
は、幾つかの予防対策が講じられる。バスインタフェー
スユニット１４０は、メモリキャッシュサブシステム１
３６と、最終的にはＣＰＵ１３２とのために意図した外
部メモリ１０８からデータを検索する読み出し動作を知
らせられる。読み出し動作がリクエストされ、書き込み
バッファ内のエントリと同じアドレスを有する時に、当
該エントリは外部メモリ１２０にドレインされる。その
上、スヌープが適用された時に、バスインタフェースユ
ニット１４０が通知されるので、ある記憶された書き込
み動作が、スヌープに依存し、メモリのコヒーレンスを
維持するためにドレインされ得る。

【００２１】多数の周辺装置１２４はオンチップバス１
２８に接続される。これらの周辺装置１２４は、例えば
直列インタフェース、ウォッチドッグタイマー、又は、
ダイレクトメモリインタフェースのように、処理システ
ム１００に対して様々な機能を実行する。周辺装置１２
４は、一連の入力／出力ポートを介して、ＣＰＵコア１
１６のアドレス空間にマップされる。場合によっては、
周辺装置１２４は、バス１１２，１２８を支配可能であ
り、ＣＰＵ１３２を通過せずにメモリマップされたアド
レス空間にアクセス可能である。未決定のダーティ書き
込み動作が、メモリのコヒーレンス問題を作り出すキャ
ッシュ又は書き込みバッファのどちらに存在するかを決
定するために、周辺装置１２４がメモリにアクセスする
前に、スヌーピングと呼ばれる処理が実行される。

【００２２】次に図２を参照すると、バスインタフェー
スユニット１４０の部分におけるブロック図が示され
る。図２は、制御ユニット２０４、書き込みバッファユ
ニット２０８、マルチプレクサ回路２１２、及び、比較
回路２１６を含む。書き込みバッファユニット２０８
は、メモリ内での後の記憶のために、いくらかの書き込
み動作をバッファに保留し、いくらかの書き込み動作を
一つのバースト書き込み動作に変えるために単一書き込
み動作を結合して一体にする。

【００２３】制御ユニット２０４は、バスインタフェー
スユニット１４０の動作を管理する多数の状態機械（ス
テートマシン）を含む。書き込み動作をバッファに保留
し、単一書き込みをバースト書き込みに分類するため
に、データの受け取り、記憶、及び書き込みが制御ユニ
ット２０４によって管理される。また、制御ユニット２
０４は、読み出し動作アドレス及びスヌープリクエスト
アドレスを監視し、必要に応じて書き込みバッファユニ
ット２０８内にエントリを退去させることによって、メ
モリのコヒーレンス問題を防止する。

【００２４】とりわけ、マルチプレクサ回路２１２及び
比較回路２１６は、潜在的なメモリのコヒーレンス問題
を検出するために用いられる。同じアドレスに対して待
機中の書き込み動作が、書き込みバッファユニット２０
８から退去される前に、もし読み出し動作がメモリ１０
８から読み出すのを許されたならば、読み出し動作はメ
モリ１０８から古い情報を戻すことができる。同様に、
メモリ１０８内のアドレスを読み出すために、周辺装置
１２４がバス１２８を支配しようとする前に、スヌープ
リクエストが実行される。スヌープリクエストは、キャ
ッシュ又は書き込みバッファユニット２０８のどちらか
が未決定のダーティ書き込み動作を持っているかを決定
する。アドレスを比較するために、マルチプレクサ回路
２１２は比較回路２１６用の適切な入力を選択する。比
較回路２１６は、読み出し及びスヌープ動作のアドレス
と、書き込みバッファユニット２０８内における全ての
エントリのアドレスとを比較して潜在的なコヒーレンス
問題を検出する。制御ユニット２０４が書き込みバッフ
ァユニット２０８内の適切なエントリをメモリ１０８に
戻すことができるように、比較回路２１６がマッチ（調
和）を生成した時、制御回路２０４が通知される。退去
処理の間、ＣＰＵ１３２又は周辺装置１２４からの未決
定読み出し動作の実行が休止される。

【００２５】唯一の表を参照すると、異なった方法でバ
スインタフェースユニット１４０によって処理された様
々な書き込み動作が存在する。第１区別はバッファラブ
ル（バッファに保留可能）：ノンバッファラブル（バッ
ファに保留不可能）である。インカム（今度の）書き込
み動作がノンバッファラブルの時、メモリキャッシュサ
ブシステム１３６が制御ユニット２０４に通知する。制
御ユニット２０４は、バッファに保留せずに、ノンバッ
ファラブルな書き込み動作をオンチップバスに知らせ
る。ノンバッファラブルな書き込み動作は単一ワード書
き込み、又は、部分的ワード書き込みのどちらかであ
り、バッファによる遅延なしにハードウェアポートへの
一般的な書き込みである。

【００２６】バッファラブルな書き込みは、３つのカテ
ゴリ、即ち、ノンキャッシャラブル（キャッシュ不可能
な）書き込み動作、ライトバック方式動作、及び、ライ
トスルー方式動作である。ノンキャッシャラブルとして
表示されたアドレスレンジは、記憶用の外部メモリ１０
８にキャッシュせずに、キャッシュサブシステム１３６
を通過する。ノンキャッシャラブルな書き込み動作は、
１回で一つの単一ワードを外部メモリ１０８に書き込
む。ノンキャッシャラブルな書き込み動作が、１つのワ
ードだけを持つので、多重書き込みをバースト書き込み
動作に組み合わせる処理から利益を得る。データの大き
いボリュームが、最大キャッシュメモリを除いて全て迅
速に圧倒するので、例えばグラフィックスデータのよう
なデータは、ノンキャッシャラブルと一般的に呼ばれ
る。

【００２７】アドレスレンジは、ソフトウェアによって
ライトバック又はライトスルー方式と呼ばれ得る。ライ
トスルー方式モードにおいて、キャッシュへの全ての書
き込み動作は、外部メモリ１０８への単一ワード書き込
み動作に帰着する。これとは対照的に、ライトバック方
式モードは、キャッシュミスによってダーティなキャッ
シュブロックが立ち退かせされた時に、外部メモリ１０
８にだけ書き込む。ライトバック方式モードにおいて、
キャッシュを避けた書き込み動作によって、当該キャッ
シュ内のダーティなブロックが外部メモリ１０８にライ
トバック（書き戻）される。ダーティなブロックはデー
タの３２バイトを有し、連続した４ワードのバースト書
き込み動作として外部メモリ１０８に１度に書き込まれ
る。

【００２８】

【表１】 ライトスルー方式動作は、バースト書き込み動作を生成
した組合せ処理から利益を得ることができる。しかしな
がら、ソフトウェアは、ライトスルー方式動作が外部メ
モリ１０８に直ぐに達すると、しばしば仮定する。時間
的に長い期間の間に書き込みバッファユニット２０８内
の記憶は、メモリのコヒーレンス問題を起こす。その理
由は、ライトスルー方式と呼ばれたメモリエリアがかな
り最新の情報を含んでいることを、周辺装置、及び／又
は、他のプロセッサが一般に仮定しているからである。
従って、ある実施の形態において、オンチップバスが自
由に書き込みを受け入れできるまで、ライトスルー方式
動作が書き込みバッファユニット２０８内に記憶される
だけである。しかしながら、他の実施の形態は、満杯
（フル状態）の書き込みバッファユニット２０８によっ
て押し出されるまで、ライトスルー方式動作を保持でき
る。

【００２９】図３を参照すると、書き込みバッファユニ
ット２０８の構成を概略的に示す図が示されている。こ
の実施の形態は４つのエントリ３２０を有する。各エン
トリ３２０は、ブロックアドレス３１２、データブロッ
ク３２４、バイトマスク３２８、書き込みタイプフィー
ルド３３２、及び、有効ビット３３６を含む。

【００３０】単一ワード書き込み動作はエントリ３２０
に書き込まれ、バイトマスクビット３０４は、ブロック
３２４内でどのバイト３０８がデータを含むかを反映す
るように更新される。場合によっては、単一ワード書き
込み内における或特定のバイトのみが有効であるかもし
れない。例えば、ワードは有効なデータにおけるたった
一つのバイトを持ち得るだけである。書き込み動作と共
に送られるマスクバイトは、バイトマスク３２８内の適
切なビット３０４を設定するために用いられる。

【００３１】データは、ワード、即ち部分的ワード又は
ブロックのインクリメント内での書き込みバッファユニ
ット２０８内に置かれる。エントリ３２０が任意のデー
タを含むとき、有効ビット３３６は活性化（アクティベ
イト）される。逆に、エントリ３２０が外部メモリ１０
８に退去される時、有効ビット３３６は非活性化され
る。

【００３２】書き込みタイプフィールド３３２はデータ
のソースに関する情報を提供する。データがエントリに
書き込まれ、書き込みがノンキャッシャラブルな書き込
み動作、ライトバック方式動作、又は、ライトスルー方
式動作のいずれであるかを反映した時に、この情報が受
け取られる。ある実施の形態において、書き込みタイプ
フィールド３３２は、バッファ内におけるエントリ３２
０のドレインを最適化するために用いられる。

【００３３】次に図４を参照すると、バスインタフェー
スユニット１４０によって情報を処理する方法を示す流
れ（フロー）図が描かれている。この実施の形態は、バ
ッファが満杯になった時、書き込みバッファユニット２
０８から最も古いエントリ３２０を退去させる。

【００３４】処理はステップ４０４で開始する。そこで
は、書き込み動作がメモリキャッシュサブシステム１３
６から受け取られる。ステップ４０８において、制御ユ
ニット２０４は、書き込み動作がバッファラブルである
か否かを決定する。ノンバッファラブルな書き込み動作
は、ステップ４１６における制御ユニット２０４によっ
て外部メモリ１０８に書き込まれる。これらのノンバッ
ファラブルな書き込み動作は１ワード又は部分的ワード
の長さであっても差し支えない。

【００３５】もし書き込み動作がバッファラブルであれ
ば、処理はステップ４２０まで継続する。受け取られた
書き込み動作のアドレスが、書き込みバッファ２０８内
における任意のエントリ３２０のアドレス３１２とマッ
チ（一致）するか否かに関して、更なる決定がステップ
４２０において行われる。マルチプレクサ回路２１２
は、この決定を行うために、比較回路２１６への入力用
の書き込み動作アドレスを選択する。もし書き込み動作
にぴったり合うブロック３２４を有する既存のエントリ
３２０が存在するならば、書き込み動作からのデータが
ステップ４４４内の当該エントリ３２０に書き込まれ
る。バイトマスク３２８は、新規データを表すために、
当該エントリ３２０に対して更新される。

【００３６】もし書き込みバッファユニット２０８内で
書き込み動作にぴったり合う既存のエントリ３２０が存
在しないならば、処理はステップ４２４まで継続する。
ステップ４２４において、書き込みバッファユニット２
０８が満杯であるか否かを決定するための更に別の決定
が行われる。満杯状態のバッファユニット２０８は、ス
テップ４２８内で外部メモリ１０８に最も古いエントリ
３２０を退去させる。ひとたび書き込みバッファユニッ
ト２０８内に余裕があるならば、ステップ４３２におい
て新規エントリ３２０が作られる。ステップ４３６にお
いて、書き込み動作からのデータはエントリ３２０に書
き込まれる。ブロックアドレス３１２、書き込みタイプ
フィールド３３２、及び、有効ビット３３６は全てエン
トリ３２０内に書き込まれる。ステップ４４０におい
て、バイトマスク３２８は、どのバイトがデータを含む
かを示すために更新される。このようにして、情報が書
き込みバッファユニット２０８に書き込まれる。

【００３７】図５を参照すると、たとえ書き込みバッフ
ァユニット２０８が書き込み動作を遅らせたとしても、
どのようにコヒーレンスが維持されるのかを説明する流
れ（フロー）図が示される。処理はステップ５０４にお
いて開始する。そこでは、読み出しアドレス、又はスヌ
ープアドレスのいずれかが、書き込みバッファユニット
２０８内のアドレス３１２に対して比較される。この比
較を実行するために、読み出し動作、又はスヌープリク
エストのどれがその時点で未決定であるかが、マルチプ
レクサ回路２１２によって比較回路２１６に接続され
る。制御ユニット２０４は、比較回路２１６から出力を
受け取り、ステップ５０８内でマッチがあるか否かを決
定する。もしマッチがないならば、対策が講じられな
い。

【００３８】しかしながら、もしマッチが読み出し動作
又はスヌープリクエストと、書き込みバッファユニット
２０８内のエントリ３２０との間で発見されたならば、
処理はステップ５１２、５１６、及び、５２０まで継続
する。ステップ５１２において、未決定の読み出し動作
又はスヌープリクエストがストール（停動）される。実
行におけるこの休止によって、書き込みバッファユニッ
ト２０８内でマッチするエントリ３２０を退去するため
の時間が提供される。ある実施の形態において、マッチ
したエントリ３２０が退去させられるまで、エントリ３
２０が連続的に除去される。又は、マッチしたエントリ
３２０を選択する代りに、書き込みバッファユニット２
０８の全体がフラッシュされる（埋め込まれる）。ステ
ップ５２０において、待機した書き込み動作が外部メモ
リ１０８に書き込まれた後で、読み出し動作又はスヌー
プリクエストの処理が継続する。

【００３９】前述した説明の観点から、書き込みバッフ
ァのない処理システム上で本発明の多数の利点が容易に
明らかになる。メモリへのバスが使用中である時、幾つ
かの書き込み動作は書き込みバッファ内に記憶される。
これは、書き込みの完了を待つためにＣＰＵを要求する
ストール（停止）を回避する。その上、バースト書き込
み方法を利用するのに十分なデータを集めるため、単一
書き込みが組合わされるから、更に高い帯域幅のバース
ト書き込み方法がもっと頻繁に用いられる。

【００４０】発明における多数の変形及び変更も使用で
きる。しかしながら、前述の実施の形態におけるバス
は、個別のデータとアドレスラインとを持ち、他の実施
の形態は、ラインの数を減少させるために、バスを多重
通信化できる。前述の検討は、外部メモリへの書き込み
をバッファに保留することに関する。また、前述の検討
はオンチップメモリ、又は、入力／出力ポートに向けら
れた書き込みをバッファに保留することに相当する。

【００４１】書き込みバッファユニットは、内部のエン
トリのアドレスに相当する読み出し動作又はスヌープリ
クエストように、上述された様々な理由のためにドレイ
ンされる。また、他の実施の形態において、書き込みバ
ッファは、書き込み動作がノンバッファラブルであり、
データ同期コマンドが検出され、又は、原子バス動作が
検出された時、ドレインされ得る。

【００４２】前述の実施の形態は、書き込みバッファユ
ニットの各エントリ内に３２バイトを格納し、ある時間
で２つ又は４つの６４ビットワードをバーストする。他
の実施の形態は各エントリ内のデータバイトの個数を変
えことができる。その上、バーストのサイズは、パケッ
トが８ビット以上である場合に、２つ以上のデータパケ
ットであり得る。

【００４３】図４における実施の形態において、書き込
みバッファユニット２０８は、満杯時に、エントリ３２
０を退去させる。しかしながら、別の実施の形態では、
ドレインアルゴリズムを最適化できる。各エントリをど
のようにドレインするかを決定するために、制御ユニッ
ト２０４は書き込みタイプフィールド３３２を読み出
す。ノンキャッシャラブルな書き込み動作とライトバッ
ク方式の動作とは、書き込みバッファが満杯になるま
で、書き込みバッファユニット２０８内に保持される。
それに反して、ライトスルー方式動作は、バス１１２が
自由であればいつでも、書き込まれる。上述したよう
に、ソフトウェアは、ライトスルー方式の動作が遅滞な
く外部メモリ１０８に書き込まれると仮定する。従っ
て、ライトスルー方式動作をメモリ１０８へ早急に書き
込むことが望ましい。

【００４４】図５における実施の形態において、読み出
し動作が、待機書き込み動作を外部メモリに書き込ませ
ることを生じさせる。書き込みの後で、当該データが読
み出し動作によって検索される。メモリへの不要な書き
込みと、メモリからの不要な読み出しとを除去するため
に、読み出し動作は書き込みバッファユニットから直接
的にデータを検索できる。

【００４５】本発明に関する以上の記述は例示及び説明
のために与えられ、発明を限定しようとするものではな
い。関連技術の技能又は知識と共に、上記の説明と同等
の変更及び変形は、本発明の範囲内に含まれる。ここで
記載された実施の形態が更に意図しようとすることは、
発明を実現するのに知られたベストモード（最良形態）
を説明すること、及び、当該技術分野における当業者
が、発明における特定な応用又は使用によって要求され
る様々な変更と一緒に、そのようなベストモード又は他
の実施の形態で発明を利用できるようにすることであ
る。添付された特許請求の範囲は、従来技術によって許
容される程度において代替の実施の形態を含むように解
釈されることを意図している。

【００４６】

【発明の効果】本発明によれば、処理システムのストー
ルを防止し、メモリへの書き込み用のバーストモードを
充分に利用するために、本発明は新規な書き込みバッフ
ァを含む。このバッファは、多重エントリを有し、メモ
リにバースト可能なデータの大型ブロックを形成するた
めに、異なる書き込み動作を一緒に結合しようとする。
バーストモードを一層充分に利用することにより、メモ
リへの実行帯域幅が増大する。その上、多くの書き込み
動作が終了するのを待っている間に、処理システムがス
トールするチャンス（機会）を減らす書き込みバッファ
は、多くの書き込み動作を記憶する。

【００４７】また、メモリへのバスが使用中である時、
幾つかの書き込み動作は書き込みバッファ内に記憶され
る。これは、書き込みの完了を待つためにＣＰＵを要求
するストール（停止）を回避する。その上、バースト書
き込み方法を利用するのに十分なデータを集めるため、
単一書き込みが組合わされるから、更に高い帯域幅のバ
ースト書き込み方法がもっと頻繁に用いられる。

【図面の簡単な説明】

【図１】書き込みバッフを組み込んだコンピュータアー
キテクチャの一実施の形態を示すブロック図である。

【図２】外部メモリインタフェースの部分における一実
施の形態を示すブロック図である。

【図３】多数の書き込み動作に関連されたデータを格納
する書き込みバッファユニットの一実施の形態を示すブ
ロック図である。

【図４】書き込み動作を受け取り、且つ格納する方法に
おける一実施の形態を示す流れ図である。

【図５】記憶のコヒーレンスを維持する方法における一
実施の形態を例示する流れ図である。

【符号の説明】

１００ 処理システム １０４ 処理チップ １０８ 外部メモリ １１２ オフチップバス １１６ 中央処理装置（ＣＰＵ）コア １２０ 外部メモリインタフェース １２４ 周辺装置 １２８ オンチップバス １３２ 中央処理装置（ＣＰＵ） １３６ メモリキャッシュサブシステム １４０ バスインタフェースユニット ２０４ 制御ユニット ２０８ 書き込みバッファユニット ２１２ マルチプレクサ回路 ２１６ 比較回路 ３０４ バイトマスク ３０８ バイト ３１２ ブロックアドレス ３２０ エントリ ３２４ データブロック ３２８ バイトマスク ３３２ 書き込みタイプフィールド ３３６ 有効ビット ４０４ ステップ ４０８ ステップ ４１６ ステップ ４２０ ステップ ４２４ ステップ ４２８ ステップ ４３２ ステップ ４３６ ステップ ４４０ ステップ ４４４ ステップ ５０４ ステップ ５０８ ステップ ５１２ ステップ ５１６ ステップ ５２０ ステップ

フロントページの続き (72)発明者 ラジェシュ・チョプラ アメリカ合衆国、カリフォルニア州 94086、サニーヴェイル、＃Ｆ25、ゲイ ル・アベニュー 672 (72)発明者 ジュンウェン・ツォン アメリカ合衆国、カリフォルニア州 95124、サンノゼ、トゥポロ・ドライブ 1642

Claims (25)

【特許請求の範囲】
1. 【請求項１】 データをバスへバーストする処理システ
   ムであって、 前記処理システムが、アドレス及びデータを生成するメ
   モリキャッシュと、 該メモリキャッシュに接続された複数のデータ場所を有
   する書き込みバッファユニットと、 前記複数のデータ場所のうち幾つかに第１データを向け
   る制御ユニットとを備えたことを特徴とする処理システ
   ム。
2. 【請求項２】 請求項１記載の処理システムであって、 前記制御ユニットがバースト動作を実行し、 該バースト動作が、１つの単一アドレスを前記バスと複
   数のデータワードとに書き込むことを有することを特徴
   とする処理システム。
3. 【請求項３】 請求項１記載の処理システムであって、 前記制御ユニットが、第１及び第２アドレスのうち少な
   くとも１つを、前記書き込みバッファユニット内の複数
   のアドレス場所におけるどれか１つに向けることを特徴
   とする処理システム。
4. 【請求項４】 請求項１記載の処理システムであって、 前記書き込みバッファユニットが複数のエントリを有
   し、各エントリがアドレスと、データブロックと、バイ
   トマスクフィールドとを有することを特徴とする処理シ
   ステム。
5. 【請求項５】 請求項４記載の処理システムであって、 各エントリが書き込みタイプフィールドと、有効ビット
   とを更に有することを特徴とする処理システム。
6. 【請求項６】 請求項４記載の処理システムであって、 各データブロックが複数のバイトを有することを特徴と
   する処理システム。
7. 【請求項７】 請求項１記載の処理システムであって、 前記アドレスを他のアドレスと比較する比較回路を更に
   有することを特徴とする処理システム。
8. 【請求項８】 請求項１記載の処理システムであって、 書き込み動作がバッファラブルであるか否かを、前記制
   御ユニットが決定することを特徴とする処理システム。
9. 【請求項９】 請求項１記載の処理システムであって、 書き込み動作が完結ブロックであるか否かを、前記制御
   ユニットが決定することを特徴とする処理システム。
10. 【請求項１０】 請求項１記載の処理システムであっ
    て、 前記制御ユニットが、多重書き込み動作からのデータを
    併合することを特徴とする処理システム。
11. 【請求項１１】 書き込みバッファユニット内の記憶を
    最適化する方法であって、 前記方法が、第１データ及び第１アドレスを受け取り、 前記書き込みバッファユニット内に前記第１データを格
    納し、 第２データ及び第２アドレスを受け取り、 前記第２アドレス及び前記第１アドレスが同一データブ
    ロックに対応するか否かを決定し、 前記書き込みバッファユニット内に前記第２データを格
    納するステップを有することを特徴とする書き込みバッ
    ファユニット内の格納の最適化方法。
12. 【請求項１２】 請求項１１記載の方法であって、 前記決定するステップが、前記第１アドレスと第２アド
    レスを比較して結果を生成し、 前記比較するステップから前記結果を分析して前記書き
    込みバッファユニット内の前記第２データ用の場所を決
    定するステップを有することを特徴とする書き込みバッ
    ファユニット内の格納の最適化方法。
13. 【請求項１３】 請求項１１記載の方法であって、 前記書き込みバッファユニット内で前記第１及び第２デ
    ータを前記同一データブロックに配列するステップを更
    に有することを特徴とする書き込みバッファユニット内
    の格納の最適化方法。
14. 【請求項１４】 請求項１１記載の方法であって、 前記第２アドレスを、前記書き込みバッファユニット内
    に格納された各アドレスと比較するステップを更に有す
    ることを特徴とする書き込みバッファユニット内の格納
    の最適化方法。
15. 【請求項１５】 請求項１１記載の方法であって、 前記書き込みバッファユニット内に前記第１アドレスを
    格納し、 前記書き込みバッファユニット内に前記第２アドレスを
    格納するステップを更に有することを特徴とする書き込
    みバッファユニット内の格納の最適化方法。
16. 【請求項１６】 請求項１１記載の方法であって、 前記書き込みバッファユニット内にデータの格納を追跡
    するステップを更に有することを特徴とする書き込みバ
    ッファユニット内の格納の最適化方法。
17. 【請求項１７】 請求項１６記載の方法であって、 前記追跡するステップが、前記書き込みバッファユニッ
    ト内に特定エントリのために受け取られたデータバイト
    を書き留め、 前記書き留めるステップに応答してバイトマスクを書き
    込むステップを有することを特徴とする書き込みバッフ
    ァユニット内の格納の最適化方法。
18. 【請求項１８】 書き込みバッファユニット内にデータ
    を格納し、前記データをバスに分配する方法であって、 前記方法が、複数のデータと、それらにそれぞれ関連さ
    れた複数のアドレスとを受け取り、 前記書き込みバッファユニット内に複数のデータを、そ
    れらにそれぞれ関連された複数のアドレスに従って配列
    し、 １つのブロックアドレスに関連された１つのデータブロ
    ックを、前記バスにバーストするステップを有すること
    を特徴とするデータの格納及び分配方法。
19. 【請求項１９】 請求項１８記載の方法であって、 データ及びアドレスがライトスルー方式キャッシュ動作
    とノンバッファラブルな書き込み動作との少なくとも一
    方に関連しているか否かを決定し、 前記書き込みバッファが満杯でない時に、前記データ及
    びアドレスを立ち退かせるステップを更に有することを
    特徴とするデータの格納及び分配方法。
20. 【請求項２０】 請求項１８記載の方法であって、 前記配列するステップが、前記複数のアドレスを比較
    し、 前記複数のデータをデータブロックに配列するステップ
    を有することを特徴とするデータの格納及び分配方法。
21. 【請求項２１】 請求項１８記載の方法であって、 前記バーストするステップが、ブロックアドレスを前記
    バスに書き込み、 前記バスに連続して前記データブロックから複数のワー
    ドを書き込むステップを有することを特徴とするデータ
    の格納及び分配方法。
22. 【請求項２２】 請求項１８記載の方法であって、 前記書き込みバッファユニットからエントリを立ち退か
    せるステップを更に有し、 前記立ち退かせるステップが、前記書き込みバッファを
    充満させるステップに反応することを特徴とするデータ
    の格納及び分配方法。
23. 【請求項２３】 請求項１８記載の方法であって、 前記書き込みバッファユニットをドレインするステップ
    を更に有し、 前記ドレインするステップが、次のステップの少なくと
    も１つに反応することを特徴とするデータの格納及び分
    配方法：前記書き込みバッファユニット内で、読み出し
    動作アドレスを前記複数のアドレスと比較し、 前記書き込みバッファユニット内で、スヌープリクエス
    トアドレスを前記複数のアドレスと比較し、 書き込み動作がノンバッファラブルであることを決定
    し、 データ同期化コマンドを検出し、 原子バス動作を検出するステップ。
24. 【請求項２４】 請求項１８記載の方法であって、 前記書き込みバッファユニット内にデータを格納するス
    テップを更に有することを特徴とするデータの格納及び
    分配方法。
25. 【請求項２５】 請求項１８記載の方法であって、 前記書き込みバッファユニット内に前記ブロックアドレ
    スを格納するステップを更に有することを特徴とするデ
    ータの格納及び分配方法。