JPH08329687A

JPH08329687A - 半導体集積回路

Info

Publication number: JPH08329687A
Application number: JP7138053A
Authority: JP
Inventors: Toshinobu Shinpo; 利信新保; Masaru Tachibana; 大橘; Susumu Narita; 進成田; Shinichi Yoshioka; 真一吉岡; Koichiro Ishibashi; 孝一郎石橋; Hisayuki Higuchi; 久幸樋口; Yoshinobu Nakagome; 儀延中込
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1995-06-05
Filing date: 1995-06-05
Publication date: 1996-12-13

Abstract

(57)【要約】【目的】エントリ毎に異なるページサイズのアドレス
変換対を記憶可能なセットアソシアティブ方式のＴＬＢ
を備える半導体集積回路を提供すること。【構成】セットアソシアティブ方式のＴＬＢを備える
半導体集積回路において、複数のアドレスアレイにペー
ジサイズを示す値を記憶する第２の領域を設け、第２の
領域から読み出したそれぞれの値によりコンパレータで
比較する比較範囲を変更する。また、複数のデータアレ
イの第２の領域には、ページサイズが変わることによっ
て、ページ内のアドレスとなるか、ページ番号となるか
が変化するビット位置のアドレスを記憶する。複数のア
ドレスアレイの第２の領域から読み出したそれぞれの値
に基づいて、外部から入力された仮想アドレスの所定位
置のアドレス、あるいは、複数のデータアレイの第２の
領域から読み出したそれぞれのアドレスを第２のセレク
タにより選択し、物理アドレスとして出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に係わ
り、特に、高速ＣＭＯＳＴＬＢ（Ｔｒａｎｓｌａｔｉ
ｏｎＬｏｏｋ−ａｓｉｄｅＢｕｆｆｅｒ）回路を備
える半導体集積回路に関する。

【０００２】

【従来の技術】マイクロプロセサの記憶管理の手法とし
て仮想記憶方式が知られている。

【０００３】前記仮想記憶方式では、仮想アドレス（Ｖ
ｉｒｔｕａｌＡｄｄｒｅｓｓ、あるいは、論理アドレ
ス：ＬｏｇｉｃａｌＡｄｄｒｅｓｓ、以下、ＶＡと称
す。）空間と実アドレス（ＲｅａｌＡｄｄｒｅｓｓ、
あるいは、物理アドレス：ＰｈｙｓｉｃａｌＡｄｄｒ
ｅｓｓ）空間の対応付けが必要となる。

【０００４】この仮想アドレス空間と実アドレス空間の
対応付けの主要な方法として、ページを基本単位とする
仮想記憶方式（ページ方式（ページング方式）あるいは
ページ化セグメント方式）が知られている。

【０００５】これらページ方式あるいはページ化セグメ
ント方式では、仮想アドレス空間と実アドレス空間は、
それぞれ所定サイズのページと呼ばれる連続した領域に
分割され、仮想アドレス空間でのページ番号（Ｖｉｒｔ
ｕａｌＰａｇｅＮｕｍｂｅｒ、あるいは、論理空間
ページ番号：ＬｏｇｉｃａｌＰａｇｅＮｕｍｂｅ
ｒ、以下、ＶＰＮと称する。）と実アドレス空間でのペ
ージ番号（ＲｅａｌＰａｇｅＮｕｍｂｅｒ、あるい
は、物理空間ページ番号、ＰｈｙｓｉｃａｌＰａｇｅ
Ｎｕｍｂｅｒ、以下、ＰＰＮと称す。）の対応関係が
決定される。

【０００６】即ち、各ページ毎に、仮想アドレスが実メ
モリに割り当てられる。

【０００７】例えば、３２ビット（ＶＡ［３１：０］）
の仮想アドレスでアクセスされる仮想アドレス空間を４
ＫＢ（キロバイト）のサイズのページに分割する場合、
仮想アドレスの上位２０ビット（ＶＡ［３１：１２］）
が仮想アドレス空間でのページ番号として扱われ、仮想
アドレスの下位１２ビット（ＶＡ［１１：０］）がペー
ジ内の相対アドレス（ディスプレースメントあるいはオ
フセット）として扱われる。

【０００８】以下、本明細書では、［ｍ：ｎ］でｍビッ
ト目からｎビット目までのビット位置を指すものとす
る。

【０００９】仮想アドレス空間でのページ番号は、実ア
ドレス空間でのページ番号に変換され（アドレス変換、
メモリマッピング）、実アドレス空間でのページ番号と
ページ内の相対アドレスが組み合わされて、実メモリが
アクセスされる。

【００１０】なお、ページ内の相対アドレスは変換され
ない。

【００１１】仮想アドレス空間のページ番号から、実ア
ドレス空間のページ番号への変換は、メモリ管理ユニッ
ト（ＭｅｍｏｒｙＭａｎａｇｅｍｅｎｔＵｎｉｔ、
以下、ＭＭＵと称す。）と呼ばれるハードウェアとオペ
レーティングシステム（ＯｐｅｒａｔｉｎｇＳｙｓｔ
ｅｍ）と呼ばれるソフトウェアの両者の働きによって行
われる。

【００１２】高速な仮想記憶方式を実現するために、一
般に高性能マイクロプロセサには、アドレス変換バッフ
ァ（ＴｒａｎｓｌａｔｉｏｎＬｏｏｋ−ａｓｉｄｅ
Ｂｕｆｆｅｒ、以下、ＴＬＢと称す。）と呼ばれるアド
レス変換のための機能メモリが搭載される。

【００１３】ＴＬＢは、ＭＭＵに内蔵され、仮想アドレ
ス空間でのページ番号を実アドレス空間でのページ番号
に変換する。

【００１４】仮想アドレス空間でのページ番号と実メモ
リ上でのページ番号（実アドレス空間でのページ番号）
の対応表の全体は、主メモリ上あるいは補助記憶装置上
にあるページテーブル（ページ表）に記憶される。

【００１５】そのページテーブルの一部分のコピーがＴ
ＬＢに記憶され、ＴＬＢはページテーブルのキャッシュ
メモリ（アドレスマッピングキャッシュ）として働
く。

【００１６】前記ＴＬＢでのアドレス変換時間は、マイ
クロプロセサの処理速度に影響を与え、ＴＬＢのアドレ
ス変換時間の短縮が試みられている。

【００１７】このような試みとして、下記文献（イ）、
あるいは、文献（ロ）に記載されているＴＬＢ回路が知
られている。

【００１８】（イ）Ｔ．Ｔａｋａｙａｎａｇｉｅｔ
ａｌ．，”２．６Ｇｂｙｔｅ／ｓｅｃＢａｎｄｗｉ
ｄｔｈｃａｃｈｅ／ＴＬＢＭａｃｒｏｆｏｒＨ
ｉｇｈ−ＰｅｒｆｏｒｍａｎｃｅＲＩＳＣＰｒｏｃ
ｅｓｓｏｒ，”ＰｒｏｃｅｅｄｉｎｇｓｏｆＣｕｓ
ｔｏｍＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓＣ
ｏｎｆｅｒｅｎｃｅ，ｐｐ．１０．２．１−１０．２．
４，１９９１（ロ）Ｇ．Ｇｅｒｏｓａｅｔａｌ．，”Ａ２．２
Ｗ，８０ＭＨｚＳｕｐｅｒｓｃａｌａｒＲＩＳＣ
Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ，”Ｊ．Ｓｏｌｉｄ−Ｓ
ｔａｔｅＣｉｒｃｕｉｔｓ，ｖｏｌ．２９，ｎｏ．１
２，ｐｐ．１４４０−１４５４，Ｄｅｃ．１９９４前記文献（イ）に記載された従来のＴＬＢ回路では、ア
ドレス変換時間の短縮のためにマッチ線の放電回路をダ
イナミック回路として、アドレス変換時間およびキャッ
シュメモリのアクセス時間として合計１２ｎｓの性能を
達成している。

【００１９】また、前記文献（ロ）に記載された従来の
ＴＬＢ回路では、コンパレータをダイナミック回路とす
ることで、アドレス変換時間の短縮を図っている。

【００２０】ページを基本単位とする仮想記憶方式（ペ
ージ方式あるいはページ化セグメント方式）では、ペー
ジの数だけアドレス変換対が必要となる。

【００２１】以下、ページ表の内容の対応する仮想アド
レス空間でのページ番号と実アドレス空間でのページ番
号の一対をアドレス変換対あるいは単に変換対と呼ぶこ
とにする。

【００２２】ある一定の記憶容量のメモリ空間をページ
に分割する場合、ページの大きさ（ページサイズ）が小
さい場合は、ページの数は大きくなる。

【００２３】また、ページサイズが大きい場合は、ペー
ジの数は小さくてすみ、アドレス変換対の数が少なくて
よいのでページテーブルのための記憶容量を節約するこ
とができる。

【００２４】しかしながら、ページサイズが大きすぎる
と、ページ内での無駄な領域が大きくなる（内部フラグ
メンテーション）こともあり、最近の高性能マイクロプ
ロセッサでは、用途に合わせてページサイズを選択でき
るよう複数のページサイズを持つことが一般的となって
いる。

【００２５】複数のページサイズを扱うためには、ＴＬ
Ｂも複数ページサイズを記憶できなければならない。

【００２６】前記したアドレス変換時間、使用できるペ
ージサイズの数以外に、ＴＬＢの性能指標としてヒット
率（必要な変換対がＴＬＢに記憶されている確率）が挙
げられる。

【００２７】前記ヒット率は、連想方式およびＴＬＢの
サイズ（エントリ数）が関係する。

【００２８】ここで、連想方式にはＣＡＭ（Ｃｏｎｔｅ
ｎｔＡｄｄｒｅｓｓａｂｌｅＭｅｍｏｒｙ、連想メ
モリ）方式とセットアソシアティブ方式とがある。

【００２９】前記ＣＡＭ方式は小容量のメモリで高いヒ
ット率を得ることができるが、設計が難しく、また、各
メモリセルに比較器を内蔵し、これら全ての比較器が動
作することから消費電力が大きくなる傾向がある。

【００３０】一方セットアソシアティブ方式は、大容量
のメモリでなければ高いヒット率を得ることができない
が、連想度（ウエイ数）が小さい場合には、消費電力が
小さく、また設計が比較的容易で、一般にキャッシュメ
モリがセットアソシアティブ方式であることから、キャ
ッシュメモリと回路を共通化でき設計期間を低減できる
利点もある。

【００３１】従来のページサイズ可変ＴＬＢとして、下
記文献（ハ）、あるいは、下記公報（ニ）に記載された
２つのページサイズ可変ＴＬＢ回路が知られている。

【００３２】（ハ）田中他，”アクセスタイム５ｎ
ｓＣＭＯＳＴｒａｎｓｌａｔｉｏｎＬｏｏｋａｓ
ｉｄｅＢｕｆｆｅｒｒ，”電子情報通信学会技術研究
報告，ＩＣＤ９２−５７，ｐｐ．２９−３５，１９９２（ニ）特開平５−２８２８７７号公報前記文献（ハ）、あるいは、前記公報（ニ）に記載され
た従来のページサイズ可変ＴＬＢ回路では、ＣＡＭ回路
を用いて、入力された仮想アドレス（のタグフィール
ド）とメモリに記憶している（タグ）データの比較範囲
（連想範囲）をページサイズを示すメモリセルのデータ
を用いて変化させることで、エントリ毎に異なるページ
サイズのアドレス変換対を記憶する特性を実現してい
た。

【００３３】また、従来のページサイズ可変ＴＬＢの他
の公知例として、下記文献（ホ）に記載されたページサ
イズ可変ＴＬＢ回路が知られている。

【００３４】（ホ）Ｔ．Ｔａｋａｙａｎａｇｉｅｔ
ａｌ．，”ＥｍｂｅｄｄｅｄＭｅｍｏｒｙＤｅｓ
ｉｇｎｆｏｒａＦｏｕｒＩｓｓｕｅＳｕｐｅ
ｒｓｃａｌｅｒＲＩＳＣＰｒｏｃｅｓｓｏｒ，”Ｐ
ｒｏｃｅｅｄｉｎｇｓｏｆＣｕｓｔｏｍＩｎｔｅｇ
ｒａｔｅｄＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃ
ｅ，ｐｐ．２６．１．１−２６．１．６，１９９４前記文献（ホ）に記載された従来の他のページサイズ可
変ＴＬＢ回路は、セットアソシアティブ方式を用い、制
御信号によりインデックスフィールド（仮想アドレス中
のセットアソシアティブ方式のセットを選択するアドレ
ス部分）、および、タグフィールド（ＴＬＢに記憶され
たデータと比較する仮想アドレスのアドレス部分）とし
て扱う仮想アドレス中のビット位置を、ページサイズに
合わせて変化させることで、ページサイズ可変の特性を
実現していた。

【００３５】

【発明が解決しようとする課題】しかしながら、前記文
献（ハ）に記載されている従来のページサイズ可変ＴＬ
Ｂ回路では、各エントリ毎に異なるページサイズのアド
レス変換対を記憶する特性を実現していたが、ＣＡＭ方
式を用いていたために、キャッシュメモリと設計を共通
化できず、また消費電力も大きくなるという問題点があ
った。

【００３６】ページサイズ可変ＴＬＢ回路において、キ
ャッシュメモリと回路を共通化して設計期間を低減し、
また、低消費電力のＴＬＢ回路を実現するためにはセッ
トアソシアティブ方式の回路でページサイズ可変の特性
を実現する必要がある。

【００３７】一方、前記文献（ホ）に記載された従来の
セットアソシアティブ方式のページサイズ可変ＴＬＢ回
路では、制御信号により、入力された仮想アドレスから
インデックスフィールド（仮想アドレス中のセットアソ
シアティブ方式のセットを選択するアドレス部分）とタ
グフィールド（ＴＬＢに記憶されたデータと比較する仮
想アドレスのアドレス部分）を選択するために、エント
リ毎に異なるページサイズのアドレス変換対を記憶する
ことができないという問題があった。

【００３８】即ち、前記文献（ホ）に記載された従来の
セットアソシアティブ方式のページサイズ可変ＴＬＢ回
路では、ＴＬＢ内の全ての変換対のページサイズを一括
して変化させていた。

【００３９】このため、何種類かのページサイズの変換
対を同時にＴＬＢに記憶することはできず、何種類かの
ページサイズが混在する複数のプロセスを同時に処理で
きないという問題があった。

【００４０】さらに、前記文献（イ）に記載されている
従来のＴＬＢ回路では、マッチ線の放電回路をダイナミ
ック回路として高速化を図っているが、ＣＡＭ方式の回
路しか示されておらず、セットアソシアティブ方式の高
速な比較回路等は示されていない。

【００４１】また、従来の前記文献（ロ）に記載されて
いる従来のＴＬＢ回路は、高速ではあるが、ページサイ
ズは４ＫＢに固定され、異なるページサイズのアドレス
変換対を記憶することはできないという問題点があっ
た。

【００４２】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、セット
アソシアティブ方式のＴＬＢを備える半導体集積回路に
おいて、エントリ毎に異なるページサイズのアドレス変
換対を記憶することが可能となる技術を提供することに
ある。

【００４３】本発明の他の目的は、エントリ毎に異なる
ページサイズのアドレス変換対を記憶することができる
ページサイズ可変のセットアソシアティブ方式のＴＬＢ
を備える半導体集積回路において、ダイナミック駆動す
ることが可能となる技術を提供することにある。

【００４４】本発明の前記目的並びにその他の目的及び
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。

【００４５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。

【００４６】（１）入力される仮想アドレスを、実アド
レスに変換するメモリ回路を備える半導体集積回路にお
いて、前記メモリ回路が、仮想アドレスの上位アドレス
の一部を記憶する第１の領域と、ページサイズを示す値
を記憶する第２の領域とを有する複数のアドレスアレイ
と、実アドレスの上位アドレスの一部を記憶する第１の
領域と、少なくとも実アドレスの残りの上位アドレスを
記憶する第２の領域とを有する複数のデータアレイと、
入力される仮想アドレスのインデックスアドレスをデコ
ードして前記複数のアドレスアレイと前記複数のデータ
アレイの特定の行を選択するデコーダと、前記複数のア
ドレスアレイの前記デコーダにより選択された第２の領
域から読み出されたそれぞれの値に基づき比較範囲を変
更させて、前記複数のアドレスアレイの前記デコーダに
より選択された第１の領域から読み出されたそれぞれの
アドレスと前記入力される仮想アドレスの上位アドレス
の一部とを比較する複数の比較回路と、前記複数のアド
レスアレイの前記デコーダにより選択された第２の領域
から読み出されたそれぞれの値に基づいて、前記複数の
データアレイの前記デコーダにより選択された第２の領
域から読み出されたそれぞれの実アドレス、あるいは、
前記入力される仮想アドレスの所定位置のアドレスのい
ずれか一方を選択する複数の第２のセレクタと、前記複
数の比較回路の比較結果に基づいて、前記複数のデータ
アレイの前記デコーダにより選択された第１の領域から
読み出されたそれぞれの実アドレスの中の１つ、およ
び、前記第２のセレクタにより選択されたそれぞれのア
ドレスの中の１つを選択する第１のセレクタとを有すこ
とを特徴とする。

【００４７】（２）前記（１）の手段において、前記複
数のアドレスアレイの第１の領域が、各列毎に複数の記
憶素子からなるメモリセルと、複数のメモリセルが接続
されメモリセルの相補信号が伝達されるデータ線対と、
前記データ線対の電位がスイッチグ素子を介して伝達さ
れるセンス線対と、前記データ線対および前記センス線
対を電源電位にプリチャージする複数のプリチャージ回
路と、前記デコーダにより選択されたメモリセルから読
み出した値により生じる前記センス線対の電位差を増幅
するセンスアンプ回路と、前記センス線対の電位の変化
を検出する検出回路とを有し、前記複数の比較回路が、
一方の入力端子に、前記複数のアドレスアレイの各列毎
に設けられる前記検出回路の出力が入力され、他方の入
力端子に、仮想アドレスの各ビットのビット値が入力さ
れる複数の排他的論理和回路と、前記複数の排他的論理
和回路の出力がゲート電極に印加される複数のＮＭＯＳ
トランジスタと、前記複数のＮＭＯＳトランジスタの一
方の電極に接続されるヒット線とを有することを特徴と
する。

【００４８】（３）前記（１）または（２）の手段にお
いて、前記メモリ回路が、前記複数のアドレスアレイの
それぞれの第２の領域にデータを書き込む書込手段を有
し、また、前記複数の第２のセレクタが、読み出し動作
が開始する前に、前記複数のデータアレイの前記デコー
ダにより選択された第２の領域から読み出されたそれぞ
れの実アドレスを選択して前記第１のセレクタに入力
し、読み出し動作が開始された後に、前記複数のアドレ
スアレイの前記デコーダにより選択された第２の領域か
ら読み出されたそれぞれの値が、前記入力される仮想ア
ドレスの所定位置のアドレスを選択する値である場合、
前記複数のデータアレイの第２の領域から読み出された
それぞれの実アドレスに代えて、前記入力される仮想ア
ドレスの所定位置のアドレスを選択して前記第１のセレ
クタに入力する手段を有し、前記書込手段が、前記複数
のアドレスアレイの第２の領域に書き込むそれぞれの値
と、前記複数のデータアレイの第２の領域に書き込むそ
れぞれの実アドレスとの所定の論理をとり、前記複数の
第２のセレクタが、読み出し動作が開始された後に、前
記入力される仮想アドレスの所定位置のアドレスを選択
する時に、前記第１のセレクタが読み出し動作が開始す
る前の状態を維持する値を、前記複数のデータアレイの
それぞれの第２の領域に書き込むことを特徴とする。

【００４９】（４）前記（１）または（２）の手段にお
いて、前記メモリ回路が、前記複数の第２のセレクタと
前記第１のセレクタとの間に論理手段を有し、また、前
記複数の第２のセレクタが、読み出し動作が開始する前
に、前記複数のデータアレイの前記デコーダにより選択
された第２の領域から読み出されたそれぞれの実アドレ
スを選択し、読み出し動作が開始された後に、前記複数
のアドレスアレイの前記デコーダにより選択されたそれ
ぞれの第２の領域から読み出されたそれぞれの値が、前
記入力される仮想アドレスの所定位置のアドレスを選択
する値である場合、前記複数のデータアレイの第２の領
域から読み出されたそれぞれの実アドレスに代えて、前
記入力される仮想アドレスの所定位置のアドレスを選択
する手段を有し、前記論理手段が、前記複数の第２のセ
レクタにより選択されたそれぞれのアドレスと、前記複
数のアドレスアレイの前記デコーダにより選択された第
２の領域から読み出されたそれぞれの値と同程度の遅延
を有する信号との間で所定の論理をとって、第１のセレ
クタに出力する手段を有することを特徴とする。

【００５０】

【作用】前記（１）の手段によれば、セットアソシアテ
ィブ方式のＴＬＢを備える半導体集積回路において、複
数のアドレスアレイにページサイズを示す値を記憶する
第２の領域を設け、第２の領域から読み出したそれぞれ
の値によりコンパレータで比較する比較範囲を変更す
る。

【００５１】また、複数のデータアレイの第２の領域に
は、ページサイズが変わることによって、ページ内のア
ドレスとなるか、ページ番号となるかが変化するビット
位置のアドレスを記憶する。

【００５２】複数のアドレスアレイの第２の領域から読
み出したそれぞれの値が、複数のデータアレイの第２の
領域に記憶されるアドレスがページ内のアドレスを示す
場合には、外部から入力された仮想アドレスの所定位置
のアドレスを第２のセレクタにより選択し、物理アドレ
スとして出力する。

【００５３】複数のアドレスアレイの第２の領域から読
み出したそれぞれの値が、複数のデータアレイの第２の
領域に記憶されるアドレスがページ番号を示す場合に
は、複数のデータアレイの第２の領域から読み出したそ
れぞれのアドレスを第２のセレクタにより選択し、物理
アドレスとして出力する。

【００５４】これにより、アドレスアレイのそれぞれの
エントリに記憶されているページサイズに合ったビット
を比較することが可能となり、また、ページサイズが変
化しオフセットのビット位置が変化しても正しいオフセ
ットの値を出力することが可能となる。

【００５５】前記（２）の手段によれば、セットアソシ
アティブ方式のＴＬＢを備える半導体集積回路におい
て、複数のアドレスアレイのデータ線、および、データ
線の電位がスイッチング素子を介して伝達されるセンス
線を、予めプリチャージ回路で電源電位にプリチャージ
する。

【００５６】次に、選択されたメモリセルから読み出し
た値により生じる前記センス線対の電位差をセンスアン
プ回路で増幅し、前記センス線対の電位の変化を検出回
路で検出して、１ビット排他的論理和回路に伝達する。

【００５７】１ビット排他的論理和回路は、メモリセル
に記憶されたアドレスと入力される仮想アドレスとを比
較し、その比較結果をヒット線にソースが共通に接続さ
れたＮＭＯＳトランジスタのゲートに入力する。

【００５８】これにより、センスアンプを動作させ、デ
ータ線、センス線の電位が確定した後、直ちに１ビット
排他的論理和回路で比較を行うことができ、余分なタイ
ミングマージンが必要なく高速化が可能となる。

【００５９】前記（３）の手段によれば、第２のセレク
タが、読み出し動作が開始する前に、複数のデータアレ
イの第２の領域から読み出された実アドレスを選択して
第１のセレクタに入力し、読み出し動作が開始された後
に、複数のアドレスアレイの第２の領域から読み出され
た値が、複数のデータアレイの第２の領域に記憶される
アドレスがページ内のアドレスを示す場合に、複数のデ
ータアレイの第２の領域から読み出された実アドレスに
代えて、入力される仮想アドレスの所定位置のアドレス
を選択して前記第１のセレクタに入力する。

【００６０】また、複数のアドレスアレイの第２の領域
に書き込む値と、複数のデータアレイの第２の領域に書
き込む実アドレスとの所定の論理をとり、複数の第２の
セレクタが、読み出し動作が開始された後に、入力され
る仮想アドレスの所定位置のアドレスを選択する時に、
第１のセレクタが読み出し動作が開始する前の状態を維
持する値を、複数のデータアレイの第２の領域に書き込
む。

【００６１】これにより、信号のレーシングが防止で
き、アドレス変換時間が増大するのを防止することが可
能となる。

【００６２】前記（４）の手段によれば、第２のセレク
タが、読み出し動作が開始する前に、複数のデータアレ
イの第２の領域から読み出された実アドレスを選択し、
読み出し動作が開始された後に、複数のアドレスアレイ
の第２の領域から読み出された値が、複数のデータアレ
イの第２の領域に記憶されるアドレスがページ内のアド
レスを示す場合に、複数のデータアレイの第２の領域か
ら読み出された実アドレスに代えて、記入力される仮想
アドレスの所定位置のアドレスを選択し、また、第２の
セレクタにより選択されたアドレスと、複数のアドレス
アレイの第２の領域から読み出された値と同程度の遅延
を有する信号との間で所定の論理をとって、第１のセレ
クタに出力する。

【００６３】これにより、信号のレーシングが防止で
き、アドレス変換時間が増大するのを防止することが可
能となる。

【００６４】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００６５】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００６６】［実施例１］図１は、本発明の一実施例で
ある（実施例１）であるページサイズ可変セットアソシ
アティブＴＬＢの概略構成を示すブロック図である。

【００６７】図１に示すＴＬＢは、４ウエイセットアソ
シアティブの構成で、１ＫＢおよび４ＫＢの２種類のペ
ージサイズのアドレス変換対を記憶するページサイズ可
変セットアソシアティブＴＬＢである。

【００６８】なお、図１に示すページサイズ可変セット
アソシアティブＴＬＢのセット数は３２、エントリ数は
１２８である。

【００６９】図１示すページサイズ可変セットアソシア
ティブＴＬＢは、書き込みウエイセレクタ４００、デコ
ーダ４０１、アドレスアレイ４０２、データアレイ４０
３、コンパレータ４０４、ウエイセレクタ回路４０５よ
り構成される。

【００７０】アドレスアレイ４０２は、タグ（ｔａｇ）
を記憶する領域（ＶＰＮ［３１：１７］、ＶＰＮ［１
１：１０］）５０２と、そのエントリに登録されている
アドレス変換対（アドレスアレイのタグとデータアレイ
の実ページ番号）が有効か無効かを示す識別子すなわち
Ｖ（ｖａｌｉｄ）ビット５０１、ページサイズを示すビ
ットを記憶する領域ＳＺ（５００）から構成される。

【００７１】ここで、ＶＰＮは、仮想アドレス空間での
ページ番号（ＶｉｒｔｕａｌＰａｇｅＮｕｍｂｅ
ｒ）を意味する。

【００７２】さらに、以下、本明細書では、［Ｍ：Ｎ］
でＭビット目からＮビット目の位置を指すものとする。

【００７３】また、データアレイ４０３は、エントリ毎
にページサイズが変わることによって、ページ内のアド
レス（オフセット）となるか、ページ番号となるかが変
化するビット位置のデータを記憶する領域（［１１：１
０］）５０３と、必ず変換を受けるビット位置のデータ
を記憶する領域（ＰＰＮ［３１：１２］）５０４とから
構成される。

【００７４】デコーダ４０１は、仮想アドレス（ＶＡ
［３１：０］）５０５のインデックスフィールド（ＶＡ
［１６：１２］）８をデコードし、アドレスアレイ４０
２およびデータアレイ４０３の中の、同一のインデック
スフィールドで選択される４つのエントリの組を選択す
る。

【００７５】読み出されたセットのアドレスアレイ４０
２のタグフィールド（ＶＰＮ［３１：１７］およびＶＰ
Ｎ［１１：１０］）１５と仮想アドレス５０５のタグフ
ィールド（ＶＡ［３１：１７］およびＶＡ［１１：１
０］）９とをコンパレータ４０４で比較する。

【００７６】このコンパレータ４０４からは、ヒットし
たウエイを選択するためのウエイ選択信号である比較の
結果を示すヒット信号２０が出力される。

【００７７】そして、それぞれのデータアレイ４０３か
ら読み出されたデータ（１８，１９）の中から、アドレ
スアレイ４０２のタグフィールド（ＶＰＮ［３１：１
７］およびＶＰＮ［１１：１０］）１５と仮想アドレス
５０５のタグフィールド（ＶＡ［３１：１７］およびＶ
Ａ［１１：１０］）９が一致し、かつ、Ｖ（ｖａｌｉ
ｄ）ビット５０１の値３７が１を示すウエイのデータ
を、４：１ウエイセレクタ回路４０５で選択して物理ア
ドレス（２１，２２）として出力する。

【００７８】なお、本実施例では、Ｖ（ｖａｌｉｄ）ビ
ット５０１の値が１のときエントリに登録されているア
ドレス変換対が有効なものとして説明する。

【００７９】本実施例では、１ＫＢおよび４ＫＢの２種
類のページサイズのアドレス変換対を記憶するために以
下の構成を採用している。

【００８０】仮想アドレス５０５の中で、ページサイズ
が１ＫＢの場合は、９ビット〜０ビット（ＶＡ［９：
０］）５０７がオフセットとなり、ページサイズが４Ｋ
Ｂの場合は、１１ビット〜０ビット（ＶＡ［１１：
０］）５０６がオフセットとなる。

【００８１】このため、仮想アドレス５０５の１１ビッ
ト〜１０ビット（ＶＡ［１１：１０］）は、オフセット
の一部となる場合と、仮想ページ番号の一部となる場合
がある。

【００８２】各エントリに登録されているアドレス変換
対のページサイズは、予め分かっているわけではなく、
また、各エントリ毎に１ＫＢあるいは４ＫＢのページサ
イズのアドレス変換対が登録される可能性がある。

【００８３】このため、オフセットとなる可能性のある
仮想アドレス５０５の１１ビット〜１０ビット（ＶＡ
［１１：１０］）をインデックス（セットを選択するア
ドレス）に含めることはできず、１１ビット〜１０ビッ
ト（ＶＡ［１１：１０］）より上位のビット位置の仮想
アドレスの部分をインデックスとしなければならない。

【００８４】図１に示すページサイズ可変セットアソシ
アティブＴＬＢは、１２８エントリの４ウエイセットア
ソシアティブ構成（３２セット）なので、インデックス
フィールドは、仮想アドレス５０５の１６ビット〜１２
ビット（ＶＡ［１６：１２］）８の５ビットとなる。

【００８５】また、ページサイズが１ＫＢの場合は、仮
想アドレス５０５の１１ビット〜１０ビット（ＶＡ［１
１：１０］）は仮想ページ番号の一部分なので、仮想ア
ドレス５０５のタグフィールドとして扱わなければなら
ない。

【００８６】このため、アドレスアレイ４０２にも、１
１ビット〜１０ビット（ＶＰＮ［１１：１０］）を記憶
する領域を設けている。

【００８７】さらに、エントリ毎にページサイズを表す
ビットを記憶する領域ＳＺ（５００）を設けて、読み出
した領域ＳＺ（５００）の値１６により、１１ビット〜
１０ビット（［１１：１０］）を比較に含めるか含めな
いかを決定する。

【００８８】本実施例では、例えば、領域ＳＺ（５０
０）の値が１のときに４ＫＢ、領域ＳＺ（５００）の値
が０のときに１ＫＢのページサイズを表すものとして説
明する。

【００８９】即ち、読み出した領域ＳＺ（５００）の値
１６が０の場合は、アドレスアレイ４０２から読み出し
た３１ビット〜１７ビット（ＶＰＮ［３１：１７］）、
および、１１ビット〜１０ビット（ＶＰＮ［１１：１
０］）と、仮想アドレス５０５の３１ビット〜１７ビッ
ト（ＶＡ［３１：１７］）、および、１１ビット、１０
ビット（ＶＡ［１１：１０］）とを比較する。

【００９０】また、読み出した領域ＳＺ（５００）の値
１６が１の場合は、アドレスアレイ４０２から読み出し
た３１ビット〜１７ビット（ＶＰＮ［３１：１７］）
と、仮想アドレス５０５の３１ビット〜１７ビット（Ｖ
Ａ［３１：１７］）とだけを比較する。

【００９１】このとき、比較結果２０は、アドレスアレ
イ４０２から読み出した値と入力された仮想アドレス５
０５の値とが一致し、かつ、Ｖ（ｖａｌｉｄ）ビット５
０１の値が１でなければ、ヒットとならないよう構成す
る。

【００９２】インデックスを仮想アドレス５０５の１６
ビット〜１２ビット（ＶＡ［１６：１２］）の５ビット
とし、ページサイズが４ＫＢの場合のオフセット（ＶＡ
［１１：１０］）５０６のすぐ上位の５ビットとしたこ
とで、ページサイズが１ＫＢの場合は、インデックスよ
り下位の２ビット（ＶＡ［１１：１０］）もタグフィー
ルドに含めなければならない。

【００９３】このためページサイズが１ＫＢの場合、仮
想アドレス５０５の３１ビット〜１７ビット（ＶＡ［１
６：１２］）が同一で、仮想アドレス５０５の１１ビッ
ト〜１０ビット（ＶＡ［１１：１０］）が異なる仮想ア
ドレス５０５に対応する実ページ番号は同一のセットに
マッピングされ、衝突の可能性が大きくなる。

【００９４】しかしながら、図１に示すＴＬＢでは、イ
ンデックスより下位のタグフィールドが２ビットで、か
つ、４ウエイなので、衝突の可能性がある全ての変換対
を同一のセットに記憶することができ、衝突の問題を回
避できる。

【００９５】ウエイ数が少ない場合、あるいはインデッ
クスより下位のタグフィールドのビット数が多い場合は
セットを選択する関数に適切なハッシュイングを施すこ
とで衝突の可能性を小さくできる。

【００９６】また、ページサイズが４ＫＢの場合、仮想
アドレス５０５の１１ビット〜１０ビット（ＶＡ［１
１：１０］）の２ビットはオフセットの一部となり、仮
想アドレス５０５の１１ビット〜１０ビット（ＶＡ［１
１：１０］）は変換を受けないが、ページサイズが１Ｋ
Ｂの場合、仮想アドレス５０５の１１ビット〜１０ビッ
ト（ＶＡ［１１：１０］）の２ビットは仮想ページ番号
の一部なので、物理ページ番号に変換されなければなら
ない。

【００９７】このために、読み出した領域ＳＺ（５０
０）の値１６により、データアレイ４０３の領域（［１
１：１０］）５０３から読み出した１１ビット〜１０ビ
ット（１７）、あるいは、仮想アドレス５０５の１１ビ
ット〜１０ビット（ＶＡ［１１：１０］）７のどちらか
一方を選択して物理アドレス２１として出力する。

【００９８】即ち、領域ＳＺ（５００）の値が１のとき
は、ページサイズが４ＫＢとなり、ページ内オフセット
は仮想アドレス５０５の１１ビット〜０ビット（ＶＡ
［１１：０］）の１２ビットとなるので、仮想アドレス
５０５の１１ビット〜１０ビット（ＶＡ［１１：１
０］）７をそのまま物理アドレスの１１ビット〜１０ビ
ット（２１）として出力するようセレクタ回路４０６を
制御する。

【００９９】また、領域ＳＺ（５００）の値が０のとき
は、ページサイズが１ＫＢとなり、ページ内オフセット
は仮想アドレス５０５の９ビット〜０ビット（ＶＡ
［９：０］）の１０ビットとなるので、データアレイ４
０３の領域（［１１：１０］）５０３から読み出した１
１ビット〜１０ビット（１７）を物理アドレスの１１ビ
ット〜１０ビット（２１）として出力するようセレクタ
回路４０６を制御する。

【０１００】以上の構成により、図１に示すＴＬＢで、
エントリ毎に異なるページサイズのアドレス変換対を記
憶する特性を実現することが可能となる。

【０１０１】書き込み時には、書き込みウエイセレクタ
４００で、データを書き込むウエイを選択し、データを
書き込む。

【０１０２】セットの選択は、書き込み時も読み出し時
と同様にデコーダ４０１で行われることはいうまでもな
い。

【０１０３】なお、ＮＯＲゲート３０１等の、書き込み
データの制御の詳細については後述する。

【０１０４】また、図１に示すＴＬＢでは、前記した通
常のＴＬＢの読み出し（連想読み出し）以外に、テスト
時等には、必ずデータアレイの内容を読み出す必要があ
るので、ＮＡＮＤ回路３０２を設けている。

【０１０５】即ち、読み出した領域ＳＺ（５００）の値
１６により、データアレイ４０３の領域（［１１：１
０］）５０３から読み出した１１ビット〜１０ビット
（１７）、あるいは、仮想アドレス５０５の１１ビット
〜１０ビット（ＶＡ［１１：１０］）７のどちらか一方
を選択して物理アドレス２１として出力するだけでな
く、制御信号１１を低レベル（以下、”Ｌ”と略す）と
することで、領域ＳＺ（５００）の値に関係なくデータ
アレイ４０３の領域（［１１：１０］）５０３から読み
出した１１ビット〜１０ビット（１７）をセレクタ回路
４０６で選択できるようにしている。

【０１０６】図１では、４ウエイセットアソシアティブ
方式のＴＬＢの例を説明したが、ウエイ数を１つにする
ことで容易に、各ページをＴＬＢのどの位置にマッピン
グするかが一意に決められるダイレイクトマップ方式の
ＴＬＢを構成できることはいうまでもない。

【０１０７】図１に示すＴＬＢを高速化するための構成
について、図１ないし図９を用いて説明する。

【０１０８】図２は、図１に示すコンパレータ４０４を
構成する１ビット分の比較回路（ＥＯＲ回路）の具体的
な回路構成を示す回路図であり、図３は、その動作波形
を示す図である。

【０１０９】図２に示すＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳトランジスタと称す。）（１０７，１
０８）およびＰチャネルＭＯＳトランジスタ（以下、Ｐ
ＭＯＳトランジスタと称す。）（２１０，２１１）が１
ビットの比較回路として動作する。

【０１１０】図２に示す比較回路は、１ビット分の比較
回路なので、アドレスアレイ４０２のメモリセルアレイ
の各列（カラム）に１つレイアウトされる。

【０１１１】次に、図３に示す動作波形に沿って、その
動作を説明する。

【０１１２】ＰＭＯＳトランジスタ（２００〜２０
２）、および、ＰＭＯＳトランジスタ（２０５〜２０
７）により、データ線（２４，２５）、および、センス
線（３０，３１）を、予め正の電源電位（Ｖｃｃ）にプ
リチャージする。

【０１１３】ここで、トランスァＭＯＳトランジスタ
（１０２，１０３，２０３，２０４）によりデータ線
（２４，２５）と分離した信号線部分をセンス線（３
０，３１）と呼ぶこととする。

【０１１４】その後、データ線（２４，２５）およびセ
ンス線（３０，３１）のプリチャージ信号（２６，２
９）（φｐｃ）を高レベル（以下、”Ｈ”と称す。）と
して、プリチャージ用のＰＭＯＳトランジスタ（２００
〜２０２）、および、ＰＭＯＳトランジスタ（２０５〜
２０７）を非導通（以下、ＯＦＦと称する。）し、ワー
ド線２３を”Ｈ”とする。

【０１１５】ワード線２３を”Ｈ”とすることで、メモ
リセル４０７に読み出し電流が流れ、データ線（２４，
２５）およびセンス線（３０，３１）に電位差が生じ
る。

【０１１６】センス線（３０，３１）に十分な電位差が
生じた時点で、ｙスイッチＭＯＳトランジスタの制御信
号２７（φｙｓ）を”Ｈ”として、ｙスイッチＭＯＳト
ランジスタであるトランスァＭＯＳトランジスタ（１０
２，１０３，２０３，２０４）をＯＦＦとし、センス線
（３０，３１）をデータ線（２４，２５）から分離す
る。

【０１１７】同時に、センスアンプの起動信号３２（φ
ｓｅ）を”Ｈ”として、ＭＯＳトランジスタ（２０８，
２０９，１０４，１０５，１０６）から構成されるセン
スアンプを動作させる。

【０１１８】センス線（３０，３１）をデータ線（２
４，２５）から分離した時点で、メモリセル４０７の読
み出し電流はセンス線（３０，３１）の信号に関係がな
くなるので、ワード線２３を図３に示すように低レベル
（以下、”Ｌ”と称す。）としてもよい。

【０１１９】センス線（３０，３１）をデータ線（２
４，２５）から分離することで、センス線（３０，３
１）の負荷容量が低減され高速化が達成される。

【０１２０】また、センスアンプの起動信号３２（φｓ
ｅ）を”Ｈ”とする時刻までに比較する仮想アドレス５
０５を確定させておく。

【０１２１】したがって、センスアンプを動作させるこ
とで、センス線（３０，３１）対の一方の電位がＧＮＤ
電位（０Ｖ）となる。

【０１２２】仮想アドレス５０５の１ビット（３５）と
メモリセル４０７から読み出した１ビットとが一致した
場合には、ＮＭＯＳトランジスタ１０９のゲート電位が
低レベルとなり、仮想アドレス５０５の１ビット（３
５）とメモリセル４０７から読み出した１ビットとが不
一致の場合には、ＮＭＯＳトランジスタ１０９のゲート
電位が”Ｈ”となるようにインバータ３０７等を用いて
信号の極性を設定する。

【０１２３】即ち、ＮＭＯＳトランジスタ（１０７，１
０８）、および、ＰＭＯＳトランジスタ（２１０，２１
１）は、仮想アドレス５０５の１ビット（３５）とメモ
リセル４０７から読み出した１ビットとのＥＯＲ（排他
的論理和）の結果を、ＮＭＯＳトランジスタ１０９のゲ
ートに出力する回路として動作する。

【０１２４】ここで、データ線（２４，２５）およびセ
ンス線（３０，３１）は、予めＶｃｃにプリチャージさ
れているので、インバータ（３０５，３０６）の出力
は”Ｌ”となっている。

【０１２５】このため、センスアンプを動作させ、セン
ス線（３０，３１）対の一方の電位が”Ｌ”となる時刻
以前には、仮想アドレス５０５の１ビット（３５）とメ
モリセル４０７から読み出した１ビットとの一致、不一
致にかかわりなく、ＮＭＯＳトランジスタ１０９のゲー
ト電位は”Ｌ”となっている。

【０１２６】センスアンプを動作させることで、センス
線（３０，３１）の一方が”Ｌ”となり、仮想アドレス
５０５の１ビット（３５）とメモリセル４０７から読み
出した１ビットとが不一致の場合には、ＮＭＯＳトラン
ジスタ１０９が導通（以下、ＯＮと称す。）し、予めＶ
ｃｃにプリチャージされた信号線３６が放電される。

【０１２７】以下、本明細書では、比較結果を得るため
のこの信号線３６を、ヒット線と呼ぶことにする。

【０１２８】仮想アドレス５０５の１ビット（３５）と
メモリセル４０７から読み出した１ビットとが一致した
場合には、ＮＭＯＳトランジスタ１０９は、ＯＦＦのま
までヒット線３６も”Ｈ”を保つ。

【０１２９】図３に示す動作波形では、仮想アドレス５
０５の１ビット（３５）とメモリセル４０７から読み出
した１ビットとが不一致の場合を実線で、仮想アドレス
５０５の１ビット（３５）メモリセル４０７から読み出
した１ビットとが一致した場合を破線で示している。

【０１３０】前記ヒット線３６にＮＭＯＳトランジスタ
１０９に相当するヒット線放電ＮＭＯＳトランジスタを
複数（比較するビット数分）接続することで、必要なビ
ット幅の比較結果が得られる。

【０１３１】なお、具体的な回路の詳細については、図
４で後述する。

【０１３２】仮想アドレス５０５の１ビット（３５）と
メモリセル４０７から読み出した１ビットとが不一致の
場合、ヒット線３６が”Ｌ”となり、後述する図４に示
す回路およびウエイセレクタ回路４０５でデータアレイ
４０３の読み出しデータを選択した後、センスアンプの
起動信号３２（φｓｅ）を”Ｌ”としてセンスアンプを
ＯＦＦとし、また、データ線（２４，２５）およびセン
ス線（３０，３１）のプリチャージ信号（２６，２９）
（φｐｃ）、ｙスイッチＭＯＳトランジスタの制御信号
２７（φｙｓ）を”Ｌ”として、データ線（２４，２
５）およびセンス線（３０，３１）を次のサイクルに備
えてプリチャージする。

【０１３３】センス線（３０，３１）をプリチャージす
ることで、ＮＭＯＳトランジスタ１０９のゲート電位
も”Ｌ”となり、ＮＭＯＳトランジスタ１０９のゲート
電位が”Ｌ”となった後、ヒット線３６も次のサイクル
に備えて”Ｈ”にプリチャージする。

【０１３４】以上説明したように、データ線（２４，２
５）およびセンス線（３０，３１）のプリチャージトラ
ンジスタをＰＭＯＳトランジスタとし、プリチャージ時
に比較回路の比較結果が、仮想アドレス５０５の１ビッ
ト（３５）とメモリセル４０７から読み出したデータと
が一致したときと同じになるように、比較回路（ＭＯＳ
トランジスタ１０７，１０８，２１０，２１１）の入力
の極性を設定する。

【０１３５】これにより、センスアンプ（ＭＯＳトラン
ジスタ２０８，２０９，１０４，１０５，１０６）を動
作させる起動信号３２（φｓｅ）のタイミングを設計す
るだけで、センスアンプが動作する。

【０１３６】それにより、センス線（３０，３１）対の
一方の電位が”Ｌ”となり、仮想アドレス５０５と読み
出しデータの比較が始まり、比較のための特別なタイミ
ング信号を用意する必要がない。

【０１３７】したがって、本実施例では、余分なタイミ
ングマージンが不要であるため、高速化を達成すること
が可能となる。

【０１３８】図４は、図２に示す１ビット分の比較回路
（ＥＯＲ回路）の出力から、ヒットしたウエイを選択す
るためのウエイ選択信号発生回路の回路構成を示す回路
図である。

【０１３９】図４に示すウエイ選択信号発生回路と図２
に示す比較回路とが、図１に示すコンパレータ４０４を
構成する。

【０１４０】次に、図４に示すウエイ選択信号発生回路
の動作について説明する。

【０１４１】図４に示すＮＭＯＳトランジスタ（１０
９，１１０，１１１，１１２）は、図２に示す各列のＥ
ＯＲ回路のヒット線３６を放電するＮＭＯＳトランジス
タと、それに相当する他の列のヒット線を放電するＮＭ
ＯＳトランジスタを示している。

【０１４２】ＰＭＯＳトランジスタ（２１２，２１５，
２１４，２１７）により、ヒット線（３６，３８）、Ｎ
ＯＲ回路３１２の出力およびＡＮＤ回路３１３の出力
は、予め正の電源電位（Ｖｃｃ）にプリチャージされて
いる。

【０１４３】プリチャージ信号３９（φｐｃ＿ｎｏｒ）
およびプリチャージ信号４０（φｐｃ＿ｎｏｒ２）を”
Ｈ”として、プリチャージ用ＰＭＯＳトランジスタ（２
１２，２１５，２１４，２１７）をＯＦＦとした後、ア
ドレスアレイ４０２から読み出したタグフィールド（Ｖ
ＰＮ［３１：１７］およびＶＰＮ［１１：１０］）１５
と仮想アドレス５０５のタグフィールド（ＶＡ［３１：
１７］およびＶＡ［１１：１０］）９との比較を開始す
る。

【０１４４】なお、本明細書では、例えば、図４に示す
ＮＯＲ回路３１２のように、それぞれ反転された入力信
号が入力される２入力ＡＮＤ回路を、ＮＯＲ回路と呼ぶ
ことにする。

【０１４５】ヒット線（３６，３８）、ＮＯＲ回路３１
２の出力およびＡＮＤ回路３１３の出力をプリチャージ
することで、ヒット線（３６，３８）、ＮＯＲ回路３１
２の出力およびＡＮＤ回路３１３の出力は”Ｈ”、ＮＡ
ＮＤ回路３１４の出力は”Ｌ”となり、ウエイ選択信号
２０も”Ｌ”となる。

【０１４６】このウエイ選択信号２０を発生するウエイ
選択信号発生回路は、各ウエイに一回路置かれ、このウ
エイ選択信号２０が連想読み出しに際して、そのウエイ
がヒットしたかミスしたかを示す。

【０１４７】以下、本明細書では、アドレスレイ４０２
から読み出したタグフィールドと、仮想アドレス５０５
のタグフィールドとの比較結果が一致し、かつ、Ｖ（ｖ
ａｌｉｄ）ビット５０１の値が１の場合をヒットと呼
び、ヒットしなかった場合をミスと呼ぶことにする。

【０１４８】プリチャージにより全てのウエイのウエイ
選択信号２０（図１に示すＴＬＢでは、４ウエイなので
４つの信号がある）はヒットの状態（図４では”Ｌ”）
となり、アドレスアレイ４０２から読み出したタグフィ
ールドと仮想アドレス５０５のタグフィールドとの比較
結果、ヒットしたウエイがある場合は、そのヒットした
ウエイのウエイ選択信号２０はヒットの状態（”Ｌ”）
を保ち、他のウエイのウエイ選択信号２０はミスの状態
（”Ｈ”）となる。

【０１４９】全てのウエイがミスの場合は、全てのウエ
イのウエイ選択信号２０はミスの状態（”Ｈ”）とな
る。

【０１５０】このウエイ選択信号２０を用いて、後述す
るように、ウエイセクタタ回路４０５を制御し、データ
アレイ４０３の読み出しデータを選択する。

【０１５１】データアレイ４０３の読み出しデータを選
択した後に、再び、ヒット線（３６，３８）およびＡＮ
Ｄ回路（３１２，３１３）の出力をプリチャージするこ
とは、図２の場合と同様である。

【０１５２】図２に示す比較回路の説明で述べたよう
に、センスアンプの起動信号３２（φｓｅ）を”Ｈ”と
することで比較が始まり、仮想アドレス５０５の所定の
位置の１ビットとメモリセルから読み出した１ビットと
が不一致の場合には、ＮＭＯＳトランジスタ１０９、Ｎ
ＭＯＳトランジスタ１１０、ＮＭＯＳトランジスタ１１
１、あるいは、ＮＭＯＳトランジスタ１１２がＯＮとな
る。

【０１５３】これにより、アドレスアレイ４０２から読
み出した３１ビット〜１７ビット（ＶＰＮ［３１：１
７］）と仮想アドレス５０５の３１ビット〜１７ビット
（ＶＡ［３１：１７］）とが１ビットでも一致しないと
ヒット線３６が”Ｌ”となり、また、アドレスアレイ４
０２から読み出した１１ビット〜１０ビット（ＶＰＮ
［１１：１０］）と仮想アドレス５０５の１１ビット〜
１０ビット（ＶＡ［１１：１０］）とが１ビットでも一
致しないとヒット線３８が”Ｌ”となる。

【０１５４】ヒット線３６が”Ｌ”となると、インバー
タ３０８の出力は”Ｈ”、ＮＯＲ回路３１２の出力は”
Ｌ”、ＮＡＮＤ回路３１４の出力は”Ｈ”となる。

【０１５５】ＮＡＮＤ回路３１４の出力が”Ｈ”となる
ので、ウエイ選択信号２０もミスの状態（”Ｈ”）とな
る。

【０１５６】ここで、ＰＭＯＳトランジスタ（２１３，
２１６）は、アドレスアレイ４０２のから読み出した３
１ビット〜１７ビット（ＶＰＮ［３１：１７］）、およ
び、１１ビット〜１０ビット（ＶＰＮ［１１：１０］
と、仮想アドレス５０５の３１ビット〜１７ビット（Ｖ
Ａ［３１：１７］）、および、１１ビット〜１０ビット
（ＶＡ［１１：１０］）とが一致した場合に、ヒット線
（３６，３８）の電位を”Ｈ”に保つための素子であ
る。

【０１５７】なお、図４では、インバータ（３０８，３
１０）の出力からフィードバックする構成を示している
が、十分大きなスタティックな抵抗でも良いことはいう
までもない。

【０１５８】エントリに登録されているアドレス変換対
が有効か無効かを示す識別子Ｖ（ｖａｌｉｄ）ビット５
０１の値３７によって、ウエイ選択信号の値を変化させ
なければならないので、図４に示す回路では、ＮＯＲ回
路３１２を付加している。

【０１５９】Ｖ（ｖａｌｉｄ）ビット５０１の値３７が
０（”Ｌ”）の場合は、アドレスアレイ４０２から読み
出したタグフィールド（ＶＰＮ［３１：１７］およびＶ
ＰＮ［１１：１０］）と仮想アドレス５０５のタグフィ
ールド（ＶＡ［３１：１７］およびＶＡ［１１：１
０］）９との比較結果によらず、インバータ３０９の出
力は”Ｈ”となる。

【０１６０】インバータ３０９の出力が”Ｈ”となるの
で、ＮＯＲ回路３１２の出力は”Ｌ”、ＮＡＮＤ回路３
１４の出力は”Ｈ”、ウエイ選択信号２０も”Ｈ”とな
る。

【０１６１】即ち、図４に示す回路では、Ｖ（ｖａｌｉ
ｄ）ビット５０１の値３７が０のときは、アドレスアレ
イ４０２から読み出したタグフィールド（ＶＰＮ［３
１：１７］およびＶＰＮ［１１：１０］）と仮想アドレ
ス５０５のタグフィールド（ＶＡ［３１：１７］および
ＶＡ［１１：１０］）９との比較結果によらず、ウエイ
選択信号２０はミスの状態となる。

【０１６２】また、本実施例では、以下に説明するよう
に、ページサイズを示す領域ＳＺ（５００）の値１６に
よって、アドレスの比較の範囲（連想範囲）を変化させ
ている。

【０１６３】図１に示すＴＬＢの説明で述べたように、
読み出した領域ＳＺ（５００）の値１６が０の場合（１
ＫＢページ）は、アドレスアレイ４０２から読み出した
３１ビット〜１７ビット（ＶＰＮ［３１：１７］）、お
よび、１１ビット〜１０ビット（ＶＰＮ［１１：１
０］）と、仮想アドレス５０５の３１ビット〜１７ビッ
ト（ＶＡ［３１：１７］）、および、１１ビット、１０
ビット（ＶＡ［１１：１０］）とを比較する。

【０１６４】また、読み出した領域ＳＺ（５００）の値
１６が１の場合（４ＫＢページ）は、アドレスアレイ４
０２から読み出した３１ビット〜１７ビット（ＶＰＮ
［３１：１７］）と、仮想アドレス５０５の３１ビット
〜１７ビット（ＶＡ［３１：１７］）とだけを比較しな
ければならない。

【０１６５】そのため、図４に示すウエイ選択信号発生
回路では、ＮＡＮＤ回路３１３が付加されている。

【０１６６】領域ＳＺ（５００）の値１６が０（”
Ｌ”）の場合、インバータ３１１の出力が”Ｈ”となる
ので、ＮＡＮＤ回路３１３の出力は、ヒット線３８の出
力、即ち、アドレスアレイ４０２から読み出した１１ビ
ット〜１０ビット（ＶＰＮ［１１：１０］）と、仮想ア
ドレス５０５の１１ビット〜１０ビット（ＶＡ［１１：
１０］）との比較結果によって変化する。

【０１６７】アドレスアレイ４０２から読み出した１１
ビット〜１０ビット（ＶＰＮ［１１：１０］）と、仮想
アドレス５０５の１１ビット〜１０ビット（ＶＡ［１
１：１０］）とが一致し、ヒット線３８が”Ｈ”の場合
は、インバータ３１０の出力が”Ｌ”、ＮＡＮＤ回路３
１３の出力は”Ｈ”となる。

【０１６８】ここで、アドレスアレイ４０２から読み出
した３１ビット〜１７ビット（ＶＰＮ［３１：１７］）
と、仮想アドレス５０５の３１ビット〜１７ビット（Ｖ
Ａ［３１：１７］）とが一致した場合、ＮＡＮＤ回路３
１４の出力は”Ｌ”となり、ウエイ選択信号２０はヒッ
トの状態（”Ｌ”）を保つ。

【０１６９】アドレスアレイ４０２から読み出した１１
ビット〜１０ビット（ＶＰＮ［１１：１０］）と、仮想
アドレス５０５の１１ビット〜１０ビット（ＶＡ［１
１：１０］）とが一致せず、ヒット線３８が”Ｌ”とな
った場合は、インバータ３１０の出力が”Ｈ”、ＮＡＮ
Ｄ回路３１３の出力は”Ｌ”、ＮＡＮＤ３１４の出力
は”Ｈ”、ウエイ選択信号２０はミスの状態（”Ｈ”）
となる。

【０１７０】一方、読み出した領域ＳＺ（５００）の値
１６が１の場合は、インバータ３１１の出力が”Ｌ”と
なるので、ＮＡＮＤ回路３１３の出力は、アドレスアレ
イ４０２から読み出した１１ビット〜１０ビット（ＶＰ
Ｎ［１１：１０］）と、仮想アドレス５０５の１１ビッ
ト〜１０ビット（ＶＡ［１１：１０］）との比較結果に
かかわらず”Ｈ”となる。

【０１７１】したがって、ウエイ選択信号２０は、アド
レスアレイ４０２から読み出した３１ビット〜１７ビッ
ト（ＶＰＮ［３１：１７］）と、仮想アドレス５０５の
３１ビット〜１７ビット（ＶＡ［３１：１７］）との比
較結果、および、Ｖ（ｖａｌｉｄ）ビット５０１の値３
７だけで決定される。

【０１７２】前記した構成により、ぺージサイズを示す
ビット領域ＳＺ（５００）の値１６によってコンパレー
タの比較範囲を変化させ、エントリ毎のページサイズ可
変の特性を実現することが可能となる。

【０１７３】また、図４に示すウエイ選択信号発生回路
では、高速化のために以下の構成を採用している。

【０１７４】図４では、ＮＭＯＳトランジスタ１０９と
ＮＭＯＳトランジスタ１１０との２つのトランジスタし
か図示していないが、比較ビット数分、本実施例では、
１５個のトランジスタが並列に接続される。

【０１７５】前記ＮＭＯＳトランジスタ（１０９〜１１
０）、および、ＮＭＯＳトランジスタ（１１１，１１
２）は、ＮＯＲ回路として働き、予めプリチャージされ
たヒット線（３６，３８）を放電する。

【０１７６】論理機能を実現するトランジスタがＮＭＯ
Ｓトランジスタだけのいわゆるダイナミック回路なの
で、同一入力容量で比較した場合、ＣＭＯＳトランジス
タから構成されるスタティックな回路に対して高速化が
達成される。

【０１７７】また、インバータ（３０８，３１０）、Ｎ
ＯＲ回路３１２、ＮＡＮＤ回路３１３、ＮＡＮＤ３１
４、インバータ回路（３１５，３１６）の論理しきい値
をずらすことで、さらに高速化できる。

【０１７８】具体的には、インバータ（３０８，３１
０）、ＮＡＮＤ回路３１４、インバータ回路３１６は、
出力信号の立ち上がりが速くなるようＰＭＯＳトランジ
スタのゲート幅をＮＭＯＳトランジスタより大きく設計
し、論理しきい値をＶｃｃ／２より高く設定する。

【０１７９】ＮＯＲ回路３１２、ＮＡＮＤ回路３１３、
インバータ回路３１５は、出力信号の立ち下がりが速く
なるようＮＭＯＳトランジスタのゲート幅をＰＭＯＳト
ランジスタより大きく設計し、論理しきい値をＶｃｃ／
２より低く設定する。

【０１８０】これにより、プリチャージによりヒットの
状態（”Ｌ”）となったウエイ選択信号２０が、ミスの
状態（”Ｈ”）に変化する場合の遅延時間を短縮するこ
とが可能となる。

【０１８１】前記ウエイ選択信号２０が、ヒットの状態
（”Ｌ”）からミスの状態（”Ｈ”）に変化する場合の
遅延時間を、順方向の遅延時間と呼び、逆に、ウエイ選
択信号２０が、ミスの状態（”Ｈ”）からヒットの状態
（”Ｌ”）に変化するときの遅延時間を、逆方向の遅延
時間と呼ぶことにする。

【０１８２】この場合に、ウエイ選択信号２０が、ミス
の状態（”Ｈ”）からヒットの状態（”Ｌ”）に変化す
るときの遅延時間は大きくなるが、アドレス変換時間に
関係するのは順方向の遅延時間だけなので、動作サイク
ル時間内にウエイ選択信号２０をヒットの状態（”
Ｌ”）とできれば、サイクル時間を増大させることなく
アドレス変換時間を短縮することができる。

【０１８３】また、論理しきい値をずらすだけでなく、
クロックによる消費電力増とサイクル時間のトレードオ
フを考慮して、図４に示すＰＭＯＳトランジスタ（２１
４，２１７）のようにプリチャージと組合せることがで
きることはいうまでもない。

【０１８４】この場合に、プリチャージを行うと、クロ
ック線４０の消費電力は増加するが、逆方向の遅延時間
を短縮することが可能となる。

【０１８５】図４に図示はしていないが、高速化のため
に、１５個のトランジスタが並列に接続されているＮＭ
ＯＳトランジスタ（１０９〜１１０）のように１ヒット
線で多入力（図４では１５）ＮＯＲ機能を実現するだけ
でなく、ヒット線増による面積の増大が大きくならない
場合には、ＮＭＯＳトランジスタ（１０９〜１１０）を
分割し、例えば、８入力ＮＯＲ回路と７入力ＮＯＲ回路
に分割し、ＮＯＲ回路３１２を３入力ＮＯＲ回路として
負荷容量を均等化し高速化することも可能である。

【０１８６】図４の場合には、ヒット線３６の寄生容量
が大きくなるので、前記したような構成を採用するとよ
い。

【０１８７】以上説明した構成により、高速な可変比較
範囲のコンパレータを実現することが可能である。

【０１８８】また、図４に示すウエイ選択信号発生回路
では、占有面積を低減するために以下の構成を採用して
いる。

【０１８９】前記したように、ヒット線（３６，３８）
は、高速化のためにダイナミック回路で構成されている
が、実際のレイアウトでは、４ウエイ分のヒット線（３
６，３８）が隣接して配置されることになる。

【０１９０】ヒットするウエイは１つなので、４本の隣
接するヒット線のうち、３本のヒット線の電位は”Ｈ”
から”Ｌ”に変化し、１本だけが”Ｈ”を保つ。

【０１９１】したがって、ヒットしたヒット線（３６，
３８）の電位は、カップリングにより、隣接する配線と
の線間容量と総配線容量の比程度の”Ｈ”レベルの低下
が生じる。

【０１９２】高速化のために、インバータ（３０８，３
１０）の論理しきい値を高くした場合には、インバータ
（３０８，３１０）の動作余裕が減少するので、ダイナ
ミック回路を構成するヒット線（３６，３８）は隣接配
線とシールドすることが望ましいが、これは占有面積を
増大させることになる。

【０１９３】この占有面積の増大を必要最小限に抑える
ために、多入力の論理機能が必要ない部分、即ち、読み
出したＶ（ｖａｌｉｄ）ビット５０１の値３７と領域Ｓ
Ｚ（５００）の値１６の信号線はシールドせず、Ｖ（ｖ
ａｌｉｄ）ビット５０１の値３７と領域ＳＺ（５００）
の値１６を駆動する回路はスタティック回路とする。

【０１９４】この場合、インバータ（３０９，３１１）
の論理しきい値もＶｃｃ／２程度とする。

【０１９５】なお、領域ＳＺ（５００）の値１６の駆動
回路については、図９で後述する。

【０１９６】なぜならば、クリティカルパスはヒット線
（３６，３８）なので、Ｖ（ｖａｌｉｄ）ビット５０１
の値３７と領域ＳＺ（５００）の値１６をダイナミック
回路として高速化しなくても、ヒット線（３６，３８）
の遅延時間内にＶ（ｖａｌｉｄ）ビット５０１の値３７
と領域ＳＺ（５００）の値１６を駆動できれば、全体の
アドレス変換時間に影響がないからである。

【０１９７】以上説明した構成ににより、占有面積の増
加を抑えつつアドレス変換時間を短縮することが可能と
なる。

【０１９８】図５、図６は、ウエイセレクタ回路４０５
の具体的な回路構成を示す回路図であり、図７は、その
動作波形を示す図である。

【０１９９】図５に示すＯＲ−ＡＮＤ−ＮＯＴ複合ゲー
ト回路（３１９，３２０）およびＮＯＲ回路３２１が、
図１に示すウエイセレクタ回路４０５を構成する。

【０２００】図６は、図５に示すＯＲ−ＡＮＤ−ＮＯＴ
複合ゲート回路（３１９，３２０）をＭＯＳトランジス
タで構成した回路構成を示す回路図である。

【０２０１】本実施例では、各ビット毎に４ウエイ並べ
ており、図５に示すウエイセレクタ回路４０５は１ビッ
ト分の回路なので、データアレイのメモリセルアレイの
４列に１つレイアウトされる。

【０２０２】なお、図５では、メモリセルアレイ１列分
のカラム回路と４ウエイ分のウエイセレクタ回路４０５
のみを示している。

【０２０３】４：１セレクタ（マルチプレクサ）におい
て、４つの制御信号が全て同じ状態になっても、出力が
ハイインピーダンスとなったり、定常電流が流れないよ
うにするために、ウエイセレクタ回路４０５に複合ゲー
ト回路を採用する。

【０２０４】本実施例においては、図５に示すように、
４：１ウエイセレクタ回路を、図６に示すＯＲ−ＡＮＤ
−ＮＯＴ複合ゲート回路（３１９，３２０）２個と、２
入力ＮＯＲ回路３２１の組み合わせで実現する。

【０２０５】ＯＲ−ＡＮＤ−ＮＯＴ複合ゲート回路３１
９のデータ入力には、インバータ３１８で反転されたセ
ンス線４４の信号が入力される。

【０２０６】センス線（４３，４４）は、アドレス比較
開始前に”Ｈ”にプリチャージされ、また、ウエイ選択
信号（２０，４８，４９，５０）も４ウエイ全て”Ｌ”
となるので、ＯＲ−ＡＮＤ−ＮＯＴ複合ゲート回路（３
１９，３２０）の出力はアドレス比較開始前には全て”
Ｈ”となる。

【０２０７】ＯＲ−ＡＮＤ−ＮＯＴ複合ゲート回路（３
１９，３２０）の入力とならない方のセンス線４３にも
インバータ回路（出力オープン）を置いているのは、セ
ンス線（４３，４４）対の容量を等しくするためであ
る。

【０２０８】図５に示すウエイセレクタ回路４０５の動
作を、図７の動作波形を用いて説明する。

【０２０９】図５に示すウエイ選択信号（２０，４８，
４９，５０）は、図４に示すウエイ選択信号とそれに相
当する他のウエイを選択するウエイ選択信号である。

【０２１０】図５に示すウエイ選択信号（２０，４８，
４９，５０）、および、ウエイセレクタ回路以外の回路
は、図２に示したアドレスアレイ４０２の回路と同じた
め、タイミングの詳細やプリチャージについての説明は
省略する。

【０２１１】図５に示すウエイセレクタ回路４０５は待
機状態（プリチャージされた状態）では、インバータ３
１８の出力は”Ｌ”となっており、他の列のインバータ
３１８の出力に相当する４５、４６、４７も”Ｌ”とな
っている。

【０２１２】これにより、ＭＯＳトランジスタ（２０
８，２０９，１０４，１０５，１０６）から構成される
センスアンプを動作させ、センス線（４３，４４）対の
一方の電位が”Ｌ”となる時刻以前には、図４に示す回
路で説明したようにウエイ選択信号（２０，４８，４
９，５０）は、プリチャージにより全てのウエイはヒッ
トの状態（”Ｌ”）となっている。

【０２１３】また、ＯＲ−ＡＮＤ−ＮＯＴ複合ゲート回
路（３１９，３２０）は、図６に示すウエイ選択信号
（２０，４８）が共に”Ｌ”となっているので出力は”
Ｈ”になっている。

【０２１４】これにより、ＮＯＲ回路３２１の２つの入
力は共に”Ｈ”となり出力２２は”Ｌ”になっている。

【０２１５】読み出し動作を開始させセンスアンプを動
作させることで、センス線（４３，４４）対の一方の電
位がＧＮＤ電位（０Ｖ）となる。

【０２１６】このため、インバータ３１７あるいはイン
バータ３１８のいずれか一方の出力が”Ｈ”になる。

【０２１７】図５に示すウエイセレクタ回路４０５で
は、読み出した値が１のときにはセンス線４４が”Ｌ”
となり、図７に実線で示すように、インバータ３１８の
出力は”Ｌ”から”Ｈ”に変化する。

【０２１８】ウエイ選択信号２０が”Ｌ”、ウエイ選択
信号（４８，４９，５０）が”Ｈ”のとき、即ち、ウエ
イ選択信号２０で指されるウエイがヒットした場合、Ｏ
Ｒ−ＡＮＤ−ＮＯＴ複合ゲート回路３１９は”Ｌ”を出
力する。

【０２１９】ＯＲ−ＡＮＤ−ＮＯＴ複合ゲート回路３２
０はウエイ選択信号４９、５０が共に”Ｈ”なので出力
は”Ｌ”となる。

【０２２０】ＮＯＲ回路回路３２１の２つの入力にはＯ
Ｒ−ＡＮＤ−ＮＯＴ複合ゲート回路３１９、および、Ｏ
Ｒ−ＡＮＤ−ＮＯＴ複合ゲート回路３２０の出力”Ｌ”
が入力されるため、１ビット分の物理アドレス２２は”
Ｈ”となる。

【０２２１】また、読み出した値が０のときには、セン
ス線４４はＶｃｃにプリチャージされたまま変化せ
ず、”Ｈ”の状態を維持する。

【０２２２】このため、インバータ３１８の出力は”
Ｌ”のまま変化せず、ＯＲ−ＡＮＤ−ＮＯＴ複合ゲート
回路３１９の信号は変化せず、”Ｈ”を出力する。

【０２２３】このときのウエイ選択信号２０が”Ｌ”、
ウエイ選択信号（４８，４９，５０）が”Ｈ”のとき、
即ち、ウエイ選択信号２０で指されるウエイがヒットし
た場合、ＯＲ−ＡＮＤ−ＮＯＴ複合ゲート回路３１９
は”Ｈ”を出力する。

【０２２４】このときのＯＲ−ＡＮＤ−ＮＯＴ複合ゲー
ト回路３２０は前記したように”Ｌ”を出力しているた
め、ＮＯＲ回路回路３２１の２つの入力には”Ｈ”と”
Ｌ”の信号が入力されるので１ビット分の物理アドレス
２２は”Ｌ”となる。

【０２２５】以上説明したように、図５に示すウエイセ
レクタ回路４０５が、４入力１選択のセレクタ回路とし
て動作する。

【０２２６】また、データアレイ４０３の読み出しデー
タがウエイ選択信号により選択された後、次のサイクル
に備えて待機状態に戻ることは図２および図４の場合と
同じである。

【０２２７】さらに、図５に示すウエイセレクタ回路４
０５では、高速化のために以下の構成を採用している。

【０２２８】本実施例では、アドレス比較時に、ウエイ
選択信号は、”Ｌ”から”Ｈ”にしか変化せず、また、
インバータ３１８の出力１８も”Ｌ”から”Ｈ”へ一方
向にしか変化しない。

【０２２９】そのため、ＯＲ−ＡＮＤ−ＮＯＴ複合ゲー
ト回路（３１９，３２０）の出力の立ち下がりが速くな
るように、ＯＲ−ＡＮＤ−ＮＯＴ複合ゲート回路（３１
９，３２０）のＮＭＯＳトランジスタのゲート幅をＰＭ
ＯＳトランジスタよりも大きく設計し、論理しきい値を
Ｖｃｃ／２よりも低く設定する。

【０２３０】同様に、ＯＲ−ＡＮＤ−ＮＯＴ複合ゲート
回路（３１９，３２０）の出力は”Ｈ”から”Ｌ”へし
か変化しないことから、ＮＯＲ回路２１の出力は”Ｌ”
から”Ｈ”にのみ変わる。

【０２３１】この場合、ＮＯＲ回路２１の出力の立ち上
がりが速くなるように、ＮＯＲ回路２１のＰＭＯＳトラ
ンジスタのゲート幅をＮＭＯＳトランジスタより大きく
設計し、論理しきい値をＶｃｃ／２より高く設定する。

【０２３２】これにより、センス線（４３，４４）のプ
リチャージにより”Ｌ”となっていたインバータ３１８
の出力１８が、メモリセルから１を読み出したとき”
Ｌ”から”Ｈ”に変化する場合の遅延時間（順方向の遅
延時間）を短縮できる。

【０２３３】また、この場合、ＯＲ−ＡＮＤ−ＮＯＴ複
合ゲート回路（３１９，３２０）の出力は、図４に示す
アドレス比較開始前のヒット線（３６，３８）、図４に
示す２入力ＮＡＮＤ回路３１４の入力ゲート、および、
センス線（４３，４４）のプリチャージにより、”Ｈ”
の状態になっており、ウエイ選択信号とインバータ３１
８の出力１８の変化により”Ｈ”から”Ｌ”へしか変化
しない。

【０２３４】このため、アドレス変換時間に関係するの
は順方向の遅延時間だけなので、動作サイクル時間内に
ウエイ選択信号をヒットの状態”Ｌ”とし、インバータ
３１８の出力１８を”Ｌ”、２入力ＮＡＮＤ回路３１４
の出力を”Ｌ”とすることができれば、サイクル時間を
増大させることなくアドレス変換時間を短縮することが
できる。

【０２３５】図８は、図１に示すセレクタ回路４０６の
回路構成を示す回路図である。

【０２３６】図１に示すセレクタ回路４０６は、可変ペ
ージサイズとするためにページサイズを示す領域ＳＺ
（５００）ビットの値で、データアレイ４０３の領域
（［１１：１０］）５０３から読み出した１１ビット〜
１０ビット（１７）を物理アドレスとして出力するか、
仮想アドレス５０５の１１ビット〜１０ビット（ＶＡ
［１１：１０］）７をそのまま出力するかを選択する。

【０２３７】ページサイズの条件は、図１に示したアド
レスアレイ４０２の中の領域ＳＺ（５００）の値によっ
て決定され、領域ＳＺ（５００）から読み出した値が１
のときはページサイズが４ＫＢとなり、仮想アドレス５
０５の１１ビット〜１０ビット（ＶＡ［１１：１０］）
はオフセットとなるので、仮想アドレス５０５の１１ビ
ット〜１０ビット（ＶＡ［１１：１０］）７をそのまま
物理アドレスの１１ビット〜１０ビット（［１１：１
０］）２１として出力する。

【０２３８】また、領域ＳＺ（５００）の値が０のとき
はページサイズが１ＫＢとなり、仮想アドレス５０５の
１１ビット〜１０ビット（ＶＡ［１１：１０］）は仮想
ページ番号となるので、データアレイ４０３の領域
（［１１：１０］）５０３から読み出した１１ビット〜
１０ビット（１７）を物理アドレスの１１ビット〜１０
ビット（［１１：１０］）２１として出力する。

【０２３９】図８に示すセレクタ回路４０６は、アドレ
ス変換時間を短縮するために、図５および図６に示すウ
エイセレクタ回路４０５の前段に置かれ、セレクタ回路
４０６の出力を、ウエイセレクタ回路４０５で選択する
構成としている。

【０２４０】このセレクタ回路４０６は、仮想アドレス
５０５の１１ビット〜１０ビット（ＶＡ［１１：１
０］）およびセンス線（４３，４４）に接続されている
インバータ回路３２３の出力を入力としている。

【０２４１】また、アドレスアレイ４０２の領域ＳＺ
（５００）の値により決定される制御信号１４を用い
て、仮想アドレス５０５の１１ビット〜１０ビット（Ｖ
Ａ［１１：１０］）７、あるいは、データアレイ４０３
の領域（［１１：１０］）５０３から読み出した１１ビ
ット〜１０ビット（１７）の一方を選択し、ウエイセレ
クタ回路４０５に出力する。

【０２４２】次に、図８に示すセレクタ回路４０６の動
作について説明する。

【０２４３】図８に示す回路は、ＰＭＯＳトランジスタ
（２２７，２２８，２２９，２３０）、ＮＭＯＳトラン
ジスタ（１２１，１２２，１２３，１２４）およびイン
バータ（３２４，３２５）からなるセレクタ回路４０６
以外は、図５に示すウエイセレクタ回路４０５と同じ構
成である。

【０２４４】ここで、タイミングの詳細やプリチャージ
については、図２に示す比較回路で説明したので省略す
る。

【０２４５】まず、読み出し動作が開始すると、プリチ
ャージされ”Ｈ”の状態になっているセンス線（５１，
５２）の一方は”Ｌ”に電位が変化し、センス線（５
１，５２）に接続されているインバータ（３２２，３２
３）の一方の出力は”Ｌ”から”Ｈ”に変化する。

【０２４６】前記センス線（５１，５２）に接続されて
いるインバータ（３２２，３２３）の出力は、一方はセ
レクタ回路４０６の入力となり、もう一方は図５に示す
ウエイセレクタ回路４０５で説明したようにセンス線
（５１，５２）対の容量を等しくするために置かれてい
る。

【０２４７】セレクタ回路４０６は、図１に示すＴＬＢ
では、制御信号１１が”Ｌ”である場合、セレクタ制御
信号１４はページサイズを示す領域ＳＺ（５００）の値
によらず”Ｈ”となる。

【０２４８】このセレクタ制御信号１４により、セレク
タ回路４０６はインバータ３２３の出力を選択し、ウエ
イセレクタ回路４０５のＯＲ−ＡＮＤ−ＮＯＴ複合ゲー
ト回路（３２６，３２７）へ入力する。

【０２４９】また、制御信号１１が”Ｈ”である場合、
読み出した領域ＳＺ（５００）の値により、データアレ
イ４０３の領域（［１１：１０］）５０３から読み出し
た１１ビット〜１０ビット（１７）、あるいは、仮想ア
ドレス５０５の１１ビット〜１０ビット（ＶＡ［１１：
１０］）７の一方を、ＯＲ−ＡＮＤ−ＮＯＴ複合ゲート
回路（３２６，３２７）へ入力し、物理アドレスの１１
ビット〜１０ビット（２１）として出力する。

【０２５０】前記した如く、制御信号１１が”Ｈ”で、
かつ、読み出した領域ＳＺ（５００）の値が”Ｌ”の場
合、ページサイズは１ＫＢとなり、セレクタ制御信号１
４が”Ｈ”となるので、セレクタ回路４０６は、データ
アレイ４０３の領域（［１１：１０］）５０３から読み
出した１１ビット〜１０ビット（１７）を選択し、ＯＲ
−ＡＮＤ−ＮＯＴ複合ゲート回路（３２６，３２７）へ
入力する。

【０２５１】また、制御信号１１が”Ｈ”で、かつ、読
み出した領域ＳＺ（５００）の値が”Ｈ”の場合、ペー
ジサイズは４ＫＢとなり、セレクタ制御信号１４が”
Ｌ”となるので、セレクタ回路４０６は、仮想アドレス
５０５の１１ビット〜１０ビット（ＶＡ［１１：１
０］）７を選択し、ＯＲ−ＡＮＤ−ＮＯＴ複合ゲート回
路（３２６，３２７）へ入力する。

【０２５２】このようにして、ウエイセレクタ回路４０
５はウエイ選択信号が”Ｌ”（ヒットの状態）のウエイ
の値を物理アドレス２１として出力する。

【０２５３】以上説明したように、ページサイズが変わ
るとデータアレイ４０３のオフセットあるいはページ番
号となる領域５０３と、ウエイセレクタ回路４０５との
間に、ページサイズを示す領域ＳＺ（５００）の値によ
り仮想アドレスを物理アドレスとして出力するか、ペー
ジ番号を物理アドレスとして出力するかを選択するセレ
クタ回路４０６を設けることでページサイズ可変するこ
とが可能となる。

【０２５４】図９は、図１に示すページサイズを記憶す
る領域ＳＺ（５００）の読み出しおよび書き込み回路の
回路構成を示す回路図である。

【０２５５】図９中の２入力ＮＡＮＤ回路３０２は、図
１に示すＮＡＮＤ回路３０２であり、セレクタ制御信号
１４を生成する回路である。

【０２５６】図９に示すページサイズを記憶する領域Ｓ
Ｚ（５００）の読み出しおよび書き込み回路の動作を説
明する。

【０２５７】図２、図５および図８の説明で述べたよう
に、プリチャージ回路（ＰＭＯＳトランジスタ２３３、
２３４、２３５）によりデータ線（５６，５７）および
センス線（５８，５９）は、予めＶｃｃにプリチャージ
されている。

【０２５８】読み出し動作により、プリチャージされ”
Ｈ”の状態になっているセンス線（５８，５９）の一方
は”Ｌ”に電位が変化し、このセンス線（５８，５９）
に接続されているインバータ（３２９，３３０）の出力
は”Ｌ”から”Ｈ”に変化する。

【０２５９】これらのセンス線（５８，５９）に接続さ
れているインバータ（３２９，３３０）の出力は、一方
はセレクタ制御信号１４を生成する２入力ＮＡＮＤ回路
３０２の一方の入力となり、もう一方は図４に示すウエ
イ選択信号発生回路に入力する領域ＳＺ（５００）の値
１６となる。

【０２６０】セレクタ制御信号１４は、読み出された領
域ＳＺ（５００）の値が”Ｈ”（センス線５８の電位
が”Ｌ”のとき）、かつ、制御信号１１が”Ｈ”のと
き”Ｌ”となり、それ以外ときは”Ｈ”となる。

【０２６１】また、図９に示す破線で囲まれた４００の
回路は、アドレス指定ウエイ選択回路である。

【０２６２】データ書き込み時は、アドレス指定ウエイ
選択信号６０（６１）が”Ｌ”（”Ｈ”）、ライトイネ
ーブル信号６４が”Ｈ”になり、ワード線が選択された
メモリセル（図９には図示していない）に書込データ４
を書き込むことができる。

【０２６３】以上説明したように、各エントリ毎にペー
ジサイズを記憶するビットを設けることにより、セット
アソシアティブ方式のＴＬＢで、エントリ毎に異なるペ
ージサイズのアドレス変換対を記憶することが可能とな
る。

【０２６４】図８に示すセレクタ回路４０６を高速化す
るために、本実施例ではデータアレイ４０の書き込みデ
ータを図１０に示すように制御する。

【０２６５】図８に示すセレクタ回路４０６を、論理し
きい値をずらしたダイナミック回路とすることで読み出
し動作の高速化を図ることができる。

【０２６６】しかし、図８に示すデータアレイ４０３の
領域（［１１：１０］）５０３の１１ビット〜１０ビッ
トを読み出す回路の場合、読み出した１１ビット〜１０
ビットのビット値によりウエイセレクタ回路４０５が逆
方向動作し、アドレス変換時間が大きくなる場合があ
る。

【０２６７】ここで、逆方向動作は、ＮＯＲ回路３２８
の出力２１が”Ｈ”から”Ｌ”に変化することを意味す
る。

【０２６８】このため、ページサイズが１ＫＢの場合に
は、データアレイ４０３の１１ビット〜１０ビットの書
き込みデータ５を、そのままデータアレイ４０３の領域
（［１１：１０］）５０３に書き込み、また、ページサ
イズが４ＫＢの場合には、セレクタ回路４０６の制御信
号１４が確定するまでの間に、物理アドレスの出力が変
化しないようにデータの書き込みを制御する。

【０２６９】即ち、読み出し動作が開始してもウエイセ
レクタ回路４０５の入力信号が、待機状態（プリチャー
ジしている状態）から変化しないような値を、データア
レイ４０３の領域（［１１：１０］）５０３に書き込
む。

【０２７０】図８に示すセレクタ回路４０６の場合、デ
ータアレイ４０３の領域（［１１：１０］）５０３に書
き込むデータの値をウエイセレクタ回路４０５の入力信
号が”Ｌ”となるように制御する。

【０２７１】このようにデータアレイ４０３の領域
（［１１：１０］）５０３に書き込むデータを制御する
ことで逆方向動作をせず、アドレス変換時間の増大を防
ぐことができる。

【０２７２】図８に示すセレクタ回路４０６において、
セレクタ回路４０６の動作はアドレスアレイの領域ＳＺ
（５００）の値により決定され、ウエイセレクタ回路４
０５への入力信号は、仮想アドレス５０５の１１ビット
〜１０ビット（ＶＡ［１１：１０］）７、あるいは、デ
ータアレイ４０３の領域（［１１：１０］）５０３から
読み出された１１ビット〜１０ビット（１７）のいずれ
かが選択される。

【０２７３】また、データアレイ４０３の読み出し時間
短縮のために、ウエイセレクタ回路４０５をダイナミッ
ク回路としている。

【０２７４】ウエイセレクタ回路４０５をダイナミック
回路することで、ページサイズが４ＫＢのとき逆方向動
作する場合がある。

【０２７５】このときのセレクタ回路４０６およびウエ
イセレクタ回路４０５の動作を図１２を用いて説明す
る。

【０２７６】図１２は、図８に示すセレクタ回路４０６
および図１０に示す制御方法の効果を表す動作波形であ
る。

【０２７７】図１２において、タイミングの詳細および
プリチャージは、図２で説明したので省略する。

【０２７８】読み出し動作開始前のセンス線（５８，５
９）対はプリチャージしてあるので、制御信号１１によ
らず、セレクタ制御信号１４は”Ｈ”となる。

【０２７９】このため、セレクタ回路４０６は、ＰＭＯ
Ｓトランジスタ２２８、ＮＭＯＳトランジスタ１２４が
ＯＮし、データアレイ４０３の領域（［１１：１０］）
５０３から読み出された１１ビット〜１０ビットが、ウ
エイセレクタ回路４０５のＯＲ−ＡＮＤ−ＮＯＴ複合ゲ
ート回路３２６へ入力されている。

【０２８０】これにより、ウエイセレクタ回路４０５の
入力信号は”Ｌ”となっている。

【０２８１】読み出し動作が始まると、読み出されるビ
ットによってインバータ（３２２，３２３）、インバー
タ（３２９，３３０）の出力が反転する。

【０２８２】また、ウエイ選択信号（２０，４８，４
９，５０）は、図４に示すウエイ選択信号発生回路で説
明したように、プリチャージにより一度全てのウエイ選
択信号がヒットの状態（”Ｌ”）となる。

【０２８３】このとき、物理アドレスは、データアレイ
４０３の領域（［１１：１０］）５０３から読み出され
た１１ビット〜１０ビットとなる。

【０２８４】データアレイ４０３の領域（［１１：１
０］）５０３から読み出されたビットが１である場合、
センス線５２の電位は下がり、インバータ３２３の出力
は”Ｌ”から”Ｈ”へ変化する。

【０２８５】セレクタ制御信号１４が確定し”Ｈ”か
ら”Ｌ”へ変化するまで、セレクタ回路４０６はセンス
線５２の信号を選択するため、ＯＲ−ＡＮＤ−ＮＯＴ複
合ゲート回路３２６へは”Ｈ”が入力される。

【０２８６】このとき、全てのウエイにおいてデータア
レイ４０３の領域（［１１：１０］）５０３から１が読
み出されると、ウエイ選択信号（２０，４８，４９，５
０）が確定する前に、ウエイセレクタ回路４０５の出力
が変化し、物理アドレスが待機状態”Ｌ”から変化して
しまう。

【０２８７】図６に示すＯＲ−ＡＮＤ−ＮＯＴ複合ゲー
ト回路において、入力１８および４５に”Ｈ”の信号が
入力された場合、他の入力２０および４８によらずＯＲ
−ＡＮＤ−ＮＯＴ複合ゲート回路の出力は”Ｌ”とな
る。

【０２８８】このため、全てのウエイのデータアレイ４
０３の領域（［１１：１０］）５０３から読み出された
ビット値が１である場合、ＯＲ−ＡＮＤ−ＮＯＴ複合ゲ
ート回路（３２６，３２７）の出力が共に”Ｌ”とな
り、ＮＯＲ回路３２８に”Ｌ”が入力されるため物理ア
ドレス２１は”Ｈ”となる。

【０２８９】その後、セレクタ制御信号１４が確定し”
Ｌ”となると、図８に示すＰＭＯＳトランジスタ２２７
およびＮＭＯＳトランジスタ１２２がＯＮする。

【０２９０】これにより、セレクタ回路４０６が、仮想
アドレス５０５の１１ビット〜１０ビット（ＶＡ［１
１：１０］）７を選択し、ＯＲ−ＡＮＤ−ＮＯＴ複合ゲ
ート回路３２６へ入力する。

【０２９１】このときの、仮想アドレス５０５の１１ビ
ット〜１０ビット（ＶＡ［１１：１０］）７の値が０で
ある場合、ＯＲ−ＡＮＤ−ＮＯＴ複合ゲート回路３２６
の出力は”Ｈ”に変化し、ＮＯＲ回路３２８には”Ｈ”
および”Ｌ”の信号が入力され、出力２１は”Ｌ”へ反
転する。

【０２９２】これはウエイセレクタ回路４０５をダイナ
ミック回路としたことで、センス線（５８，５９）の信
号がウエイセレクタ回路４０５を順方向動作（物理アド
レスが”Ｌ”から”Ｈ”に変化する動作）させる値の場
合、セレクタ制御信号１４が確定する前のセンス線（５
８，５９）の変化により動作してしまうために生じる。

【０２９３】このように、ウエイセレクタ回路４０５
が、逆方向動作（物理アドレスが”Ｈ”から”Ｌ”に変
化する動作）をするために物理アドレスの確定が遅れて
しまう。

【０２９４】このダイナミック回路の逆方向動作を防ぐ
方法として、本実施例では、図１０に示す書き込みの制
御方法で説明したように、ページサイズを示す領域ＳＺ
（５００）の値が１のとき、予めデータアレイ４０３の
領域（［１１：１０］）５０３には、ＯＲ−ＡＮＤ−Ｎ
ＯＴ複合ゲート回路（３２６，３２７）の入力が”Ｌ”
となる値を書き込むよう制御する。

【０２９５】これにより、ウエイセレクタ回路４０５の
入力信号が待機状態から変わることなくなり、仮想アド
レス５０５の１１ビット〜１０ビット（ＶＡ［１１：１
０］）７を選択することができる。

【０２９６】このように、ページサイズによりオフセッ
トとなるか、ページ番号となるかが変化するデータアレ
イ４０３の領域（［１１：１０］）５０３への書き込み
には、外部から入力されるデータアレイ書き込みデータ
５と、ページサイズを示す領域ＳＺ（５００）へ書き込
む値４との所定の論理関数（図１に示すＮＯＲ回路３０
１）の値に制御することにより、アドレス変換時間の増
加を防ぐことが可能となる。

【０２９７】図８、９に示すデータアレイ４０３の１１
ビット〜１０ビットおよび領域ＳＺ（５００）のカラム
回路の動作を図１２の波形に沿って説明する。

【０２９８】待機状態では、図１２において実線（１
９，５３，５４，５５）で示すように、全てのウエイで
セレクタ回路４０６が”Ｌ”を出力している。

【０２９９】このとき、ＯＲ−ＡＮＤ−ＮＯＴ複合ゲー
ト回路（３２６，３２７）は、ウエイ選択信号（２０，
４８，４９，５０）が”Ｌ”となっているため、”Ｈ”
を出力する。

【０３００】これにより、物理アドレス２１は”Ｌ”を
出力している。

【０３０１】図１０に示す書き込みの制御方法により、
ページサイズが４ＫＢのウエイがある場合、そのウエイ
のデータアレイには０が書き込まれているため、読み出
し動作が開始してもページサイズが４ＫＢのウエイを含
むＯＲ−ＡＮＤ−ＮＯＴ複合ゲート回路（３２６，３２
７）の出力が変化することはない。

【０３０２】ここでは、図１２に波線で示すセレクタ回
路４０６の出力１９のように、ウエイ選択信号２０に対
応するウエイに０が書き込まれている。

【０３０３】ＯＲ−ＡＮＤ−ＮＯＴ複合ゲート回路（３
２６，３２７）の出力の内どちらか一方が”Ｈ”から”
Ｌ”に変化しても、前記のように２つの入力が共に”
Ｌ”とならない限り、物理アドレス２１が変化すること
はない。

【０３０４】その後、セレクタ制御信号１４が”Ｌ”、
ウエイ選択信号（４８，４９，５０）が”Ｈ”（ミ
ス）、ウエイ選択信号２０が”Ｌ”（ヒット）の状態に
変化し、セレクタ回路４０６が仮想アドレス５０５の１
１ビット〜１０ビット（ＶＡ［１１：１０］）７を選
択、ウエイセレクタ回路４０５がセレクタ回路４０６の
出力１９を選択すると、ウエイセレクタ回路４０５の出
力は変化せず、物理アドレスも変化しないので高速にア
ドレス変換することができる。

【０３０５】このように、読み出し動作開始後、ウエイ
選択信号およびセレクタ回路４０６の制御信号１４が確
定する前に、１つのウエイでもセレクタ回路４０６が”
Ｌ”を出力すると、”Ｌ”が入力されるＯＲ−ＡＮＤ−
ＮＯＴ複合ゲート回路（３２６，３２７）の出力は”
Ｈ”のまま変化せず、物理アドレスの出力２１も待機状
態から変化することなく”Ｌ”のままである。

【０３０６】また、ウエイ選択信号が確定された後に、
セレクタ回路４０６が”Ｈ”を出力しても、予め遅延時
間が小さくなるようにＭＯＳトランジスタのサイズを設
計している（順方向動作）ため高速に物理アドレス２１
を出力することができる。

【０３０７】このことから、図１０に示す書き込みの制
御方法ように、ページサイズが４ＫＢで、セレクタ回路
４０６が仮想アドレス５０５の１１ビット〜１０ビット
（ＶＡ［１１：１０］）を選択する場合は、予めデータ
アレイ４０３の領域（［１１：１０］）５０３の１１ビ
ット〜１０ビットには、ウエイセレクタ回路４０５の入
力が”Ｌ”となるような値を書き込んでおくことによ
り、アドレス変換時間が大きくなることを防ぐことが出
来る。

【０３０８】図１１は、ページサイズによりオフセット
となるか、ページ番号となるかが変化するビット位置へ
の書き込みデータを制御した場合としない場合のアドレ
ス変換時間を比較した比較結果を示す図である。

【０３０９】ここでは、ページサイズ領域ＳＺ（５０
０）が１（ページサイズが４ＫＢの場合）、データアレ
イ４０３の領域５０３のすべてのウエイからの読み出し
データが”１”の場合を比較している。

【０３１０】この結果、逆方向動作を行なった場合と、
図１０に示す書き込みの制御方法により書き込みデータ
を制御した結果では、アドレス変換時間を２５％短縮す
ることが可能である。

【０３１１】［実施例２］本実施例２は、ウエイ選択信
号として、図４に示すウエイ選択信号と逆相の信号を出
力する実施例である。

【０３１２】図１３は、本実施例２のウエイ選択信号発
生回路の回路構成を示す回路図であり、図１３に示すウ
エイ選択信号発生回路は、図４に示すウエイ選択信号と
は、逆相のウエイ選択信号を出力する。

【０３１３】図１３に示すウエイ選択信号発生回路は、
図２に示す比較回路で、アドレスアレイ４０２から読み
出したタグフィールド（ＶＰＮ［３１：１７］，ＶＰＮ
［１１：１０］）１５と、仮想アドレス５０５のタグフ
ィールド（ＶＡ［３１：１７］，ＶＡ［１１：１０］）
９との比較した結果から、ウエイ選択信号を発生する回
路である。

【０３１４】図１３に示すウエイ選択信号発生回路と、
図２に示す比較回路とが、図１に示すコンパレータ４０
４として動作する。

【０３１５】図１３に示すウエイ選択信号発生回路が、
前記図４に示すウエイ選択信号発生回路と異なる点は、
ウエイ選択信号のヒットの状態が、図４に示すウエイ選
択信号回路と逆相になるようにしている点である。

【０３１６】その他の回路の動作については、前記図４
に示すウエイ選択信号発生回路と同じである。

【０３１７】ウエイ選択信号６６およびそれに相当する
信号（図１に示すＴＬＢでは、４ウエイなので４つの信
号がある）は、プリチャージ時はヒットの状態”Ｈ”
（前記図４においては”Ｌ”）となり、アドレスアレイ
４０２から読み出したタグフィールド（ＶＰＮ［３１：
１７］，ＶＰＮ［１１：１０］）１５と、仮想アドレス
５０５のタグフィールド（ＶＡ［３１：１７］，ＶＡ
［１１：１０］）９とを比較した結果、ヒットしたウエ
イがある場合は、そのヒットしたウエイのウエイ選択信
号はヒットの状態（”Ｈ”）を保ち、他のウエイのウエ
イ選択信号はミスの状態（”Ｌ”）となる。

【０３１８】全てのウエイがミスの場合は、全てのウエ
イのウエイ選択信号はミスの状態（”Ｌ”）となる。

【０３１９】このウエイ選択信号を用いて、ウエイセレ
クタ回路４０５を制御し、データアレイ４０３の読み出
しデータを選択し、物理アドレスとして出力する。

【０３２０】データアレイ４０３の読み出しデータを選
択した後に、再び、ヒット線（３６，３８）、ＮＯＲ回
路３１２の出力およびＮＡＮＤ回路３１３の出力をプリ
チャージすることことは、前記図４に示すウエイ選択信
号発生回路と同様である。

【０３２１】図１４は、図１３に示すウエイ選択信号回
路を適用した場合に有効なウエイセレクタの回路構成を
示す回路図である。

【０３２２】図１４に示すウエイセレクタ回路４０５
は、図１３に示すウエイ選択信号回路の出力により、ア
ドレスアレイ４０２から読み出したタグフィールド（Ｖ
ＰＮ［３１：１７］，ＶＰＮ［１１：１０］）１５と、
仮想アドレス５０５のタグフィールド（ＶＡ［３１：１
７］，ＶＡ［１１：１０］）９とが一致したウエイの物
理アドレスを出力する。

【０３２３】図１４に示すＡＮＤ−ＯＲ−ＮＯＴ複合ゲ
ート回路（３３４，３３５）と、２入力ＮＡＮＤ回路３
３６とが、図１に示すウエイセレクタ回路４０５を構成
する。

【０３２４】図１５は、図１４に示すＡＮＤ−ＯＲ−Ｎ
ＯＴ複合ゲート回路（３３４，３３５）をＭＯＳトラン
ジスタで構成した回路構成を示す回路図である。

【０３２５】図１に示すＴＬＢでは、各ビット毎に４ウ
エイ並べており、図１４に示すウエイセレクタ回路４０
５は１ビット分のセレクタ回路なので、データアレイ４
０３のメモリセルアレイの４列に１つレイアウトされ
る。

【０３２６】なお、図１４では、メモリセルアレイ１列
分のカラム回路と４列分のセレクタ回路のみを示してい
る。

【０３２７】図１４に示すウエイセレクタ回路４０５の
動作について説明する。

【０３２８】図１４において、ウエイ選択信号（６６，
７１，７２，７３）は、図１３に示すウエイ選択信号と
それに相当する他のウエイを選択するウエイ選択信号で
ある。

【０３２９】図１４に示すＡＮＤ−ＯＲ−ＮＯＴ複合ゲ
ート回路３３４の入力には、センス線４４の信号が直接
入力されているが、タイミングの詳細やプリチャージは
図２に示す比較回路と同じである。

【０３３０】図１４に示すウエイ選択信号（６６，７
１，７２，７３）およびウエイセレクタ回路以外の回路
は、図２に示したアドレスアレイ４０２のコンパレータ
回路を除いたカラム回路と同じ回路である。

【０３３１】センス線（４３，４４）は、あらかじめＶ
ｃｃにプリチャージされているので、ＭＯＳトランジス
タ（１１５，１１６，１１７，２２３，２２４）から構
成されるセンスアンプを動作させことにより、センス線
（４３，４４）対の一方の電位が”Ｌ”となる時刻以前
には、ウエイ選択信号（６６，７１，７２，７３はプリ
チャージにより全てのウエイはヒットの状態（”Ｈ”）
となっている。

【０３３２】このため、ＡＮＤ−ＯＲ−ＮＯＴ複合ゲー
ト回路（３３４，３３５）の出力は全て”Ｌ”になって
おり、２入力ＮＡＮＤ回路３３６の出力２２（物理アド
レス）は”Ｈ”になっている。

【０３３３】センスアンプを動作させることで、センス
線（４３，４４）の一方が”Ｌ”となり、読み出し値が
１のときにはセンス線４４が”Ｈ”となる。

【０３３４】ウエイ選択信号６６が”Ｈ”、ウエイ選択
信号（７１，７２，７３）が”Ｌ”のとき、ＡＮＤ−Ｏ
Ｒ−ＮＯＴ複合ゲート回路３３４は”Ｌ”を出力する。

【０３３５】ＡＮＤ−ＯＲ−ＮＯＴ複合ゲート回路３３
５は、ウエイ選択信号（７２，７３）が共に”Ｌ”なの
で出力は”Ｈ”となる。

【０３３６】２入力ＮＡＮＤ回路３３６には、ＡＮＤ−
ＯＲ−ＮＯＴ複合ゲート回路３３４およびＡＮＤ−ＯＲ
−ＮＯＴ複合ゲート回路３３５の出力”Ｌ”および”
Ｈ”が入力されるため、１ビット分の物理アドレス２２
は”Ｈ”となる。

【０３３７】また、読み出し値が０のときにはセンス線
４４は”Ｌ”となる。

【０３３８】ウエイ選択信号６６が”Ｈ”、ウエイ選択
信号（７１，７２，７３）が”Ｌ”のとき、ＡＮＤ−Ｏ
Ｒ−ＮＯＴ複合ゲート回路３３４は”Ｈ”を出力する。

【０３３９】ＡＮＤ−ＯＲ−ＮＯＴ複合ゲート回路３３
５は、ウエイ選択信号（７２，７３）が共に”Ｌ”なの
で”Ｈ”となる。

【０３４０】２入力ＮＡＮＤ回路３３６には、ＡＮＤ−
ＯＲ−ＮＯＴ複合ゲート回路３３４およびＡＮＤ−ＯＲ
−ＮＯＴ複合ゲート回路３３５の出力の”Ｈ”が入力さ
れるため、１ビット分の物理アドレス２２は”Ｌ”とな
る。

【０３４１】図１４に示すウエイセレクタ回路４０５で
も、高速化のために図５に示すウエイセレクタ回路４０
５同様、ＡＮＤ−ＯＲ−ＮＯＴ複合ゲート回路（３３
４，３３５）の出力信号の立ち上がりが速くなるよう、
ＡＮＤ−ＯＲ−ＮＯＴ複合ゲート回路（３３４，３３
５）のＰＭＯＳトランジスタのゲート幅をＮＭＯＳトラ
ンジスタよりも大きく設計し、論理しきい値をＶｃｃ／
２よりも高く設定する。

【０３４２】同様に、ＡＮＤ−ＯＲ−ＮＯＴ複合ゲート
回路（３３４，３３５）の出力は”Ｌ”から”Ｈ”へし
か変化しないことから、ＮＡＮＤ回路３３６の出力信号
の立ち下がりが速くなるように、ＮＡＮＤ回路３３６の
ＮＭＯＳトランジスタのゲート幅をＰＭＯＳトランジス
タより大きく設計し、論理しきい値をＶｃｃ／２より低
く設定する。

【０３４３】これにより、センス線（４３，４４）のプ
リチャージにより”Ｈ”となっていたセンス線（４３，
４４）の電位が、メモリセルから０を読み出したとき”
Ｈ”から”Ｌ”に変化する場合の遅延時間（順方向の遅
延時間）を短縮できる。

【０３４４】図１６は、図１３に示すウエイ選択信号発
生回路を用いた場合のセレクタ回路４０６の回路構成を
示す回路図である。

【０３４５】図１６に示すセレクタ回路４０６は、図１
４に示すウエイセレクタ回路４０５の前段に置き、セレ
クタ回路４０６の出力をウエイセレクタ回路４０５で選
択する。

【０３４６】このセレクタ回路４０６は、仮想アドレス
５０５の１１ビット〜１０ビット（ＶＡ［１１：１
０］）およびアドレスアレイ４０２のセンス線（４３，
４４）の信号を入力とし、図９に示す領域ＳＺ（５０
０）の値により決定されるセレクタ制御信号１４を用い
て、データアレイ４０３の領域（［１１：１０］）５０
３から読み出した１１ビット〜１０ビット（１７）、あ
るいは、仮想アドレス５０５の１１ビット〜１０ビット
（ＶＡ［１１：１０］）７のいずれかを選択し、ウエイ
セレクタ回路４０５に出力する。

【０３４７】図１６において、２個のＡＮＤ−ＯＲ−Ｎ
ＯＴ複合ゲート回路（３３７，３３８）と、２入力ＮＡ
ＮＤ回路３３９は、図１に示すウエイセレクタ回路４０
５として動作し、４ウエイ分のセレクタの出力をウエイ
選択信号（６６，７１，７２，７３）により１つのウエ
イを選択し物理アドレス２１として出力する。

【０３４８】図１６に示すセレクタ回路４０６が、仮想
アドレス５０５の１１ビット〜１０ビット（ＶＡ［１
１：１０］）７、あるいは、データアレイ４０３の領域
（［１１：１０］）５０３から読み出した１１ビット〜
１０ビット（１７）のいずれか一方を選択する条件は、
図８に示すセレクタ回路４０６と同じである。

【０３４９】２個のＡＮＤ−ＯＲ−ＮＯＴ複合ゲート回
路（３３７，３３８）と、２入力ＮＡＮＤ回路３３９と
から構成されるウエイセレクタ回路４０５は、ウエイ選
択信号（６６，７１，７２，７３）の何れかがヒットの
状態（”Ｈ”）のウエイの値（７４，７５，７６，７
７）を物理アドレス２１として出力する。

【０３５０】以上説明したように、ページサイズが変わ
るとデータアレイ４０３のオフセットあるいはページ番
号となる領域５０３と、ウエイセレクタ回路４０５との
間に、ページサイズを示す領域ＳＺ（５００）の値によ
り仮想アドレス５０５を物理アドレスとして出力する
か、ページ番号を物理アドレスとして出力するかを選択
するセレクタ回路４０６を設けることでページサイズ可
変することが可能となる。

【０３５１】図１６においても、データアレイ読み出し
時間を短縮のためにウエイセレクタ回路４０５をダイナ
ミック回路としている。

【０３５２】また、セレクタ回路４０６の動作はアドレ
スアレイの領域ＳＺ（５００）の値により出力する信号
が決まる。

【０３５３】図１６においても、図８と同様に、ページ
サイズが４ＫＢのとき逆方向動作する場合がある。

【０３５４】この逆方向動作も、データアレイへ４０３
の書き込みデータを制御することで防ぐことができる。

【０３５５】読み出し動作開始前のセンス線（５１，５
２）対は”Ｈ”にプリチャージされているので、制御信
号１１によらず、セレクタ制御信号１４は”Ｈ”とな
る。

【０３５６】このため、セレクタ回路４０６は、ＰＭＯ
Ｓトランジスタ２２８、ＮＭＯＳトランジスタ１２４が
ＯＮし、データアレイ４０３のセンス線（４３，４４）
の電位を選択し、ウエイセレクタ回路４０５のＡＮＤ−
ＯＲ−ＮＯＴ複合ゲート回路３３７へ入力している。

【０３５７】これにより、ウエイセレクタ回路４０５の
入力信号は”Ｈ”となっている。

【０３５８】読み出し動作開始直後は、ウエイ選択信号
は、前記したように、プリチャージにより一度全てのウ
エイ選択信号がヒットの状態（”Ｈ”）となっており、
セレクタ制御信号１４もまた”Ｈ”のままである。

【０３５９】このとき、物理アドレスは、データアレイ
４０３の領域（［１１：１０］）５０３から読み出され
た１１ビット〜１０ビットとなる。

【０３６０】データアレイ４０３の領域（［１１：１
０］）５０３から読み出されたビットが０である場合、
センス線５２の電位は下がり、セレクタ回路４０６の入
力は待機状態の”Ｈ”から”Ｌ”へ変化し、ＡＮＤ−Ｏ
Ｒ−ＮＯＴ複合ゲート回路３３７には”Ｌ”が入力され
る。

【０３６１】このとき、全てのウエイにおいてデータア
レイ４０３の領域（［１１：１０］）５０３から０が読
み出されると、ウエイ選択信号（６６，７１，７２，７
３）が確定する前に、ウエイセレクタ回路４０５の出力
が変化し、物理アドレスが待機状態”Ｌ”から変化して
しまう。

【０３６２】図１５に示すＡＮＤ−ＯＲ−ＮＯＴ複合ゲ
ート回路において、入力６７および６８に”Ｌ”の信号
が入力された場合、他の入力６６および７１によらずＡ
ＮＤ−ＯＲ−ＮＯＴ複合ゲート回路は”Ｈ”を出力す
る。

【０３６３】このため、全てのウエイから読み出された
値が０である場合、ＡＮＤ−ＯＲ−ＮＯＴ複合ゲート回
路（３３７，３３８）の出力が共に”Ｈ”となり、ＮＡ
ＮＤ回路３３９に”Ｈ”が入力されるため物理アドレス
２１は”Ｌ”となる。

【０３６４】その後、ページサイズが４ＫＢのとき、領
域ＳＺ（５００）から読み出した値が１で、セレクタ回
路４０６の制御信号１４が”Ｌ”に確定すると、ＰＭＯ
Ｓトランジスタ２２７およびＮＭＯＳトランジスタ１２
２がＯＮとなる。

【０３６５】これにより、セレクタ回路４０６が、仮想
アドレス５０５の１１ビット〜１０ビット（ＶＡ［１
１：１０］）７を選択し、ＡＮＤ−ＯＲ−ＮＯＴ複合ゲ
ート回路３３７へ入力する。

【０３６６】このときの、仮想アドレス５０５の１１ビ
ット〜１０ビット（ＶＡ［１１：１０］）７の値が１で
ある場合、ＡＮＤ−ＯＲ−ＮＯＴ複合ゲート回路３３７
の出力は”Ｌ”に変化し、ＮＯＲ回路３３９には”Ｌ”
および”Ｈ”の信号が入力され、出力２１は”Ｈ”へ反
転する。

【０３６７】前記反転は、前記図８、図９で説明したよ
うに、ウエイセレクタ回路４０５をダイナミック回路と
したことにより、ウエイセレクタ回路４０５が順方向動
作し易くなったことが原因で生じる。

【０３６８】このダイナミック回路の逆方向動作を防ぐ
方法として、図１６では、図１７に示すように、ページ
サイズを示す領域ＳＺ（５００）の値が１のとき、予め
データアレイ４０３の領域（［１１：１０］）５０３
（１１ビット〜１０ビット）には、ＡＮＤ−ＯＲ−ＮＯ
Ｔ複合ゲート回路（３３７，３３８）の入力が”Ｈ”と
なる値（１）を書き込むよう制御する。

【０３６９】予めデータアレイ４０３の領域（［１１：
１０］）５０３に（１）を書き込むためには、図１に示
すＮＯＲ回路３０１に代えて、ＯＲ回路を用いればよ
い。

【０３７０】これにより，ウエイセレクタ回路４０５の
ＡＮＤ−ＯＲ−ＮＯＴ複合ゲート回路（３３７，３３
８）の入力が”Ｈ”となり、ページサイズが４ＫＢのと
き待機状態からセレクタ制御信号１４が確定するまで、
出力は変化することなく物理アドレスが決定される。

【０３７１】このように、予め領域ＳＺ（５００）の値
が１でセレクタ回路４０６がオフセットの値を選択する
場合には、データアレイ４０３の領域（［１１：１
０］）５０３）には、ウエイセレクタ回路４０５の入力
が”Ｈ”となるような値を書き込んでおくことにより、
この遅延を防ぎ、アドレス変換時間が大きくなることを
防ぐことが出来る。

【０３７２】［実施例３］本実施例３は、ウエイセレク
タ回路４０５が逆方向動作するのを、他の方法で防止す
るようにした実施例である。

【０３７３】図１８は、本実施例３のセレクタ回路４０
６の回路構成を示す回路図であり、図１８に示すセレク
タ回路４０６は、図８に示したセレクタ回路４０６のイ
ンバータ３２５を２入力のＮＯＲ回路３４０にしたもの
である。

【０３７４】前記ＮＯＲ回路３４０の一方の入力には、
セレクタ制御信号１４と同程度の時刻に”Ｌ”となるよ
うなセンス線遅延信号７８が入力され、他方の入力に
は、図８に示すインバータ３２５の入力信号がそのまま
入力される。

【０３７５】ここで、センス線遅延信号７８がセレクタ
制御信号１４と同時刻に変化する信号であるので、セン
ス線遅延信号７８が”Ｌ”となるまで、ＮＯＲ回路３４
０の出力１９は”Ｌ”のまま変化しない。

【０３７６】これにより、ページサイズが４ＫＢのと
き、セレクタ制御信号１４が”Ｈ”から”Ｌ”に変わる
前に、読み出し動作によってセンス線（５１，５２）の
信号が変化しても、ウエイセレクタ回路４０５の入力信
号が変化しないようにすることができる。

【０３７７】即ち、セレクタ制御信号１４が確定する以
前のウエイセレクタ回路４０５の入力信号の変化を防
ぎ、ウエイセレクタ回路４０５の逆方向動作を防ぐこと
が可能となる。

【０３７８】図１９は、図１８に示すセンス線遅延信号
７８を出力する遅延信号生成回路の回路構成を示す回路
図である。

【０３７９】遅延信号生成回路は、センス線（３０，３
１）の電位の変化から遅延信号を生成する２入力ＮＡＮ
Ｄ回路３４１と、インバータ（３４２，３４３，３４
４）とから構成され、前記２入力ＮＡＮＤ回路３４１の
それぞれの入力端子は、センス線３０およびセンス線３
１に接続されている。

【０３８０】図１９において、遅延信号生成回路以外の
回路は、図２に示すアドレスアレイ４０２のカラム回路
（コンパレータ回路）と同じである。

【０３８１】待機状態では、センス線（３０，３１）の
電位はプリチャージにより電位差はないため、センス線
遅延信号７８は”Ｈ”の状態となっている。

【０３８２】ワード線が選択され、読み出し動作が始ま
るとデータ線、センス線（３０，３１）には電位差が生
じ、ＭＯＳトランジスタ（１０４，１０５，１０６，２
０５，２０６）から構成されるセンスアンプを動作させ
ことにより、センス線（３０，３１）間の電位差は電源
電圧となる。

【０３８３】これにより、センス線遅延信号７８は待機
状態の”Ｈ”から”Ｌ”に変化する。

【０３８４】このセンス線遅延信号７８を受け、図１８
に示すセレクタ回路４０６はセンス線遅延信号７８が”
Ｌ”のときのみ、仮想アドレス５０５の１１ビット〜１
０ビット（ＶＡ［１１：１０］）７、あるいは、データ
アレイ４０３の領域（［１１：１０］）５０３から読み
出された１１ビット〜１０ビット（１７）のいずれかを
出力し、それ以外の場合、２入力ＮＯＲ回路３４０は”
Ｌ”を出力する。

【０３８５】このように、図１８に示すセレクタ回路４
０６では、セレクタ制御信号１４と同程度の遅延をもつ
センス線遅延信号７８を２入力ＮＯＲ回路３４０の一入
力信号として、セレクタ回路４０６の出力を遅らせるこ
とによりアドレス変換時間の増加を防いでいる。

【０３８６】このように、２入力ＮＯＲ回路３４０の入
力信号２３が変化しても、センス線遅延信号７８が変化
するまでは、ウエイセレクタ回路４０５の入力信号は変
化せず、物理アドレス２１は”Ｌ”を保つ。

【０３８７】その後、セレクタ制御信号１４が”Ｈ”か
ら”Ｌ”に変化し、仮想アドレス５０５のオフセットア
ドレス７を選択した後、センス線遅延信号７８が”Ｌ”
になると、ＮＯＲ回路３４０はインバータとして働き、
セレクタ回路４０６により選択した信号を出力する。

【０３８８】このように、ウエイセレクタ回路４０５を
ダイナミック回路としたことで、データアレイ４０３の
領域（［１１：１０］）５０３から読み出された１１ビ
ット〜１０ビットのビット値が全てのウエイで１であ
り、また、ページサイズが４ＫＢで、仮想アドレス５０
５の１１ビット〜１０ビット（ＶＡ［１１：１０］）が
０であるとき、ＮＯＲ回路３４０の入力信号は、図８、
図９の説明で述べた原因により変化し、アドレス変換時
間が増加する。

【０３８９】しかしながら、センス線遅延信号７８を、
セレクタ制御信号１４と同程度の遅延を持って確定する
信号とすることにより、ＯＲ−ＡＮＤ−ＮＯＴ複合ゲー
ト回路３２６の入力は、セレクタ制御信号１４が確定す
るまで、待機状態のまま変化しない。

【０３９０】セレクタ制御信号１４が確定し、センス線
遅延信号７８が”Ｌ”になると、ＯＲ−ＡＮＤ−ＮＯＴ
複合ゲート回路３２６の入力には、仮想アドレス５０５
の１１ビット〜１０ビット（ＶＡ［１１：１０］）が入
力され、物理アドレス２１は変化しないので”Ｌ”に確
定する。

【０３９１】このように、ウエイセレクタ回路４０５
は、逆方向動作（出力が”Ｈ”から”Ｌ”に変化）する
ことなく、アドレス変換時間の増加を防ぐことができ
る。

【０３９２】なお、前記各実施例のページサイズ可変セ
ットアソシアティブＴＬＢにおいては、エントリ毎に１
ＫＢおよび４ＫＢの２種類のページサイズのアドレス変
換対を記憶するようにしたが、エントリ毎に２種類以上
のページサイズのアドレス変換対を記憶することも可能
である。

【０３９３】図２０は、前記各実施例のページサイズ可
変セットアソシアティブＴＬＢにおいて、エントリ毎に
２種類以上のページサイズのアドレス変換対を記憶する
場合のページサイズ可変セットアソシアティブＴＬＢの
要部を示すブロック図である。

【０３９４】なお、図２０では、１ウエイ分しか図示し
ていない。

【０３９５】各実施例のページサイズ可変セットアソシ
アティブＴＬＢにおいて、エントリ毎に２種類以上のペ
ージサイズのアドレス変換対を記憶する場合には、図２
０に示すように、図１に示すアドレスアレイ４０２のペ
ージサイズを記憶する領域ＳＺ（５００）を複数の領域
（５００ａ，５００ｂ〜５００ｎ）に分割する。

【０３９６】同じく、データアレイ４０３の、エントリ
毎にページサイズが変わることによって、ページ内のア
ドレスとなるか、ページ番号となるかが変化するビット
位置のビット値を記憶する領域５０３もそれに合わせて
複数の領域（５０３ａ，５０３ｂ〜５０３ｎ）に分割す
る。

【０３９７】また、データアレイ４０３の分割された領
域（５０３ａ，５０３ｂ〜５０３ｎ）から読み出したそ
れぞれのアドレスは、その出力がウエイセレクタ回路４
０５に入力される複数のセレクタ回路（４０６ａ，４０
６ｂ〜４０６ｎ）の一方の入力端子に入力する。

【０３９８】ここで、複数のセレクタ回路（４０６ａ，
４０６ｂ〜４０６ｎ）の他方の入力端子には、入力され
た仮想アドレスが入力される。

【０３９９】複数のセレクタ回路（４０６ａ，４０６ｂ
〜４０６ｎ）は、アドレスアレイ４０２の分割された領
域（５００ａ，５００ｂ〜５００ｎ）から読み出したそ
れぞれの値により制御される。

【０４００】ここで、複数のＮＡＮＤ回路（３０２ａ，
３０２ｂ〜３０２ｎ）は、図１と同じく、制御信号１１
によりデータアレイ４０３の分割された領域（５０３
ａ，５０３ｂ〜５０３ｎ）から読み出したそれぞれのア
ドレスを、複数のセレクタ回路（４０６ａ，４０６ｂ〜
４０６ｎ）で選択するために設けられている。

【０４０１】図２１は、前記各実施例のページサイズ可
変セットアソシアティブＴＬＢにおいて、エントリ毎に
２種類以上のページサイズのアドレス変換対を記憶する
場合のウエイ選択信号発生回路の回路構成を示す回路図
である。

【０４０２】前記各実施例のページサイズ可変セットア
ソシアティブＴＬＢにおいて、エントリ毎に２種類以上
のページサイズのアドレス変換対を記憶する場合には、
さらに、コンパレータ４０４において、アドレスアレイ
４０２の分割された領域（５００ａ，５００ｂ〜５００
ｎ）から読み出したそれぞれの値（１６ａ，１６ｂ〜１
６ｎ）に基づいて、アドレスの比較範囲（連想範囲）を
変化させなけばならない。

【０４０３】そのため、図２１に示すように、ウエイ選
択信号発生回路に、アドレスアレイ４０２の分割された
領域（５００ａ，５００ｂ〜５００ｎ）から読み出した
それぞれの値（１６ａ，１６ｂ〜１６ｎ）が、一方の入
力端子に入力される複数のＮＡＮＤ回路（３１３ａ，３
１３ｂ〜３１３ｎ）を設け、また、ＮＡＮＤ回路３１４
を（ｎ＋１）入力のＮＡＮＤ回路３１４ａとする。

【０４０４】これにより、アドレスアレイ４０２の分割
された領域（５００ａ，５００ｂ〜５００ｎ）から読み
出した値が（１）のときに、複数のＮＡＮＤ回路（３１
３ａ，３１３ｂ〜３１３ｎ）の出力を”Ｈ”として、
（１）が読み出されたアドレスアレイ４０２の分割され
た領域（５００ａ，５００ｂ〜５００ｎ）に対応する位
置のアドレスをアドレスの比較範囲（連想範囲）から除
外することが可能となる。

【０４０５】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更し得ること
は言うまでもない。

【０４０６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【０４０７】（１）本発明によれば、アドレスアレイの
第２の領域にページサイズを示す値を記憶し、第２の領
域から読み出した値によりコンパレータで比較する比較
範囲を変更することにより、アドレスアレイのそれぞれ
のエントリに記憶されているページサイズに合ったビッ
トを比較することが可能となり、また、ページサイズが
変化しオフセットのビット位置が変化しても正しいオフ
セットの値を出力することが可能となる。

【０４０８】（２）本発明によれば、アドレスアレイの
内容と仮想アドレスを比較するコンパレータ回路とし
て、比較のタイミングを必要としない、セルフトリガー
ドダイナミックコンパレータ回路を用いたので、動作マ
ージンを必要とせず、かつ、クロックによる消費電力を
減らすことができる。

【０４０９】（３）本発明によれば、複数のデータアレ
イの第２の領域に、予め１あるいは０を書き込むことに
より、読み出し動作が開始されても、第１のセレクタ
が、読み出し動作開始前の状態を維持できるので、信号
のレーシングを防止し、高速にアドレス変換を行うこと
が可能となる。

【０４１０】（４）本発明によれば、第２セレクタの出
力を、第１セレクタを選択する信号が確定した後に、第
１セレクタに出力することにより、信号のレーシングを
防止し、高速にアドレス変換を行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例である（実施例１）であるペ
ージサイズ可変セットアソシアティブＴＬＢの概略構成
を示すブロック図である。

【図２】図１に示すコンパレータを構成する１ビット分
の比較回路の具体的な回路構成を示す回路図である。

【図３】図２に示すコンパレータの動作波形を示す図で
ある。

【図４】図２に示す１ビット分の比較回路の出力から、
ヒットしたウエイを選択するためのウエイ選択信号発生
回路の回路構成を示す回路図である。

【図５】図１に示すウエイセレクタ回路の具体的な回路
構成を示す回路図である。

【図６】図５に示すＯＲ−ＡＮＤ−ＮＯＴ複合ゲート回
路をＭＯＳトランジスタで構成した回路構成を示す回路
図である。

【図７】図５に示すウエイセレクタ回路の動作波形を示
す図である。

【図８】図１に示すセレクタ回路の回路構成を示す回路
図である。

【図９】図１に示すページサイズを記憶する領域ＳＺの
読み出しおよび書き込み回路の回路構成を示す回路図で
ある。

【図１０】本実施例１における、図１に示すページサイ
ズを示す領域ＳＺへの書き込みの制御方法を説明するた
めの図である。

【図１１】図１０に示す書き込みの制御方法の効果を示
す図である。

【図１２】図８に示すセレクタ回路および図１０の制御
方法の効果を表す動作波形である。

【図１３】実施例２のウエイ選択信号発生回路の回路構
成を示す回路図である。

【図１４】図１３に示すウエイ選択信号回路を適用した
場合に有効なウエイセレクタの回路構成を示す回路図で
ある。

【図１５】図１４に示すＡＮＤ−ＯＲ−ＮＯＴ複合ゲー
ト回路をＭＯＳトランジスタで構成した回路構成を示す
回路図である。

【図１６】図１３に示すウエイ選択信号発生回路を用い
た場合のセレクタ回路の回路構成を示す回路図である。

【図１７】実施例２における、図１に示すページサイズ
を示す領域ＳＺへの書き込みの制御方法を説明するため
の図である。

【図１８】実施例３のセレクタ回路の回路構成を示す回
路図である。

【図１９】図１８に示すセンス線遅延信号を出力する遅
延信号生成回路の回路構成を示す回路図である。

【図２０】前記各実施例のページサイズ可変セットアソ
シアティブＴＬＢにおいて、エントリ毎に２種類以上の
ページサイズのアドレス変換対を記憶する場合のページ
サイズ可変セットアソシアティブＴＬＢの要部を示すブ
ロック図である。

【図２１】前記各実施例のページサイズ可変セットアソ
シアティブＴＬＢにおいて、エントリ毎に２種類以上の
ページサイズのアドレス変換対を記憶する場合のウエイ
選択信号発生回路の回路構成を示す回路図である。

【符号の説明】

１…ＧＮＤ端子、２…正の電源端子、２３…ワード線、
２４，２５，４１，４２，５６，５７…データ線、３
０，３１，４３，４４，５１，５２，５８，５９…セン
ス線、３６，３８，３８ａ〜３８ｎ…ヒット線、１００
〜１４３…ＮＭＯＳトランジスタ、２００〜２５３…Ｐ
ＭＯＳトランジスタ、３０１，３１２，３２１，３２
８，３４０…ＮＯＲ回路、３０２，３０２ａ〜３０２，
３１３，３１３ａ〜３１３ｎ，３１４，３１４ａ，３３
６，３３９，３４１…ＮＡＮＤ回路、３１９，３２０，
３２６，３２７…ＯＲ−ＡＮＤ−ＮＯＴ複合ゲート回
路、３３４，３３５，３３７，３３８…ＡＮＤ−ＯＲ−
ＮＯＴ複合ゲート回路、３０３，３０４，３０５，３０
６，３０８，３０９，３１０，３１１，３１５，３１
６，３１７，３１８，３２２，３２３，３２４，３２
４，３２５，３２９，３３０，３３１，３３２，３３
３，３４２，３４３，３４４…インバータ、４００…書
き込みウエイセレクタ、４０１…アドレスデコーダ、４
０２…アドレスアレイ、４０３…データアレイ、４０４
…コンパレータ、４０５…ウエイセレクタ回路、４０
６，３０２ａ〜３０２ｎ…セレクタ回路、４０７…メモ
リセル、５００，５００ａ〜５００ｎ…ページサイズビ
ット（ＳＺ領域）、５０１…ｖａｌｉｄビット記憶領
域、５０２…仮想ページ番号記憶領域、５０３，５０３
ａ〜５０３ｎ…ページ番号記憶領域、５０４…物理アド
レス記憶領域、５０５…仮想アドレス、５０６…４ＫＢ
ページオフセット、５０７…１ＫＢページオフセット、
５０８…インデックス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者橘大東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者成田進東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者吉岡真一東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者石橋孝一郎東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者樋口久幸東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者中込儀延東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】入力される仮想アドレスを、実アドレス
に変換するメモリ回路を備える半導体集積回路におい
て、前記メモリ回路が、仮想アドレスの上位アドレスの
一部を記憶する第１の領域と、ページサイズを示す値を
記憶する第２の領域とを有する複数のアドレスアレイ
と、実アドレスの上位アドレスの一部を記憶する第１の
領域と、少なくとも実アドレスの残りの上位アドレスを
記憶する第２の領域とを有する複数のデータアレイと、
入力される仮想アドレスのインデックスアドレスをデコ
ードして前記複数のアドレスアレイと前記複数のデータ
アレイの特定の行を選択するデコーダと、前記複数のア
ドレスアレイの前記デコーダにより選択された第２の領
域から読み出されたそれぞれの値に基づき比較範囲を変
更させて、前記複数のアドレスアレイの前記デコーダに
より選択された第１の領域から読み出されたそれぞれの
アドレスと前記入力される仮想アドレスの上位アドレス
の一部とを比較する複数の比較回路と、前記複数のアド
レスアレイの前記デコーダにより選択された第２の領域
から読み出されたそれぞれの値に基づいて、前記複数の
データアレイの前記デコーダにより選択された第２の領
域から読み出されたそれぞれの実アドレス、あるいは、
前記入力される仮想アドレスの所定位置のアドレスのい
ずれか一方を選択する複数の第２のセレクタと、前記複
数の比較回路の比較結果に基づいて、前記複数のデータ
アレイの前記デコーダにより選択された第１の領域から
読み出されたそれぞれの実アドレスの中の１つ、およ
び、前記第２のセレクタにより選択されたそれぞれのア
ドレスの中の１つを選択する第１のセレクタとを有すこ
とを特徴とする半導体集積回路。
【請求項２】前記複数のアドレスアレイの第１の領域
が、各列毎に複数の記憶素子からなるメモリセルと、複
数のメモリセルが接続されメモリセルの相補信号が伝達
されるデータ線対と、前記データ線対の電位がスイッチ
グ素子を介して伝達されるセンス線対と、前記データ線
対および前記センス線対を電源電位にプリチャージする
複数のプリチャージ回路と、前記デコーダにより選択さ
れたメモリセルから読み出した値により生じる前記セン
ス線対の電位差を増幅するセンスアンプ回路と、前記セ
ンス線対の電位の変化を検出する検出回路とを有し、前
記複数の比較回路が、一方の入力端子に、前記複数のア
ドレスアレイの各列毎に設けられる前記検出回路の出力
が入力され、他方の入力端子に、仮想アドレスの各ビッ
トのビット値が入力される複数の排他的論理和回路と、
前記複数の排他的論理和回路の出力がゲート電極に印加
される複数のＮＭＯＳトランジスタと、前記複数のＮＭ
ＯＳトランジスタの一方の電極に接続されるヒット線と
を有することを特徴とする請求項１に記載された半導体
集積回路。
【請求項３】前記メモリ回路が、前記複数のアドレス
アレイのそれぞれの第２の領域にデータを書き込む書込
手段を有し、また、前記複数の第２のセレクタが、読み
出し動作が開始する前に、前記複数のデータアレイの前
記デコーダにより選択された第２の領域から読み出され
たそれぞれの実アドレスを選択して前記第１のセレクタ
に入力し、読み出し動作が開始された後に、前記複数の
アドレスアレイの前記デコーダにより選択された第２の
領域から読み出されたそれぞれの値が、前記入力される
仮想アドレスの所定位置のアドレスを選択する値である
場合、前記複数のデータアレイの第２の領域から読み出
されたそれぞれの実アドレスに代えて、前記入力される
仮想アドレスの所定位置のアドレスを選択して前記第１
のセレクタに入力する手段を有し、前記書込手段が、前
記複数のアドレスアレイの第２の領域に書き込むそれぞ
れの値と、前記複数のデータアレイの第２の領域に書き
込むそれぞれの実アドレスとの所定の論理をとり、前記
複数の第２のセレクタが、読み出し動作が開始された後
に、前記入力される仮想アドレスの所定位置のアドレス
を選択する時に、前記第１のセレクタが読み出し動作が
開始する前の状態を維持する値を、前記複数のデータア
レイのそれぞれの第２の領域に書き込むことを特徴とす
る請求項１または請求項２に記載された半導体集積回
路。
【請求項４】前記メモリ回路が、前記複数の第２のセ
レクタと前記第１のセレクタとの間に論理手段を有し、
また、前記複数の第２のセレクタが、読み出し動作が開
始する前に、前記複数のデータアレイの前記デコーダに
より選択された第２の領域から読み出されたそれぞれの
実アドレスを選択し、読み出し動作が開始された後に、
前記複数のアドレスアレイの前記デコーダにより選択さ
れたそれぞれの第２の領域から読み出されたそれぞれの
値が、前記入力される仮想アドレスの所定位置のアドレ
スを選択する値である場合、前記複数のデータアレイの
第２の領域から読み出されたそれぞれの実アドレスに代
えて、前記入力される仮想アドレスの所定位置のアドレ
スを選択する手段を有し、前記論理手段が、前記複数の
第２のセレクタにより選択されたそれぞれのアドレス
と、前記複数のアドレスアレイの前記デコーダにより選
択された第２の領域から読み出されたそれぞれの値と同
程度の遅延を有する信号との間で所定の論理をとって、
第１のセレクタに出力する手段を有することを特徴とす
る請求項１または請求項２に記載された半導体集積回
路。