JPH10188565A - 複数のデジタル値を電気的にリストアおよびアクセスする装置 - Google Patents
複数のデジタル値を電気的にリストアおよびアクセスする装置Info
- Publication number
- JPH10188565A JPH10188565A JP9330337A JP33033797A JPH10188565A JP H10188565 A JPH10188565 A JP H10188565A JP 9330337 A JP9330337 A JP 9330337A JP 33033797 A JP33033797 A JP 33033797A JP H10188565 A JPH10188565 A JP H10188565A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- lines
- array
- group
- memory cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Abstract
(57)【要約】
【課題】 評価されるメモリ・セルのみを条件付きでリ
ストアすることによって、電力消費の低減を可能にする
ＳＲＡＭ構造を提供する。 【解決手段】 任意の数のメモリ・セル７２と、複数の
ワード・ライン７６と、複数のワード・ラインのうちの
１本のラインを選択可能にする複数のプレデコードされ
たアドレス・ライン７８，８０とを有している。メモリ
・セルは、グループ７４に配列され、各グループは、接
続されたビット・ラインを有している。プリチャージ回
路は、ビット・ラインに接続され、評価動作の後に、メ
モリ・セルのうちの所定の１つをリストアする。プレデ
コードされたアドレス・ラインは、評価されたメモリ・
セルに関連したアドレスに関するエンコードされた情報
を与え、デコーダは、アドレスを識別し、評価されたメ
モリ・セルをアクセスするのにどのワード・ラインを用
いるかを決定する。
ストアすることによって、電力消費の低減を可能にする
ＳＲＡＭ構造を提供する。 【解決手段】 任意の数のメモリ・セル７２と、複数の
ワード・ライン７６と、複数のワード・ラインのうちの
１本のラインを選択可能にする複数のプレデコードされ
たアドレス・ライン７８，８０とを有している。メモリ
・セルは、グループ７４に配列され、各グループは、接
続されたビット・ラインを有している。プリチャージ回
路は、ビット・ラインに接続され、評価動作の後に、メ
モリ・セルのうちの所定の１つをリストアする。プレデ
コードされたアドレス・ラインは、評価されたメモリ・
セルに関連したアドレスに関するエンコードされた情報
を与え、デコーダは、アドレスを識別し、評価されたメ
モリ・セルをアクセスするのにどのワード・ラインを用
いるかを決定する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、コンピュ
ータ・システム、特に、スタティック・ランダム・アク
セス・メモリのようなメモリ・アレイによる電力消費に
関するものである。本発明は、メモリ・アレイに対する
リストア動作が必要とする電力を節約する方法および装
置に関係している。
ータ・システム、特に、スタティック・ランダム・アク
セス・メモリのようなメモリ・アレイによる電力消費に
関するものである。本発明は、メモリ・アレイに対する
リストア動作が必要とする電力を節約する方法および装
置に関係している。
【０００２】
【従来の技術】従来のコンピュータは、相互接続された
ハードウェアのいくつかの部品を用いている。この相互
接続されたハードウェアは、（キーボードおよびディス
プレイのような）ユーザ・インタフェースのための入力
／出力装置と、（磁気または光ディスクのような）永続
記憶装置と、（ランダム・アレイ・メモリすなわちＲＡ
Ｍのような）一時メモリ装置と、プログラム命令を実行
するときに永続記憶装置および一時メモリ装置をアクセ
スする中央処理装置（ＣＰＵまたはプロセッサ）とを有
している。本発明は、これらの装置による、特にＲＡＭ
のような一時メモリ装置、および演算論理ユニットのよ
うなＣＰＵ内の実行ユニットによる電力消費に関係して
いる。
ハードウェアのいくつかの部品を用いている。この相互
接続されたハードウェアは、（キーボードおよびディス
プレイのような）ユーザ・インタフェースのための入力
／出力装置と、（磁気または光ディスクのような）永続
記憶装置と、（ランダム・アレイ・メモリすなわちＲＡ
Ｍのような）一時メモリ装置と、プログラム命令を実行
するときに永続記憶装置および一時メモリ装置をアクセ
スする中央処理装置（ＣＰＵまたはプロセッサ）とを有
している。本発明は、これらの装置による、特にＲＡＭ
のような一時メモリ装置、および演算論理ユニットのよ
うなＣＰＵ内の実行ユニットによる電力消費に関係して
いる。
【０００３】基本的に３種類のＲＡＭ、すなわちダイナ
ミックＲＡＭ，スタティックＲＡＭ，疑似スタティック
ＲＡＭが存在する。ダイナミックＲＡＭは、データをキ
ャパシタに記憶する、すなわち、数ミリ秒間データを保
持することができるので、ＤＲＡＭは、外部リフレッシ
ュ回路を用いて典型的にリフレッシュ（プリチャージ）
される。疑似スタティックＲＡＭは、内部リフレッシュ
回路を有するＤＲＡＭのようなものである。スタティッ
クＲＡＭは、読取り書込みメモリアレイであり、その記
憶セルは、フリップフロップ素子を形成する４個または
６個のトランジスタで典型的に作製される。フリップフ
ロップ素子は、記憶セル内の情報が意図的に変更される
まで、またはメモリ回路への電力が遮断されるまで、バ
イナリ状態（すなわち、ハイまたはロー電圧状態にそれ
ぞれ対応する１または０）に永続的に保持される。した
がってこのメモリは、規則的にリフレッシュされる必要
はない。各評価（読取りまたは書込み動作）の前後に、
ＳＲＡＭアレイをリストアする（電気的にプリチャージ
する）ことのみが必要とされる。従来の（センス増幅
器）メモリ・アレイでは、アレイの小さいセグメントの
みがアクセスされても、全アレイがリストアされ、アレ
イによる過剰な電力消費を生じる。さらに、クロック・
サイクル毎に、または他の形の周期信号によって、全ア
レイがリストアされ、したがって、アレイがたとえアイ
ドル状態（読取り／書込みのない状態）であってもリス
トアされる。メインフレーム・コンピュータまたはデス
クトップ・コンピュータにとっては、電力消費は重要な
問題ではないが、バッテリで働くポータブル・コンピュ
ータにおける全電力消費を軽減する企みが続けられてい
る。
ミックＲＡＭ，スタティックＲＡＭ，疑似スタティック
ＲＡＭが存在する。ダイナミックＲＡＭは、データをキ
ャパシタに記憶する、すなわち、数ミリ秒間データを保
持することができるので、ＤＲＡＭは、外部リフレッシ
ュ回路を用いて典型的にリフレッシュ（プリチャージ）
される。疑似スタティックＲＡＭは、内部リフレッシュ
回路を有するＤＲＡＭのようなものである。スタティッ
クＲＡＭは、読取り書込みメモリアレイであり、その記
憶セルは、フリップフロップ素子を形成する４個または
６個のトランジスタで典型的に作製される。フリップフ
ロップ素子は、記憶セル内の情報が意図的に変更される
まで、またはメモリ回路への電力が遮断されるまで、バ
イナリ状態（すなわち、ハイまたはロー電圧状態にそれ
ぞれ対応する１または０）に永続的に保持される。した
がってこのメモリは、規則的にリフレッシュされる必要
はない。各評価（読取りまたは書込み動作）の前後に、
ＳＲＡＭアレイをリストアする（電気的にプリチャージ
する）ことのみが必要とされる。従来の（センス増幅
器）メモリ・アレイでは、アレイの小さいセグメントの
みがアクセスされても、全アレイがリストアされ、アレ
イによる過剰な電力消費を生じる。さらに、クロック・
サイクル毎に、または他の形の周期信号によって、全ア
レイがリストアされ、したがって、アレイがたとえアイ
ドル状態（読取り／書込みのない状態）であってもリス
トアされる。メインフレーム・コンピュータまたはデス
クトップ・コンピュータにとっては、電力消費は重要な
問題ではないが、バッテリで働くポータブル・コンピュ
ータにおける全電力消費を軽減する企みが続けられてい
る。
【０００４】クロックド・ダイナミック・アレイと呼ば
れる構成のような、いくつかの従来技術のＳＲＡＭ構成
では、メモリ・アレイは、複数のグループの“ビット・
ライン”に分けられる。このようにして、アクセスされ
るメモリ・ロケーションを含むグループのみがリストア
されることを要求される。このような方法が採用される
ならば、電力は節約されるであろう。これらの従来の構
成は、アレイがたとえアイドル状態（読取り／書込みの
ない状態）であっても、全アレイ、すなわちすべてのグ
ループのビット・ラインが、クロック・サイクル毎にリ
ストアされることが要求され、およびＳＲＡＭは通常、
サイクル毎にアクセスされず（例えば、レベル２キャッ
シュ）、したがってこのことは、追加の不所望な電力を
必要とする。このため、スタティックＲＡＭのアクセス
されたセグメントのみを条件付きでリストアすることに
よって、電力消費を軽減する方法を案出することが望ま
しい。コンピュータ・システムにおける他の回路機能
（例えば、ＣＰＵにおける実行ユニットのような）にこ
の方法が適用できるならば、この方法はさらに有利であ
る。
れる構成のような、いくつかの従来技術のＳＲＡＭ構成
では、メモリ・アレイは、複数のグループの“ビット・
ライン”に分けられる。このようにして、アクセスされ
るメモリ・ロケーションを含むグループのみがリストア
されることを要求される。このような方法が採用される
ならば、電力は節約されるであろう。これらの従来の構
成は、アレイがたとえアイドル状態（読取り／書込みの
ない状態）であっても、全アレイ、すなわちすべてのグ
ループのビット・ラインが、クロック・サイクル毎にリ
ストアされることが要求され、およびＳＲＡＭは通常、
サイクル毎にアクセスされず（例えば、レベル２キャッ
シュ）、したがってこのことは、追加の不所望な電力を
必要とする。このため、スタティックＲＡＭのアクセス
されたセグメントのみを条件付きでリストアすることに
よって、電力消費を軽減する方法を案出することが望ま
しい。コンピュータ・システムにおける他の回路機能
（例えば、ＣＰＵにおける実行ユニットのような）にこ
の方法が適用できるならば、この方法はさらに有利であ
る。
【０００５】したがって、本発明の目的は、メモリ・ア
レイの電力消費を軽減する改良された方法を提供するこ
とにある。
レイの電力消費を軽減する改良された方法を提供するこ
とにある。
【０００６】本発明の他の目的は、アレイがアイドル状
態にあるとき、アレイのリストアを必要としない方法を
提供することにある。
態にあるとき、アレイのリストアを必要としない方法を
提供することにある。
【０００７】本発明のさらに他の目的は、複数のグルー
プのビット・ラインに分けられたメモリ・アレイと互換
性があり、およびアクセスされたグループの選択された
部分のみがリストアされることを可能にする方法を提供
することにある。
プのビット・ラインに分けられたメモリ・アレイと互換
性があり、およびアクセスされたグループの選択された
部分のみがリストアされることを可能にする方法を提供
することにある。
【０００８】
【課題を解決するための手段】前述した目的は、一般
に、メモリ・セルにそれぞれ接続された複数のワード・
ラインを備えるスタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）において達成される。メモリ・セル
は、グループに配列され、各グループは、グループにそ
れぞれ接続された複数のビット・ラインのうちの１つの
ラインを有している。ＳＲＡＭは、ビット・ラインに接
続され、かつ、ビット・ラインが評価された（読取り動
作または書込み動作を受ける）後に、メモリ・セルのう
ちの所定の１つのメモリ・セルを、条件付きでリストア
するプリチャージ手段をさらに備えている。プレデコー
ドされたアドレス・ラインは、評価されたメモリ・セル
に関連したアドレスに関するエンコードされた情報を与
え、エンコードされた情報をデコードして、アドレスを
識別し、メモリ・セルをアクセスするのにどのワード・
ラインを用いるかを決定する手段が設けられている。一
実施例では、アドレスに関連した制御論理に基づいて、
評価回路を含むセル・グループに対応するビット・ライ
ンを選択する条件付きリストア回路を用いる。これらの
構造は、前述の目的、特に電力消費の低減を達成し、長
いビット・ラインに固有の雑音からメモリ・アレイを保
護するという利点を有している。
に、メモリ・セルにそれぞれ接続された複数のワード・
ラインを備えるスタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）において達成される。メモリ・セル
は、グループに配列され、各グループは、グループにそ
れぞれ接続された複数のビット・ラインのうちの１つの
ラインを有している。ＳＲＡＭは、ビット・ラインに接
続され、かつ、ビット・ラインが評価された（読取り動
作または書込み動作を受ける）後に、メモリ・セルのう
ちの所定の１つのメモリ・セルを、条件付きでリストア
するプリチャージ手段をさらに備えている。プレデコー
ドされたアドレス・ラインは、評価されたメモリ・セル
に関連したアドレスに関するエンコードされた情報を与
え、エンコードされた情報をデコードして、アドレスを
識別し、メモリ・セルをアクセスするのにどのワード・
ラインを用いるかを決定する手段が設けられている。一
実施例では、アドレスに関連した制御論理に基づいて、
評価回路を含むセル・グループに対応するビット・ライ
ンを選択する条件付きリストア回路を用いる。これらの
構造は、前述の目的、特に電力消費の低減を達成し、長
いビット・ラインに固有の雑音からメモリ・アレイを保
護するという利点を有している。
【０００９】
【発明の実施の形態】本発明は、コンピュータ・システ
ムに関するものであり、コンピュータ・システムは、電
気的リストアすなわちプリチャージを必要とするコンポ
ーネント、例えば、コンピュータ・プロセッサのメモリ
・アレイ（ランダム・アクセス・メモリのような）また
は実行ユニット（演算論理ユニットのような）における
ダイナミック・ビット・ラインを有している。これらの
コンポーネントは、これらがいつアクセスされたかを決
定するために検査され、コンポーネントが実際にアクセ
スされたときのみ、リストアが発生することを可能にす
ることによって、電力消費を最小にする。以下にさらに
説明するように、コンポーネントを検査する２つの主要
な手法がある。すなわち、一方は、着信制御論理（図
１，３，５）の検査を含み、他方は、コンポーネント
（図２，４，６）のデータ出力の検査を含んでいる。
ムに関するものであり、コンピュータ・システムは、電
気的リストアすなわちプリチャージを必要とするコンポ
ーネント、例えば、コンピュータ・プロセッサのメモリ
・アレイ（ランダム・アクセス・メモリのような）また
は実行ユニット（演算論理ユニットのような）における
ダイナミック・ビット・ラインを有している。これらの
コンポーネントは、これらがいつアクセスされたかを決
定するために検査され、コンポーネントが実際にアクセ
スされたときのみ、リストアが発生することを可能にす
ることによって、電力消費を最小にする。以下にさらに
説明するように、コンポーネントを検査する２つの主要
な手法がある。すなわち、一方は、着信制御論理（図
１，３，５）の検査を含み、他方は、コンポーネント
（図２，４，６）のデータ出力の検査を含んでいる。
【００１０】図１には、本発明の条件付きリストア回路
の一実施例１０を示している。条件付きリストア回路１
０は、汎用回路機能１２（図３，５と共に説明するよう
に、実行ユニットまたはメモリ・アレイのような多数の
デバイスのいずれか１つとすることができる）と、評価
回路１４と、回路機能１２をリストアする手段とを備え
ている。リストア手段は、クロック・サイクル毎に評価
回路１４の出力を検査するゲート１６を有している。評
価回路１４は、その入力として、回路機能１２に与えら
れるデータに関係する制御論理を有している。クロック
・サイクル毎に、評価回路１４は、回路機能１２が制御
論理に基づいてアクセスされたかを周期的に検査する。
アクセスされたならば、ゲート１４の出力はターンオン
し、回路機能１２をプリチャージする。このようにし
て、回路機能１２は、必要なときのみリストアされる。
この実施例では、ゲート１６も評価回路１４も、いかな
る方法であっても、回路機能１２の出力に接続されな
い。あるいはまた、同じ考えを、評価回路によって解放
されるまで、回路機能１２をプリチャージに保持するこ
とによって、実行することができる。
の一実施例１０を示している。条件付きリストア回路１
０は、汎用回路機能１２（図３，５と共に説明するよう
に、実行ユニットまたはメモリ・アレイのような多数の
デバイスのいずれか１つとすることができる）と、評価
回路１４と、回路機能１２をリストアする手段とを備え
ている。リストア手段は、クロック・サイクル毎に評価
回路１４の出力を検査するゲート１６を有している。評
価回路１４は、その入力として、回路機能１２に与えら
れるデータに関係する制御論理を有している。クロック
・サイクル毎に、評価回路１４は、回路機能１２が制御
論理に基づいてアクセスされたかを周期的に検査する。
アクセスされたならば、ゲート１４の出力はターンオン
し、回路機能１２をプリチャージする。このようにし
て、回路機能１２は、必要なときのみリストアされる。
この実施例では、ゲート１６も評価回路１４も、いかな
る方法であっても、回路機能１２の出力に接続されな
い。あるいはまた、同じ考えを、評価回路によって解放
されるまで、回路機能１２をプリチャージに保持するこ
とによって、実行することができる。
【００１１】図２は、本発明の条件付きリストア回路の
他の実施例２０を示している。この実施例では、評価回
路１４′は、その入力として、汎用回路機能１２′のデ
ータ出力を有している。評価回路１４′は、ゲート１
６′に接続され、ゲート１６′は、システム・クロック
からの他の入力と、回路機能１２′をリストアするよう
に構成された出力とを有している。クロック・サイクル
毎に、評価回路１４′は、回路機能１２′が、その出力
値に基づきアクセスされたかを検査し、および同様に、
必要なときのみ、ゲート１６′に回路機能１２′をプリ
チャージさせる。この実施例では、ゲート１６′も評価
回路１４′も、いかなる方法であっても、回路機能１
２′へのデータ入力（または着信制御論理）に接続され
ない。
他の実施例２０を示している。この実施例では、評価回
路１４′は、その入力として、汎用回路機能１２′のデ
ータ出力を有している。評価回路１４′は、ゲート１
６′に接続され、ゲート１６′は、システム・クロック
からの他の入力と、回路機能１２′をリストアするよう
に構成された出力とを有している。クロック・サイクル
毎に、評価回路１４′は、回路機能１２′が、その出力
値に基づきアクセスされたかを検査し、および同様に、
必要なときのみ、ゲート１６′に回路機能１２′をプリ
チャージさせる。この実施例では、ゲート１６′も評価
回路１４′も、いかなる方法であっても、回路機能１
２′へのデータ入力（または着信制御論理）に接続され
ない。
【００１２】図１，２の汎用回路の各々に対し、さらに
２つの例が与えられる。図３は、着信制御論理に応答す
る実行ユニットのための条件付きリストア回路を示し、
図４は、実行ユニットの出力に応答する実行ユニットの
ための条件付きリストア回路を示している。図５は、着
信制御論理に応答するランダム・アクセス・メモリ（Ｒ
ＡＭ）アレイのための条件付きリストア回路を示し、図
６は、ＲＡＭアレイからのデータ出力に応答するＲＡＭ
アレイのための条件付きリストア回路を示している。
２つの例が与えられる。図３は、着信制御論理に応答す
る実行ユニットのための条件付きリストア回路を示し、
図４は、実行ユニットの出力に応答する実行ユニットの
ための条件付きリストア回路を示している。図５は、着
信制御論理に応答するランダム・アクセス・メモリ（Ｒ
ＡＭ）アレイのための条件付きリストア回路を示し、図
６は、ＲＡＭアレイからのデータ出力に応答するＲＡＭ
アレイのための条件付きリストア回路を示している。
【００１３】図３において、図示の条件付きリストア回
路３０は、中央処理装置（ＣＰＵ）の実行ユニット３２
をリストアするように構成されている。当業者は、本発
明を利用することのできる通常のプロセッサに用いられ
る種々の実行ユニット、例えば、一連の論理ゲートを流
れるビットを有する、演算論理ユニット（ＡＬＵ），シ
フト／回転ユニット，乗算ユニットなどが存在すること
を理解するであろう。２つの入力（オペランドＡおよび
Ｂ）を用いて、実行ユニット３２をアクセスし操作す
る。実行ユニット３２へのこれらの入力は、各マルチプ
レクサ３４，３６の出力である。これらマルチプレクサ
は、複数のソース・ライン３４ａ，３４ｂ，３４ｃ，３
４ｄ、および３６ａ，３６ｂ，３６ｃ，３６ｄを、それ
ぞれ、入力として有している。ソース・ラインは、命
令，データ値，またはアドレスのような、実行ユニット
３２を動作するのに必要な情報を搬送する。ソース・ラ
イン３４ａ〜３４ｄおよび３６ａ〜３６ｄは、任意のサ
イズ（幅）、例えば３２ビットとすることができる。マ
ルチプレクサ３４，３６は、また、マルチプレクサをア
クティベートするセレクト・ライン３８ａ，３８ｂ，３
８ｃ，３８ｄ、および４０ａ，４０ｂ，４０ｃ，４０ｄ
を有している。その結果、セレクト・ラインが、解除
（ｄｅ−ａｓｓｅｒｔｅｄ）されると、マルチプレクサ
および実行ユニット３２がアイドル状態になる。セレク
ト・ライン３８ａ〜３８ｄおよび４０ａ〜４０ｄは、Ｏ
Ｒゲート４１の入力である。ＯＲゲート４１の出力は、
ＡＮＤゲート４２への１つの入力である。ＡＮＤゲート
４２は、システム・クロックに接続された第２の入力を
有している。このようにして、オペランド・マルチプレ
クサへのすべての選択を解除することによって、実行ユ
ニット３２が評価する（したがって、プリチャージされ
る）ことを防止できる。実行ユニットは、特定のサイク
ルについて、アイドル状態となるが、電力がゲート４２
に対するものでなければ、リストア位相（クロック・ス
イッチングなど）によって、電力は依然として消費され
る。選択信号でリストア・クロックをゲートすることに
よって、リストア電力を排除できる。したがって、実行
ユニット３２が、以前に（すぐに）評価したときのみ、
リストア動作が実行される。この方法によって用いられ
るクロック電力は、わずかである。というのは、クロッ
ク電力は、実行ユニットあたり１つのゲートへ与えられ
るのみだからである。
路３０は、中央処理装置（ＣＰＵ）の実行ユニット３２
をリストアするように構成されている。当業者は、本発
明を利用することのできる通常のプロセッサに用いられ
る種々の実行ユニット、例えば、一連の論理ゲートを流
れるビットを有する、演算論理ユニット（ＡＬＵ），シ
フト／回転ユニット，乗算ユニットなどが存在すること
を理解するであろう。２つの入力（オペランドＡおよび
Ｂ）を用いて、実行ユニット３２をアクセスし操作す
る。実行ユニット３２へのこれらの入力は、各マルチプ
レクサ３４，３６の出力である。これらマルチプレクサ
は、複数のソース・ライン３４ａ，３４ｂ，３４ｃ，３
４ｄ、および３６ａ，３６ｂ，３６ｃ，３６ｄを、それ
ぞれ、入力として有している。ソース・ラインは、命
令，データ値，またはアドレスのような、実行ユニット
３２を動作するのに必要な情報を搬送する。ソース・ラ
イン３４ａ〜３４ｄおよび３６ａ〜３６ｄは、任意のサ
イズ（幅）、例えば３２ビットとすることができる。マ
ルチプレクサ３４，３６は、また、マルチプレクサをア
クティベートするセレクト・ライン３８ａ，３８ｂ，３
８ｃ，３８ｄ、および４０ａ，４０ｂ，４０ｃ，４０ｄ
を有している。その結果、セレクト・ラインが、解除
（ｄｅ−ａｓｓｅｒｔｅｄ）されると、マルチプレクサ
および実行ユニット３２がアイドル状態になる。セレク
ト・ライン３８ａ〜３８ｄおよび４０ａ〜４０ｄは、Ｏ
Ｒゲート４１の入力である。ＯＲゲート４１の出力は、
ＡＮＤゲート４２への１つの入力である。ＡＮＤゲート
４２は、システム・クロックに接続された第２の入力を
有している。このようにして、オペランド・マルチプレ
クサへのすべての選択を解除することによって、実行ユ
ニット３２が評価する（したがって、プリチャージされ
る）ことを防止できる。実行ユニットは、特定のサイク
ルについて、アイドル状態となるが、電力がゲート４２
に対するものでなければ、リストア位相（クロック・ス
イッチングなど）によって、電力は依然として消費され
る。選択信号でリストア・クロックをゲートすることに
よって、リストア電力を排除できる。したがって、実行
ユニット３２が、以前に（すぐに）評価したときのみ、
リストア動作が実行される。この方法によって用いられ
るクロック電力は、わずかである。というのは、クロッ
ク電力は、実行ユニットあたり１つのゲートへ与えられ
るのみだからである。
【００１４】図４において、同様の条件付きリストア回
路５０は、データ・フィードバックによって、実行ユニ
ット５２をリストアするように構成されている。２つの
入力（オペランドＡおよびＢ）を用いて、実行ユニット
５２を操作する。入力は、各マルチプレクサ５４，５６
から与えられる。マルチプレクサは、複数のソース・ラ
イン５４ａ，５４ｂ，５４ｃ，５４ｄ、および５６ａ，
５６ｂ，５６ｃ，５６ｄを、それぞれ、入力として有
し、個々のセレクト・ライン５８ａ，５８ｂ，５８ｄ，
５８ｄ、および６０ａ，６０ｂ，６０ｃ，６０ｄを有し
ている。他のＡＮＤゲート６２が設けられるが、この実
施例では、セレクト・ライン５８ａ〜５８ｄおよび６０
ａ〜６０ｄは、ゲート６２に接続されない。ゲート６２
は、リストア・クロックを、ＯＲゲート６４の出力と組
合せる。ＯＲゲート６４は、実行ユニット５２からの２
つの出力（ＴＲＵＥおよびＣＯＭＰＬＥＭＥＮＴ）を入
力として有する。このようにして、実行ユニットオペラ
ンド・マルチプレクサに対するすべての選択を解除する
ことによって、実行ユニット３２が評価するのを防止す
ることができ、さらに、実行ユニット５２からの有効結
果をウォッチすることによって、リストア・クロックの
ゲーティング排除することができる。実行ユニット５２
がプリチャージされると、その両出力は、最初は、０に
リセットされ、直後に、実行ユニット５２は評価を実行
し、評価の結果（０または１）は、ＴＲＵＥ出力へ送ら
れ、逆の値は、ＣＯＭＰＬＥＭＥＮＴ出力へ送られる。
次の表は、ＯＲゲート６４の出力およびリストア決定を
記述している。
路５０は、データ・フィードバックによって、実行ユニ
ット５２をリストアするように構成されている。２つの
入力（オペランドＡおよびＢ）を用いて、実行ユニット
５２を操作する。入力は、各マルチプレクサ５４，５６
から与えられる。マルチプレクサは、複数のソース・ラ
イン５４ａ，５４ｂ，５４ｃ，５４ｄ、および５６ａ，
５６ｂ，５６ｃ，５６ｄを、それぞれ、入力として有
し、個々のセレクト・ライン５８ａ，５８ｂ，５８ｄ，
５８ｄ、および６０ａ，６０ｂ，６０ｃ，６０ｄを有し
ている。他のＡＮＤゲート６２が設けられるが、この実
施例では、セレクト・ライン５８ａ〜５８ｄおよび６０
ａ〜６０ｄは、ゲート６２に接続されない。ゲート６２
は、リストア・クロックを、ＯＲゲート６４の出力と組
合せる。ＯＲゲート６４は、実行ユニット５２からの２
つの出力（ＴＲＵＥおよびＣＯＭＰＬＥＭＥＮＴ）を入
力として有する。このようにして、実行ユニットオペラ
ンド・マルチプレクサに対するすべての選択を解除する
ことによって、実行ユニット３２が評価するのを防止す
ることができ、さらに、実行ユニット５２からの有効結
果をウォッチすることによって、リストア・クロックの
ゲーティング排除することができる。実行ユニット５２
がプリチャージされると、その両出力は、最初は、０に
リセットされ、直後に、実行ユニット５２は評価を実行
し、評価の結果（０または１）は、ＴＲＵＥ出力へ送ら
れ、逆の値は、ＣＯＭＰＬＥＭＥＮＴ出力へ送られる。
次の表は、ＯＲゲート６４の出力およびリストア決定を
記述している。
【００１５】
【表１】
【００１６】言い換えれば、両方の信号が０ならば、実
行ユニット５２は、評価されず、リストアされる必要は
ない。両方の信号が１ならば、これはエラーを示してい
るが、回路は、評価が行われた場合に、実行ユニット５
２をリストアする。このリストア回路は、回路をリスト
アするセンス増幅器の使用に対する改良である。という
のは、両方の入力が同じ状態（０）であるか否かを、セ
ンス増幅器は認識できないからである。論理機能の終了
を指示する多くの方法があり、前述したことは、一例で
ある。
行ユニット５２は、評価されず、リストアされる必要は
ない。両方の信号が１ならば、これはエラーを示してい
るが、回路は、評価が行われた場合に、実行ユニット５
２をリストアする。このリストア回路は、回路をリスト
アするセンス増幅器の使用に対する改良である。という
のは、両方の入力が同じ状態（０）であるか否かを、セ
ンス増幅器は認識できないからである。論理機能の終了
を指示する多くの方法があり、前述したことは、一例で
ある。
【００１７】図５は、他の条件付きリストア回路７０を
示す。このリストア回路は、スタティック・ランダム・
アクセス・メモリ（ＳＲＡＭ）のような、メモリ・アレ
イの複数のメモリ・セル（ビット）７２を選択的にリス
トアするように構成されている。メモリ・セル７２を、
８ビット・グループ７４のような複数のグループに配列
することができる。これらの小さいグループを、図示の
４つのグループ７４によって形成された３２ビット列の
ような大きなグループにさらに配列することができる。
これらグループにおけるビットまたはセルの数は、任意
である。すなわち、最小グループ７４は、８ビット以上
または８ビット以下を有することができ、列は任意の数
（２以上）の小さいグループを含むことができ、したが
ってこの実施例は、制限的な意味で解釈されるべきでは
ない。
示す。このリストア回路は、スタティック・ランダム・
アクセス・メモリ（ＳＲＡＭ）のような、メモリ・アレ
イの複数のメモリ・セル（ビット）７２を選択的にリス
トアするように構成されている。メモリ・セル７２を、
８ビット・グループ７４のような複数のグループに配列
することができる。これらの小さいグループを、図示の
４つのグループ７４によって形成された３２ビット列の
ような大きなグループにさらに配列することができる。
これらグループにおけるビットまたはセルの数は、任意
である。すなわち、最小グループ７４は、８ビット以上
または８ビット以下を有することができ、列は任意の数
（２以上）の小さいグループを含むことができ、したが
ってこの実施例は、制限的な意味で解釈されるべきでは
ない。
【００１８】各セル７２は、関連したメモリ・アドレス
で、セルに接続された固有の“ワード・ライン”を有し
ている。図５においては、図を明瞭にするため、ただ１
本のワード・ライン７６を示している。多数の列を用い
て、メモリ・バイトを構成することができる。この多数
の列では、各列における１ビットは、メモリ・アドレス
に関係している。すなわち、ワード・ラインは、各列の
１ビット（同一“行”におけるメモリ・セル）に接続さ
れる。例えば、１６ビット・バイト出力は、図５に示す
１６個の列を必要とする。したがって、各バイトが１６
ビットを有する、全３２バイトとなる。したがって、図
５の回路は、任意のワード・サイズに拡張することがで
きる。また、大きいメモリ深さが要求されるならば、出
力段に多重化（ｍｕｌｔｉｐｌｅｘｉｎｇ）を付加する
ことができる。
で、セルに接続された固有の“ワード・ライン”を有し
ている。図５においては、図を明瞭にするため、ただ１
本のワード・ライン７６を示している。多数の列を用い
て、メモリ・バイトを構成することができる。この多数
の列では、各列における１ビットは、メモリ・アドレス
に関係している。すなわち、ワード・ラインは、各列の
１ビット（同一“行”におけるメモリ・セル）に接続さ
れる。例えば、１６ビット・バイト出力は、図５に示す
１６個の列を必要とする。したがって、各バイトが１６
ビットを有する、全３２バイトとなる。したがって、図
５の回路は、任意のワード・サイズに拡張することがで
きる。また、大きいメモリ深さが要求されるならば、出
力段に多重化（ｍｕｌｔｉｐｌｅｘｉｎｇ）を付加する
ことができる。
【００１９】ワード・ラインは、デコーダによって選択
される。デコーダは、第１の複数のプレデコードされた
アドレス・ライン７８と、第２の複数のプレデコードさ
れたアドレス・ライン８０と、複数のＡＮＤゲートとを
有している。ＡＮＤゲートの入力は、ライン対であり、
各ラインはグループ７８，８０からのものである。例え
ば、図示のワード・ライン７６は、ゲート８２の出力で
ある。ゲート８２は、２つの入力を有し、一方の入力
は、８本のラインを有するグループ７８からのライン７
８ａであり、他方の入力は、４本のラインを有するグル
ープ８０からのライン８０ａである。このようにして、
ワード・ライン７６は、ライン７６，７８が共にターン
オンするとき、ターンオンされる。各グループ７８，８
０においてただ１本のラインがターンオンし、したがっ
て３２個のセル７２は、全３２本のライン（８×４）に
基づいて、個々に選択することができる。２つのグルー
プの一方（例えば８０）を用いて、４つの８ビット・グ
ループ７４のうちのどの１つのグループが、アクセスさ
れようとしているかを指示することができる。当業者
は、ＡＮＤゲート８２を用いることは一例であることが
わかるであろう。というのは、反転された１つの入力を
有する、ＮＯＲゲート，ＮＡＮＤゲート，またはＡＮＤ
ゲートのような他のデバイスを、デコーダ・アドレスが
どのように構成されるかに応じて、用いることができる
からである。
される。デコーダは、第１の複数のプレデコードされた
アドレス・ライン７８と、第２の複数のプレデコードさ
れたアドレス・ライン８０と、複数のＡＮＤゲートとを
有している。ＡＮＤゲートの入力は、ライン対であり、
各ラインはグループ７８，８０からのものである。例え
ば、図示のワード・ライン７６は、ゲート８２の出力で
ある。ゲート８２は、２つの入力を有し、一方の入力
は、８本のラインを有するグループ７８からのライン７
８ａであり、他方の入力は、４本のラインを有するグル
ープ８０からのライン８０ａである。このようにして、
ワード・ライン７６は、ライン７６，７８が共にターン
オンするとき、ターンオンされる。各グループ７８，８
０においてただ１本のラインがターンオンし、したがっ
て３２個のセル７２は、全３２本のライン（８×４）に
基づいて、個々に選択することができる。２つのグルー
プの一方（例えば８０）を用いて、４つの８ビット・グ
ループ７４のうちのどの１つのグループが、アクセスさ
れようとしているかを指示することができる。当業者
は、ＡＮＤゲート８２を用いることは一例であることが
わかるであろう。というのは、反転された１つの入力を
有する、ＮＯＲゲート，ＮＡＮＤゲート，またはＡＮＤ
ゲートのような他のデバイスを、デコーダ・アドレスが
どのように構成されるかに応じて、用いることができる
からである。
【００２０】また、メモリ・セルに接続された多数のビ
ット・ライン８４がある。その１ビット・ラインは、グ
ループ７４の各々に対するものである。各ビット・ライ
ン８４は、以下に説明するように、個々のリストア回路
に接続されている。このようにビット・ラインは、多数
のセグメントに分けられるので、評価されたメモリ・ア
ドレスに対応するこれらのアクセスされたセグメントの
み接続されることが要求される。これらのビット・ライ
ンを条件付きでアクセスして、アレイをリストアできる
いくつかの方法がある。２つの方法を、図５，６に示
す。
ット・ライン８４がある。その１ビット・ラインは、グ
ループ７４の各々に対するものである。各ビット・ライ
ン８４は、以下に説明するように、個々のリストア回路
に接続されている。このようにビット・ラインは、多数
のセグメントに分けられるので、評価されたメモリ・ア
ドレスに対応するこれらのアクセスされたセグメントの
み接続されることが要求される。これらのビット・ライ
ンを条件付きでアクセスして、アレイをリストアできる
いくつかの方法がある。２つの方法を、図５，６に示
す。
【００２１】図５の方法では、リストアは条件付きでタ
ーンオフされる。言い換えれば、アレイはリストア状態
に保持され、グループ７８，８０のプレデコードされた
アドレス・ラインをデコードすることによって付勢され
るワード・ラインに基づいて、アクセスされたセグメン
トに対してのみ、リストアはターンオフされる。ビット
・ライン８４は、複数のインバータ８６にそれぞれ接続
される。インバータ８６の出力は、複数の電界効果トラ
ンジスタ（ＦＥＴ）８８のゲートにそれぞれ接続され
る。各ビット・ラインは、また、２個のＰＭＯＳトラン
ジスタ１００，１０２のドレインに接続される。トラン
ジスタ１００，１０２のソースは、基準電圧Ｖddに接続
される。各インバータ８６の出力は、また、対応するト
ランジスタ１０２のゲートに接続される。各トランジス
タ１００のゲートは、グループ８０の対応するプレデコ
ードされたアドレス・ラインに接続される。
ーンオフされる。言い換えれば、アレイはリストア状態
に保持され、グループ７８，８０のプレデコードされた
アドレス・ラインをデコードすることによって付勢され
るワード・ラインに基づいて、アクセスされたセグメン
トに対してのみ、リストアはターンオフされる。ビット
・ライン８４は、複数のインバータ８６にそれぞれ接続
される。インバータ８６の出力は、複数の電界効果トラ
ンジスタ（ＦＥＴ）８８のゲートにそれぞれ接続され
る。各ビット・ラインは、また、２個のＰＭＯＳトラン
ジスタ１００，１０２のドレインに接続される。トラン
ジスタ１００，１０２のソースは、基準電圧Ｖddに接続
される。各インバータ８６の出力は、また、対応するト
ランジスタ１０２のゲートに接続される。各トランジス
タ１００のゲートは、グループ８０の対応するプレデコ
ードされたアドレス・ラインに接続される。
【００２２】ＦＥＴ８８のソースは、共通グランドに接
続され、ドレインは１つのインバータ９０の入力に接続
される（すなわち、トランジスタ８８は並列に接続され
る）。２つの追加のＰＭＯＳトランジスタ９２，９４
は、また、それらのドレインを、インバータ９０の入力
に接続している。トランジスタ９０，９２のソースは、
基準電圧Ｖddに接続される。インバータ９０の出力は、
トランジスタ９４のゲートに接続される。この回路（ト
ランジスタ８８，インバータ９０，トランジスタ９２，
９４）は、プレデコードされたアドレス・ラインに基づ
いてアレイをリストアすることを可能にするダイナミッ
ク・マルチプレクサである。トランジスタ９２のゲート
は、ＮＯＲゲート９６の出力に、介在遅延素子９８によ
って接続される。ＮＯＲゲート９６は、４つの入力を有
し、これら入力は、グループ８０のプレデコードされた
アドレス・ラインからのものである。言い換えれば、Ｎ
ＯＲゲート９６の出力は、グループ８０のプレデコード
されたアドレス・ラインのすべてがターンオフされてい
るときのみ（すべてのセルは、アイドル状態である）、
ターンオンされる。遅延素子９８に対して適切な値を選
択して、同時のプリチャージおよびディスチャージを防
止する。
続され、ドレインは１つのインバータ９０の入力に接続
される（すなわち、トランジスタ８８は並列に接続され
る）。２つの追加のＰＭＯＳトランジスタ９２，９４
は、また、それらのドレインを、インバータ９０の入力
に接続している。トランジスタ９０，９２のソースは、
基準電圧Ｖddに接続される。インバータ９０の出力は、
トランジスタ９４のゲートに接続される。この回路（ト
ランジスタ８８，インバータ９０，トランジスタ９２，
９４）は、プレデコードされたアドレス・ラインに基づ
いてアレイをリストアすることを可能にするダイナミッ
ク・マルチプレクサである。トランジスタ９２のゲート
は、ＮＯＲゲート９６の出力に、介在遅延素子９８によ
って接続される。ＮＯＲゲート９６は、４つの入力を有
し、これら入力は、グループ８０のプレデコードされた
アドレス・ラインからのものである。言い換えれば、Ｎ
ＯＲゲート９６の出力は、グループ８０のプレデコード
されたアドレス・ラインのすべてがターンオフされてい
るときのみ（すべてのセルは、アイドル状態である）、
ターンオンされる。遅延素子９８に対して適切な値を選
択して、同時のプリチャージおよびディスチャージを防
止する。
【００２３】アドレスがデコードされた後、１ワード・
ラインのみが選択される。このワード・ラインは、メモ
リ・セルを“ターンオン（ｔｕｒｎ ｏｎ）”し、読取
り動作または書込み動作が発生する。グループ７４の例
示的な８本のワード・ラインのうちのいずれか１つが選
択されると、グループ８０の対応するプレデコードされ
たアドレス・ラインは、グループ７４のためのプリチャ
ージ・デバイスをターンオフする。読取り／書込みが終
わった後、ワード・ラインは選択解除され、プレデコー
ドされたアドレス・ラインをシャットオフし、したがっ
て、プリチャージ・デバイスをターンオンする。残りの
ワード・ラインは選択されないので、残りのアレイはア
クセスされない。すなわち、他のプレデコードされたア
ドレス・ラインは、状態を変えず、すべての他のプリチ
ャージ・デバイスは“オン”のままである。したがっ
て、アクセスされたセグメントのみがリストアされ、他
のセグメントは状態を変えない（すなわち、他のセグメ
ントは、リストア状態ではオンのままである）。アレイ
がアクセスされていないとき、いずれのプレデコードさ
れたアドレス・ラインも選択されず、したがってすべて
のプリチャージ・デバイスは、オン状態のままである。
回路は状態を変えないので、回路は電力を消費しない
（漏洩および雑音を除いて）。この構成は、長いビット
・ラインに固有の雑音（ソフトエラー，結合雑音，漏
洩）からアレイを保護する更なる利点を有している。条
件付きリストア回路７０は、リップル・ドミノ・アレイ
（Ｒｉｐｐｌｅ Ｄｏｍｉｎｏ Ａｒｒａｙ）と呼ばれ
るＲＡＭ構成において特に有用である。Ｒｉｐｐｌｅ
Ｄｏｍｉｎｏ Ａｒｒａｙは、米国特許出願第０８／５
２５，９３９号，第０８／５２５，４４４号，第０８／
５２５，９９４号および第０８／５２５，９３５号明細
書に開示されており、これら明細書の内容は、本願明細
書に引用される。
ラインのみが選択される。このワード・ラインは、メモ
リ・セルを“ターンオン（ｔｕｒｎ ｏｎ）”し、読取
り動作または書込み動作が発生する。グループ７４の例
示的な８本のワード・ラインのうちのいずれか１つが選
択されると、グループ８０の対応するプレデコードされ
たアドレス・ラインは、グループ７４のためのプリチャ
ージ・デバイスをターンオフする。読取り／書込みが終
わった後、ワード・ラインは選択解除され、プレデコー
ドされたアドレス・ラインをシャットオフし、したがっ
て、プリチャージ・デバイスをターンオンする。残りの
ワード・ラインは選択されないので、残りのアレイはア
クセスされない。すなわち、他のプレデコードされたア
ドレス・ラインは、状態を変えず、すべての他のプリチ
ャージ・デバイスは“オン”のままである。したがっ
て、アクセスされたセグメントのみがリストアされ、他
のセグメントは状態を変えない（すなわち、他のセグメ
ントは、リストア状態ではオンのままである）。アレイ
がアクセスされていないとき、いずれのプレデコードさ
れたアドレス・ラインも選択されず、したがってすべて
のプリチャージ・デバイスは、オン状態のままである。
回路は状態を変えないので、回路は電力を消費しない
（漏洩および雑音を除いて）。この構成は、長いビット
・ラインに固有の雑音（ソフトエラー，結合雑音，漏
洩）からアレイを保護する更なる利点を有している。条
件付きリストア回路７０は、リップル・ドミノ・アレイ
（Ｒｉｐｐｌｅ Ｄｏｍｉｎｏ Ａｒｒａｙ）と呼ばれ
るＲＡＭ構成において特に有用である。Ｒｉｐｐｌｅ
Ｄｏｍｉｎｏ Ａｒｒａｙは、米国特許出願第０８／５
２５，９３９号，第０８／５２５，４４４号，第０８／
５２５，９９４号および第０８／５２５，９３５号明細
書に開示されており、これら明細書の内容は、本願明細
書に引用される。
【００２４】図６は、さらに他の条件付きリストア回路
１１０を示す。このリストア回路は、また、類似のＳＲ
ＡＭアレイの複数のメモリ・セルを選択的にリストアす
るように構成されている。図示のアレイは、８×４のプ
レデコードされたアドレス・ラインを有する、図５に示
す同じ種類のワード・ライン・デコーダを用いている。
しかし、図６では、プレデコードされたラインは、条件
付きリストア回路の一部ではないので、これらラインは
図を明瞭にするために省略している。各グループのセル
は、類似のプリチャージ・デバイスに接続されたビット
・ライン１１２を有している。この類似のプリチャージ
・デバイスは、インバータ１１４と、２個のＰＭＯＳト
ランジスタ１１６，１１８とを有し、これらトランジス
タのドレインは、インバータ１１４の入力に接続され、
ソースは、Ｖddに接続されている。各インバータ１１４
の出力は、複数のＦＥＴ１２０のうちの１つのゲートに
接続され、これらＦＥＴのソースは共通グランドに接続
され、ドレインはインバータ１２２の入力に接続されて
いる。前述したように、２個のＰＭＯＳトランジスタ１
２４，１２６は、それらのドレインを、インバータ１２
２の入力に接続し、インバータ１２２の出力は、トラン
ジスタ１２６のゲートに接続され、トランジスタ１２
４，１２６のソースは、Ｖddに接続されている。システ
ム・クロックへの接続は示されていないが、グループ７
８，８０のアドレス・ラインの元にあることを理解すべ
きである。
１１０を示す。このリストア回路は、また、類似のＳＲ
ＡＭアレイの複数のメモリ・セルを選択的にリストアす
るように構成されている。図示のアレイは、８×４のプ
レデコードされたアドレス・ラインを有する、図５に示
す同じ種類のワード・ライン・デコーダを用いている。
しかし、図６では、プレデコードされたラインは、条件
付きリストア回路の一部ではないので、これらラインは
図を明瞭にするために省略している。各グループのセル
は、類似のプリチャージ・デバイスに接続されたビット
・ライン１１２を有している。この類似のプリチャージ
・デバイスは、インバータ１１４と、２個のＰＭＯＳト
ランジスタ１１６，１１８とを有し、これらトランジス
タのドレインは、インバータ１１４の入力に接続され、
ソースは、Ｖddに接続されている。各インバータ１１４
の出力は、複数のＦＥＴ１２０のうちの１つのゲートに
接続され、これらＦＥＴのソースは共通グランドに接続
され、ドレインはインバータ１２２の入力に接続されて
いる。前述したように、２個のＰＭＯＳトランジスタ１
２４，１２６は、それらのドレインを、インバータ１２
２の入力に接続し、インバータ１２２の出力は、トラン
ジスタ１２６のゲートに接続され、トランジスタ１２
４，１２６のソースは、Ｖddに接続されている。システ
ム・クロックへの接続は示されていないが、グループ７
８，８０のアドレス・ラインの元にあることを理解すべ
きである。
【００２５】各インバータ１１４の出力は、同様に、ト
ランジスタ１１８のゲートに接続されるが、各トランジ
スタ１１６のゲートは、複数のＮＡＮＤゲート１２８の
うちの１つの出力に接続されている。各ゲート１２８
は、２つの入力を有し、その一方は、対応するインバー
タ１１４の出力からのものであり、他方は、システム・
クロックからのものである。システム・クロックは、ま
た、追加のＮＡＮＤゲート１３０への入力である。この
ＮＡＮＤゲートは、ＰＭＯＳトランジスタ１２４のゲー
ト上のチャージを制御する。ＮＡＮＤゲート１３０の他
方の入力は、インバータ１２２の出力に接続されてい
る。
ランジスタ１１８のゲートに接続されるが、各トランジ
スタ１１６のゲートは、複数のＮＡＮＤゲート１２８の
うちの１つの出力に接続されている。各ゲート１２８
は、２つの入力を有し、その一方は、対応するインバー
タ１１４の出力からのものであり、他方は、システム・
クロックからのものである。システム・クロックは、ま
た、追加のＮＡＮＤゲート１３０への入力である。この
ＮＡＮＤゲートは、ＰＭＯＳトランジスタ１２４のゲー
ト上のチャージを制御する。ＮＡＮＤゲート１３０の他
方の入力は、インバータ１２２の出力に接続されてい
る。
【００２６】図６の方法では、リストアは条件付きでタ
ーンオンされる。すなわち、アクセスされたセグメント
のみがリストアされる。回路が状態を変えるならば（デ
ィスチャージ）、リストアのみが要求される。セグメン
トがアクセス（読取り／書込み）された後に、データは
プリチャージ・デバイスにフィードバックされる。回路
が状態を変えるならば（０へディスチャージ）、セルが
リストアされる。回路が状態を変えないならば、リスト
ア回路はオフのままである。リストア・デバイスは、ロ
ーカル・データによって制御されるので、そのセグメン
トがアクセスされるならば、ターンオンされる。アレイ
がアイドル状態にあると、ビット・ラインはディスチャ
ージせず、したがってリストア回路はターンオンしな
い。
ーンオンされる。すなわち、アクセスされたセグメント
のみがリストアされる。回路が状態を変えるならば（デ
ィスチャージ）、リストアのみが要求される。セグメン
トがアクセス（読取り／書込み）された後に、データは
プリチャージ・デバイスにフィードバックされる。回路
が状態を変えるならば（０へディスチャージ）、セルが
リストアされる。回路が状態を変えないならば、リスト
ア回路はオフのままである。リストア・デバイスは、ロ
ーカル・データによって制御されるので、そのセグメン
トがアクセスされるならば、ターンオンされる。アレイ
がアイドル状態にあると、ビット・ラインはディスチャ
ージせず、したがってリストア回路はターンオンしな
い。
【００２７】図５，６の実施例では、オーバラップ電流
により、リストア回路にわずかな電力消費が存在する。
図７，８は、典型的なリストア回路と、関連するタイミ
ング図とを示している。図からわかるように、ＤＡＴＡ
信号がロー状態からハイ状態になる前に、ＲＥＳＴＯＲ
Ｅ信号はロー状態からハイ状態になり、オーバラップ電
流を避け、およびＲＥＳＴＯＲＥ信号がハイ状態からロ
ー状態になる前に、同じ理由により、ＤＡＴＡ信号はハ
イ状態からロー状態になる。ＤＡＴＡ信号およびＲＥＳ
ＴＯＲＥ信号の両方が、ハイに変化した後にのみ、ＯＵ
Ｔ信号がロー状態からハイ状態に変わるが、ＲＥＳＴＯ
ＲＥ信号がロー状態に変わった後に、ＯＵＴ信号はロー
状態に戻る。ダイナミック回路設計の当業者であれば、
オーバラップ電流をさらに減少させるのに用いることの
できるいくつかの異なる変形例が存在することがわかる
であろう。例えば、図９は、グループ７８，８０のプレ
デコードされたアドレス・ライン上の信号を、さらに効
率良くするためにどのように設計できるかを示してい
る。関連するプレデコードされたアドレス・ライン８０
ａ上の信号が、ハイ状態からロー状態に低下する前に、
７６のようなワード・ライン上の信号は、ハイ状態から
ロー状態に低下する。したがって、ビット・ライン８４
は、アクティブ・プルダウン・ファイティング（ｆｉｇ
ｈｔｉｎｇ）ＰＭＯＳトランジスタ１００とはならな
い。他の実施例では、パルス伸張器（図示せず）を、プ
レデコードされたアドレス・ライン８０ａ上の信号がト
ランジスタ１００に到達する前に、この信号に適用する
ことができ、伸張された信号を、ワード・ライン上の信
号が低下した後に、低下させることができる。他の実施
例を、図１０に示す。この実施例では、“ｆｏｏｔ”す
なわちグランド割込みが、リストア回路１３２のパス中
に設けられる。図１０の回路は、図６の回路に類似して
いるが、フット・デバイス１３４と、図５に示すＯＲゲ
ートに類似のＯＲゲート１３８によって制御される遅延
素子１３６とを有している。この実施例では、各ＦＥＴ
１４０のソースは、ＮＦＥＴ１４２のドレインに接続さ
れ、ＮＦＥＴ１４２のソースは、グランドに接続され、
ゲートは、ゲート１４４の出力に接続されている。ＮＦ
ＥＴ１４２のこの制御は、遅延素子１３６について適切
な値を選択することによって、リストア回路がオーバラ
ップ電流を防止することを可能にする。
により、リストア回路にわずかな電力消費が存在する。
図７，８は、典型的なリストア回路と、関連するタイミ
ング図とを示している。図からわかるように、ＤＡＴＡ
信号がロー状態からハイ状態になる前に、ＲＥＳＴＯＲ
Ｅ信号はロー状態からハイ状態になり、オーバラップ電
流を避け、およびＲＥＳＴＯＲＥ信号がハイ状態からロ
ー状態になる前に、同じ理由により、ＤＡＴＡ信号はハ
イ状態からロー状態になる。ＤＡＴＡ信号およびＲＥＳ
ＴＯＲＥ信号の両方が、ハイに変化した後にのみ、ＯＵ
Ｔ信号がロー状態からハイ状態に変わるが、ＲＥＳＴＯ
ＲＥ信号がロー状態に変わった後に、ＯＵＴ信号はロー
状態に戻る。ダイナミック回路設計の当業者であれば、
オーバラップ電流をさらに減少させるのに用いることの
できるいくつかの異なる変形例が存在することがわかる
であろう。例えば、図９は、グループ７８，８０のプレ
デコードされたアドレス・ライン上の信号を、さらに効
率良くするためにどのように設計できるかを示してい
る。関連するプレデコードされたアドレス・ライン８０
ａ上の信号が、ハイ状態からロー状態に低下する前に、
７６のようなワード・ライン上の信号は、ハイ状態から
ロー状態に低下する。したがって、ビット・ライン８４
は、アクティブ・プルダウン・ファイティング（ｆｉｇ
ｈｔｉｎｇ）ＰＭＯＳトランジスタ１００とはならな
い。他の実施例では、パルス伸張器（図示せず）を、プ
レデコードされたアドレス・ライン８０ａ上の信号がト
ランジスタ１００に到達する前に、この信号に適用する
ことができ、伸張された信号を、ワード・ライン上の信
号が低下した後に、低下させることができる。他の実施
例を、図１０に示す。この実施例では、“ｆｏｏｔ”す
なわちグランド割込みが、リストア回路１３２のパス中
に設けられる。図１０の回路は、図６の回路に類似して
いるが、フット・デバイス１３４と、図５に示すＯＲゲ
ートに類似のＯＲゲート１３８によって制御される遅延
素子１３６とを有している。この実施例では、各ＦＥＴ
１４０のソースは、ＮＦＥＴ１４２のドレインに接続さ
れ、ＮＦＥＴ１４２のソースは、グランドに接続され、
ゲートは、ゲート１４４の出力に接続されている。ＮＦ
ＥＴ１４２のこの制御は、遅延素子１３６について適切
な値を選択することによって、リストア回路がオーバラ
ップ電流を防止することを可能にする。
【００２８】本発明を特定の実施例について説明した
が、この説明は制限された意味で解釈されることを意味
しない。開示した実施例の種々の変更、および本発明の
他の実施例は、本発明の説明により当業者には明らかと
なるであろう。したがって、本発明の趣旨と範囲から逸
脱することなく、このような変更を行うことができるこ
とが予想される。
が、この説明は制限された意味で解釈されることを意味
しない。開示した実施例の種々の変更、および本発明の
他の実施例は、本発明の説明により当業者には明らかと
なるであろう。したがって、本発明の趣旨と範囲から逸
脱することなく、このような変更を行うことができるこ
とが予想される。
【００２９】まとめして、本発明の構成に関して以下の
事項を開示する。 （１）複数のデジタル値を電気的にリストアおよびアク
セスする装置において、前記デジタル値を別個にリスト
アするメモリ・アレイ手段と、前記メモリ・アレイ手段
をアドレスするワード・ライン手段と、前記メモリ・ア
レイ手段から読取り、または前記メモリ・アレイ手段へ
書込む評価手段と、前記評価手段が、前記メモリ・アレ
イ手段に動作するとき、前記メモリ・アレイ手段を条件
付きでリストアするプリチャージ手段と、を備えること
を特徴とする装置。 （２）前記メモリ・アレイ手段は、複数の個々のメモリ
・セルを有し、前記ワード・ライン手段は、前記メモリ
・セルにそれぞれ接続された複数本のワード・ライン
と、所定のワード・ラインと関連したアドレスに基づい
て、前記所定のワード・ラインを選択するワード・ライ
ン・デコーダとを有している、ことを特徴とする上記
（１）に記載の装置。 （３）前記評価手段は、特定のデジタル値をリターン
し、前記プリチャージ手段は、前記評価手段が前記特定
のデジタル値をリターンした後に、前記メモリ・アレイ
手段に前記特定のデジタル値をロードすることによっ
て、前記メモリ・アレイをプリチャージするフィードバ
ック手段を有する、ことを特徴とする上記（１）に記載
の装置。 （４）前記プリチャージ手段は、前記メモリ・アレイ手
段の選択された部分をリストアするために、前記メモリ
・アレイ手段に接続された複数のビット・ラインを有す
る、ことを特徴とする上記（１）に記載の装置。 （５）前記プリチャージ手段は、前記メモリ・アレイ手
段をリストアするダイナミック・マルチプレクサ手段を
有する、ことを特徴とする上記（１）に記載の装置。 （６）前記ワード・ライン・デコーダは、第１および第
２のグループのプレデコードされたアドレス・ラインを
さらに有する、ことを特徴とする上記（２）に記載の装
置。 （７）前記メモリ・セルは、行によって関連づけられ、
前記ワード・ラインのうちの所定のラインは、所定の行
の各メモリ・セルに接続されている、ことを特徴とする
上記（２）に記載の装置。 （８）前記プリチャージ手段は、前記メモリ・アレイ手
段にそれぞれ接続された複数のビット・ラインと、前記
ビット・ラインを経て、前記メモリ・セルをそれぞれリ
ストアするダイナミック・マルチプレクサ手段と、を有
する、ことを特徴とする上記（２）に記載の装置。 （９）前記メモリ・アレイ手段は、複数の個々のメモリ
・セルを有し、前記特定のデジタル値は、前記メモリ・
セルのうちの所定のメモリ・セルに記憶され、前記プリ
チャージ手段は、前記メモリ・セルのうちの他のメモリ
・セルをプリチャージすることなく、前記所定のメモリ
・セルに、前記特定のデジタル値をフィードバックす
る、ことを特徴とする上記（３）に記載の装置。 （１０）前記評価手段は、前記特定のデジタル値をリタ
ーンした後、前記ワード・ライン手段を選択解除し、前
記プリチャージ手段は、前記ワード・ライン手段の前記
選択解除に応じて、前記メモリ・アレイ手段をリストア
する、ことを特徴とする上記（３）に記載の装置。 （１１）前記ワード・ライン・デコーダは、ゲート手段
を有し、その入力は、前記第１のグループの前記プレデ
コードされたアドレス・ラインのうちの１つのライン
と、前記第２のグループの前記プレデコードされたアド
レス・ラインのうちの１つのラインとに接続されてい
る、ことを特徴とする上記（６）に記載の装置。 （１２）グループに配列された複数のメモリ・セルを備
え、各グループは、グループにそれぞれ接続された複数
のビット・ラインのうちの１つのラインを有し、前記メ
モリ・セルにそれぞれ接続された複数のワード・ライン
と、前記メモリ・セルに対応するアドレスを与える複数
のプレデコードされたアドレス・ラインと、前記メモリ
・セルから読出し、または前記メモリ・セルに書込む評
価手段と、前記ビット・ラインに接続され、前記評価手
段が、前記メモリ・セルのうちの所定のメモリ・セルに
動作するとき、前記所定のメモリ・セルを条件付きでリ
ストアするプリチャージ手段と、を備えることを特徴と
するスタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）アレイ。 （１３）前記プリチャージ手段は、前記メモリ・アレイ
手段をリストアするダイナミック・マルチプレクサ手段
を有する、ことを特徴とする上記（１２）に記載のＳＲ
ＡＭアレイ。 （１４）前記評価動作の結果、リストア状態がターンオ
フされる前記所定のメモリ・セルを除いて、前記各メモ
リ・セルは、リストア状態に保持される、ことを特徴と
する上記（１２）に記載のＳＲＡＭアレイ。 （１５）前記評価動作の結果、リストア状態がターンオ
ンされる前記所定のメモリ・セルを除いて、前記各メモ
リ・セルは、非リストア状態に保持される、ことを特徴
とする上記（１２）に記載のＳＲＡＭアレイ。 （１６）前記複数のプレデコードされたアドレス・ライ
ンは、第１および第２のグループにあり、前記第２のグ
ループのプレデコードされたラインの数は、前記メモリ
・セルの前記グループの数に等しく、前記プリチャージ
手段は、前記ビット・ラインにそれぞれ接続された複数
のプリチャージ・デバイスを有し、前記各プリチャージ
・デバイスは、また、前記第２のグループの前記プレデ
コードされたアドレス・ラインのうちの１つのラインに
接続されている、ことを特徴とする上記（１４）に記載
のＳＲＡＭアレイ。 （１７）前記各ビット・ラインは、さらに条件付きリス
トア回路に接続され、このリストア回路は、前記評価動
作に応じて、前記特特定のメモリ・セルを有する前記グ
ループのうちの１つのグループに対応する前記ビット・
ラインのうちの１本のラインを選択する、ことを特徴と
する上記（１５）に記載のＳＲＡＭアレイ。 （１８）ランダム・アクセス・メモリ・アレイの内容が
評価された後に、前記ランダム・アクセス・メモリ・ア
レイをリストアする方法であって、前記ランダム・アク
セス・メモリ・アレイは、複数のメモリ・セルと、各々
が前記メモリ・セルのうちの１つのメモリ・セルに接続
された複数のワード・ラインと、ワード・ライン・デコ
ーダとを有し、前記メモリ・セルは、グループに配列さ
れ、各グループは、グループにそれぞれ接続された複数
のビット・ラインのうちの１つのラインを有し、前記方
法は、評価される所定のメモリ・セルのアドレスをエン
コードするステップと、前記エンコードされたアドレス
を、前記ワード・ライン・デコーダに転送するステップ
と、前記ワード・ライン・デコーダで前記アドレスをデ
コードして、前記ワード・ラインのうちのどのライン
が、前記所定のメモリ・セルに接続されたかを決定する
ステップと、前記デコードされたアドレスに基づいて、
前記ビット・ラインにそれぞれ接続された複数のプリチ
ャージ・デバイスのうちの１つのデバイスをダイナミッ
クに選択するステップと、前記選択されたプリチャージ
・デバイスで、前記所定のメモリ・セルを有する前記グ
ループのうちの１つのグループをリストアするステップ
と、を含むことを特徴とする方法。 （１９）前記転送ステップは、プレデコードされたアド
レス・ラインの第１および第２のグループを用いて行
い、前記第２のグループのプレデコードされたワード・
ラインの数は、前記メモリ・セルの前記グループの数に
等しく、前記選択ステップは、前記第２のグループのど
のプレデコードされたアドレス・ラインがターンオンさ
れたかに基づいて、前記プレチャージ・デバイスを選択
することにより行う、ことを特徴とする上記（１８）に
記載の方法。
事項を開示する。 （１）複数のデジタル値を電気的にリストアおよびアク
セスする装置において、前記デジタル値を別個にリスト
アするメモリ・アレイ手段と、前記メモリ・アレイ手段
をアドレスするワード・ライン手段と、前記メモリ・ア
レイ手段から読取り、または前記メモリ・アレイ手段へ
書込む評価手段と、前記評価手段が、前記メモリ・アレ
イ手段に動作するとき、前記メモリ・アレイ手段を条件
付きでリストアするプリチャージ手段と、を備えること
を特徴とする装置。 （２）前記メモリ・アレイ手段は、複数の個々のメモリ
・セルを有し、前記ワード・ライン手段は、前記メモリ
・セルにそれぞれ接続された複数本のワード・ライン
と、所定のワード・ラインと関連したアドレスに基づい
て、前記所定のワード・ラインを選択するワード・ライ
ン・デコーダとを有している、ことを特徴とする上記
（１）に記載の装置。 （３）前記評価手段は、特定のデジタル値をリターン
し、前記プリチャージ手段は、前記評価手段が前記特定
のデジタル値をリターンした後に、前記メモリ・アレイ
手段に前記特定のデジタル値をロードすることによっ
て、前記メモリ・アレイをプリチャージするフィードバ
ック手段を有する、ことを特徴とする上記（１）に記載
の装置。 （４）前記プリチャージ手段は、前記メモリ・アレイ手
段の選択された部分をリストアするために、前記メモリ
・アレイ手段に接続された複数のビット・ラインを有す
る、ことを特徴とする上記（１）に記載の装置。 （５）前記プリチャージ手段は、前記メモリ・アレイ手
段をリストアするダイナミック・マルチプレクサ手段を
有する、ことを特徴とする上記（１）に記載の装置。 （６）前記ワード・ライン・デコーダは、第１および第
２のグループのプレデコードされたアドレス・ラインを
さらに有する、ことを特徴とする上記（２）に記載の装
置。 （７）前記メモリ・セルは、行によって関連づけられ、
前記ワード・ラインのうちの所定のラインは、所定の行
の各メモリ・セルに接続されている、ことを特徴とする
上記（２）に記載の装置。 （８）前記プリチャージ手段は、前記メモリ・アレイ手
段にそれぞれ接続された複数のビット・ラインと、前記
ビット・ラインを経て、前記メモリ・セルをそれぞれリ
ストアするダイナミック・マルチプレクサ手段と、を有
する、ことを特徴とする上記（２）に記載の装置。 （９）前記メモリ・アレイ手段は、複数の個々のメモリ
・セルを有し、前記特定のデジタル値は、前記メモリ・
セルのうちの所定のメモリ・セルに記憶され、前記プリ
チャージ手段は、前記メモリ・セルのうちの他のメモリ
・セルをプリチャージすることなく、前記所定のメモリ
・セルに、前記特定のデジタル値をフィードバックす
る、ことを特徴とする上記（３）に記載の装置。 （１０）前記評価手段は、前記特定のデジタル値をリタ
ーンした後、前記ワード・ライン手段を選択解除し、前
記プリチャージ手段は、前記ワード・ライン手段の前記
選択解除に応じて、前記メモリ・アレイ手段をリストア
する、ことを特徴とする上記（３）に記載の装置。 （１１）前記ワード・ライン・デコーダは、ゲート手段
を有し、その入力は、前記第１のグループの前記プレデ
コードされたアドレス・ラインのうちの１つのライン
と、前記第２のグループの前記プレデコードされたアド
レス・ラインのうちの１つのラインとに接続されてい
る、ことを特徴とする上記（６）に記載の装置。 （１２）グループに配列された複数のメモリ・セルを備
え、各グループは、グループにそれぞれ接続された複数
のビット・ラインのうちの１つのラインを有し、前記メ
モリ・セルにそれぞれ接続された複数のワード・ライン
と、前記メモリ・セルに対応するアドレスを与える複数
のプレデコードされたアドレス・ラインと、前記メモリ
・セルから読出し、または前記メモリ・セルに書込む評
価手段と、前記ビット・ラインに接続され、前記評価手
段が、前記メモリ・セルのうちの所定のメモリ・セルに
動作するとき、前記所定のメモリ・セルを条件付きでリ
ストアするプリチャージ手段と、を備えることを特徴と
するスタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）アレイ。 （１３）前記プリチャージ手段は、前記メモリ・アレイ
手段をリストアするダイナミック・マルチプレクサ手段
を有する、ことを特徴とする上記（１２）に記載のＳＲ
ＡＭアレイ。 （１４）前記評価動作の結果、リストア状態がターンオ
フされる前記所定のメモリ・セルを除いて、前記各メモ
リ・セルは、リストア状態に保持される、ことを特徴と
する上記（１２）に記載のＳＲＡＭアレイ。 （１５）前記評価動作の結果、リストア状態がターンオ
ンされる前記所定のメモリ・セルを除いて、前記各メモ
リ・セルは、非リストア状態に保持される、ことを特徴
とする上記（１２）に記載のＳＲＡＭアレイ。 （１６）前記複数のプレデコードされたアドレス・ライ
ンは、第１および第２のグループにあり、前記第２のグ
ループのプレデコードされたラインの数は、前記メモリ
・セルの前記グループの数に等しく、前記プリチャージ
手段は、前記ビット・ラインにそれぞれ接続された複数
のプリチャージ・デバイスを有し、前記各プリチャージ
・デバイスは、また、前記第２のグループの前記プレデ
コードされたアドレス・ラインのうちの１つのラインに
接続されている、ことを特徴とする上記（１４）に記載
のＳＲＡＭアレイ。 （１７）前記各ビット・ラインは、さらに条件付きリス
トア回路に接続され、このリストア回路は、前記評価動
作に応じて、前記特特定のメモリ・セルを有する前記グ
ループのうちの１つのグループに対応する前記ビット・
ラインのうちの１本のラインを選択する、ことを特徴と
する上記（１５）に記載のＳＲＡＭアレイ。 （１８）ランダム・アクセス・メモリ・アレイの内容が
評価された後に、前記ランダム・アクセス・メモリ・ア
レイをリストアする方法であって、前記ランダム・アク
セス・メモリ・アレイは、複数のメモリ・セルと、各々
が前記メモリ・セルのうちの１つのメモリ・セルに接続
された複数のワード・ラインと、ワード・ライン・デコ
ーダとを有し、前記メモリ・セルは、グループに配列さ
れ、各グループは、グループにそれぞれ接続された複数
のビット・ラインのうちの１つのラインを有し、前記方
法は、評価される所定のメモリ・セルのアドレスをエン
コードするステップと、前記エンコードされたアドレス
を、前記ワード・ライン・デコーダに転送するステップ
と、前記ワード・ライン・デコーダで前記アドレスをデ
コードして、前記ワード・ラインのうちのどのライン
が、前記所定のメモリ・セルに接続されたかを決定する
ステップと、前記デコードされたアドレスに基づいて、
前記ビット・ラインにそれぞれ接続された複数のプリチ
ャージ・デバイスのうちの１つのデバイスをダイナミッ
クに選択するステップと、前記選択されたプリチャージ
・デバイスで、前記所定のメモリ・セルを有する前記グ
ループのうちの１つのグループをリストアするステップ
と、を含むことを特徴とする方法。 （１９）前記転送ステップは、プレデコードされたアド
レス・ラインの第１および第２のグループを用いて行
い、前記第２のグループのプレデコードされたワード・
ラインの数は、前記メモリ・セルの前記グループの数に
等しく、前記選択ステップは、前記第２のグループのど
のプレデコードされたアドレス・ラインがターンオンさ
れたかに基づいて、前記プレチャージ・デバイスを選択
することにより行う、ことを特徴とする上記（１８）に
記載の方法。
【図１】回路機能へのデータ入力に関連した制御論理に
基づいて、回路機能をプリチャージする条件付きリスト
ア回路を示す図である。
基づいて、回路機能をプリチャージする条件付きリスト
ア回路を示す図である。
【図２】回路機能からのデータ出力に基づいて回路機能
をプリチャージする他の条件付きリストア回路を示す図
である。
をプリチャージする他の条件付きリストア回路を示す図
である。
【図３】図１の条件付きリストア回路に相当する本発明
の一実施例であって、コンピュータ・プロセッサの実行
ユニットをプリチャージする実施例のブロック図であ
る。
の一実施例であって、コンピュータ・プロセッサの実行
ユニットをプリチャージする実施例のブロック図であ
る。
【図４】図２の条件付きリストア回路に相当する本発明
の他の実施例であって、コンピュータ・プロセッサの実
行ユニットをプリチャージする実施例のブロック図であ
る。
の他の実施例であって、コンピュータ・プロセッサの実
行ユニットをプリチャージする実施例のブロック図であ
る。
【図５】図１の条件付きリストア回路に相当する本発明
の他の実施例であって、ランダム・アクセス・メモリ・
アレイのメモリ・セルをプリチャージする実施例の概略
図である。
の他の実施例であって、ランダム・アクセス・メモリ・
アレイのメモリ・セルをプリチャージする実施例の概略
図である。
【図６】図２の条件付きリストア回路に相当する本発明
の他の実施例であって、ランダム・アクセス・メモリ・
アレイのメモリ・セルをプリチャージする実施例の概略
図である。
の他の実施例であって、ランダム・アクセス・メモリ・
アレイのメモリ・セルをプリチャージする実施例の概略
図である。
【図７】典型的なタイミング回路の概略図である。
【図８】図７の回路のタイミング図である。
【図９】図７の回路の他のタイミング図である。
【図１０】グランド割込みを含む、図６に類似の実施例
の概略図である。
の概略図である。
１０，２０，７０，１１０ リストア回路 １２，１２′ 回路機能 １４，１４′ 評価回路 １６，１６′ ゲート ３０，５０，７０ 条件付きリストア回路 ３２ 実行ユニット ３４，３６，５４，５６ マルチプレクサ ３８，４０，５８，６０ セレクト・ライン ４１ ＯＲゲート ４２，６２ ＡＮＤゲート ７２ メモリ・セル ７４ ８ビット・グループ ７６ ワード・ライン ７８，８０ アドレス・ライン ８２ ＡＮＤゲート ８４，１１２ ビット・ライン ８６，１１４，１２２ インバータ ８８ ＦＥＴ ９２，９４，１００，１０２，１１６，１１８，１２
４，１２６ ＰＭＯＳトランジスタ ９８，１３６ 遅延素子 １２８，１３０ ＮＡＮＤゲート １３４ フット・デバイス
４，１２６ ＰＭＯＳトランジスタ ９８，１３６ 遅延素子 １２８，１３０ ＮＡＮＤゲート １３４ フット・デバイス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョージ・エム・ラッティモア アメリカ合衆国 78750 テキサス州 オ ースティンウェスターカーク ドライブ 9108 (72)発明者 ガス・ワイ−ヤン・ユング アメリカ合衆国 78748 テキサス州 オ ースティンビルブルック プレイス 10600
Claims (19)
- 【請求項１】複数のデジタル値を電気的にリストアおよ
びアクセスする装置において、 前記デジタル値を別個にリストアするメモリ・アレイ手
段と、 前記メモリ・アレイ手段をアドレスするワード・ライン
手段と、 前記メモリ・アレイ手段から読取り、または前記メモリ
・アレイ手段へ書込む評価手段と、 前記評価手段が、前記メモリ・アレイ手段に動作すると
き、前記メモリ・アレイ手段を条件付きでリストアする
プリチャージ手段と、を備えることを特徴とする装置。 - 【請求項２】前記メモリ・アレイ手段は、複数の個々の
メモリ・セルを有し、 前記ワード・ライン手段は、前記メモリ・セルにそれぞ
れ接続された複数本のワード・ラインと、所定のワード
・ラインと関連したアドレスに基づいて、前記所定のワ
ード・ラインを選択するワード・ライン・デコーダとを
有している、ことを特徴とする請求項１記載の装置。 - 【請求項３】前記評価手段は、特定のデジタル値をリタ
ーンし、 前記プリチャージ手段は、前記評価手段が前記特定のデ
ジタル値をリターンした後に、前記メモリ・アレイ手段
に前記特定のデジタル値をロードすることによって、前
記メモリ・アレイをプリチャージするフィードバック手
段を有する、ことを特徴とする請求項１記載の装置。 - 【請求項４】前記プリチャージ手段は、前記メモリ・ア
レイ手段の選択された部分をリストアするために、前記
メモリ・アレイ手段に接続された複数のビット・ライン
を有する、ことを特徴とする請求項１記載の装置。 - 【請求項５】前記プリチャージ手段は、前記メモリ・ア
レイ手段をリストアするダイナミック・マルチプレクサ
手段を有する、ことを特徴とする請求項１記載の装置。 - 【請求項６】前記ワード・ライン・デコーダは、第１お
よび第２のグループのプレデコードされたアドレス・ラ
インをさらに有する、ことを特徴とする請求項２記載の
装置。 - 【請求項７】前記メモリ・セルは、行によって関連づけ
られ、 前記ワード・ラインのうちの所定のラインは、所定の行
の各メモリ・セルに接続されている、ことを特徴とする
請求項２記載の装置。 - 【請求項８】前記プリチャージ手段は、前記メモリ・ア
レイ手段にそれぞれ接続された複数のビット・ライン
と、 前記ビット・ラインを経て、前記メモリ・セルをそれぞ
れリストアするダイナミック・マルチプレクサ手段と、
を有する、ことを特徴とする請求項２記載の装置。 - 【請求項９】前記メモリ・アレイ手段は、複数の個々の
メモリ・セルを有し、 前記特定のデジタル値は、前記メモリ・セルのうちの所
定のメモリ・セルに記憶され、 前記プリチャージ手段は、前記メモリ・セルのうちの他
のメモリ・セルをプリチャージすることなく、前記所定
のメモリ・セルに、前記特定のデジタル値をフィードバ
ックする、ことを特徴とする請求項３記載の装置。 - 【請求項１０】前記評価手段は、前記特定のデジタル値
をリターンした後、前記ワード・ライン手段を選択解除
し、 前記プリチャージ手段は、前記ワード・ライン手段の前
記選択解除に応じて、前記メモリ・アレイ手段をリスト
アする、ことを特徴とする請求項３記載の装置。 - 【請求項１１】前記ワード・ライン・デコーダは、ゲー
ト手段を有し、その入力は、前記第１のグループの前記
プレデコードされたアドレス・ラインのうちの１つのラ
インと、前記第２のグループの前記プレデコードされた
アドレス・ラインのうちの１つのラインとに接続されて
いる、ことを特徴とする請求項６記載の装置。 - 【請求項１２】グループに配列された複数のメモリ・セ
ルを備え、各グループは、グループにそれぞれ接続され
た複数のビット・ラインのうちの１つのラインを有し、 前記メモリ・セルにそれぞれ接続された複数のワード・
ラインと、 前記メモリ・セルに対応するアドレスを与える複数のプ
レデコードされたアドレス・ラインと、 前記メモリ・セルから読出し、または前記メモリ・セル
に書込む評価手段と、前記ビット・ラインに接続され、
前記評価手段が、前記メモリ・セルのうちの所定のメモ
リ・セルに動作するとき、前記所定のメモリ・セルを条
件付きでリストアするプリチャージ手段と、を備えるこ
とを特徴とするスタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）アレイ。 - 【請求項１３】前記プリチャージ手段は、前記メモリ・
アレイ手段をリストアするダイナミック・マルチプレク
サ手段を有する、ことを特徴とする請求項１２記載のＳ
ＲＡＭアレイ。 - 【請求項１４】前記評価動作の結果、リストア状態がタ
ーンオフされる前記所定のメモリ・セルを除いて、前記
各メモリ・セルは、リストア状態に保持される、ことを
特徴とする請求項１２記載のＳＲＡＭアレイ。 - 【請求項１５】前記評価動作の結果、リストア状態がタ
ーンオンされる前記所定のメモリ・セルを除いて、前記
各メモリ・セルは、非リストア状態に保持される、こと
を特徴とする請求項１２記載のＳＲＡＭアレイ。 - 【請求項１６】前記複数のプレデコードされたアドレス
・ラインは、第１および第２のグループにあり、前記第
２のグループのプレデコードされたラインの数は、前記
メモリ・セルの前記グループの数に等しく、 前記プリチャージ手段は、前記ビット・ラインにそれぞ
れ接続された複数のプリチャージ・デバイスを有し、前
記各プリチャージ・デバイスは、また、前記第２のグル
ープの前記プレデコードされたアドレス・ラインのうち
の１つのラインに接続されている、ことを特徴とする請
求項１４記載のＳＲＡＭアレイ。 - 【請求項１７】前記各ビット・ラインは、さらに条件付
きリストア回路に接続され、このリストア回路は、前記
評価動作に応じて、前記特特定のメモリ・セルを有する
前記グループのうちの１つのグループに対応する前記ビ
ット・ラインのうちの１本のラインを選択する、ことを
特徴とする請求項１５記載のＳＲＡＭアレイ。 - 【請求項１８】ランダム・アクセス・メモリ・アレイの
内容が評価された後に、前記ランダム・アクセス・メモ
リ・アレイをリストアする方法であって、前記ランダム
・アクセス・メモリ・アレイは、複数のメモリ・セル
と、各々が前記メモリ・セルのうちの１つのメモリ・セ
ルに接続された複数のワード・ラインと、ワード・ライ
ン・デコーダとを有し、前記メモリ・セルは、グループ
に配列され、各グループは、グループにそれぞれ接続さ
れた複数のビット・ラインのうちの１つのラインを有
し、前記方法は、 評価される所定のメモリ・セルのアドレスをエンコード
するステップと、 前記エンコードされたアドレスを、前記ワード・ライン
・デコーダに転送するステップと、 前記ワード・ライン・デコーダで前記アドレスをデコー
ドして、前記ワード・ラインのうちのどのラインが、前
記所定のメモリ・セルに接続されたかを決定するステッ
プと、 前記デコードされたアドレスに基づいて、前記ビット・
ラインにそれぞれ接続された複数のプリチャージ・デバ
イスのうちの１つのデバイスをダイナミックに選択する
ステップと、 前記選択されたプリチャージ・デバイスで、前記所定の
メモリ・セルを有する前記グループのうちの１つのグル
ープをリストアするステップと、を含むことを特徴とす
る方法。 - 【請求項１９】前記転送ステップは、プレデコードされ
たアドレス・ラインの第１および第２のグループを用い
て行い、前記第２のグループのプレデコードされたワー
ド・ラインの数は、前記メモリ・セルの前記グループの
数に等しく、 前記選択ステップは、前記第２のグループのどのプレデ
コードされたアドレス・ラインがターンオンされたかに
基づいて、前記プレチャージ・デバイスを選択すること
により行う、ことを特徴とする請求項１８記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US77264596A | 1996-12-23 | 1996-12-23 | |
| US08/772645 | 1996-12-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10188565A true JPH10188565A (ja) | 1998-07-21 |
| JP3534380B2 JP3534380B2 (ja) | 2004-06-07 |
Family
ID=25095739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33033797A Expired - Fee Related JP3534380B2 (ja) | 1996-12-23 | 1997-12-01 | 複数のデジタル値を電気的にリストアおよびアクセスする装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6064616A (ja) |
| JP (1) | JP3534380B2 (ja) |
| KR (1) | KR100270006B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348863B1 (ko) * | 1999-12-30 | 2002-08-17 | 주식회사 하이닉스반도체 | 리던던시 평가회로를 구비한 메모리소자 및 리던던시평가방법 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6301176B1 (en) * | 2000-12-27 | 2001-10-09 | Lsi Logic Corporation | Asynchronous memory self time scheme |
| JP2005050417A (ja) * | 2003-07-31 | 2005-02-24 | Toshiba Corp | 半導体メモリ装置 |
| US7366047B2 (en) * | 2005-11-09 | 2008-04-29 | Infineon Technologies Ag | Method and apparatus for reducing standby current in a dynamic random access memory during self refresh |
| US7379348B2 (en) * | 2006-01-26 | 2008-05-27 | Internatioanl Business Machines Corporation | System and method of selective row energization based on write data |
| US7804728B2 (en) * | 2008-08-04 | 2010-09-28 | International Business Machines Corporation | Information handling system with SRAM precharge power conservation |
| US8611169B2 (en) | 2011-12-09 | 2013-12-17 | International Business Machines Corporation | Fine granularity power gating |
| US9183906B2 (en) | 2012-10-02 | 2015-11-10 | International Business Machines Corporation | Fine granularity power gating |
| US9099200B2 (en) | 2013-06-27 | 2015-08-04 | International Business Machines Corporation | SRAM restore tracking circuit and method |
| KR102519658B1 (ko) | 2018-01-05 | 2023-04-07 | 엘에스엠트론 주식회사 | 농업용작업차량 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4241425A (en) * | 1979-02-09 | 1980-12-23 | Bell Telephone Laboratories, Incorporated | Organization for dynamic random access memory |
| JPS589285A (ja) * | 1981-07-08 | 1983-01-19 | Toshiba Corp | 半導体装置 |
| EP0164735A3 (en) * | 1984-06-11 | 1988-11-09 | Nec Corporation | A microprocessor having a dynamic memory refresh circuit |
| JPH0640439B2 (ja) * | 1986-02-17 | 1994-05-25 | 日本電気株式会社 | 半導体記憶装置 |
| KR880008330A (ko) * | 1986-12-30 | 1988-08-30 | 강진구 | 스테이틱 램의 프리차아지 시스템 |
| JP3143950B2 (ja) * | 1991-04-30 | 2001-03-07 | 日本電気株式会社 | ダイナミックメモリー |
| JP3843145B2 (ja) * | 1995-12-25 | 2006-11-08 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| US5848015A (en) * | 1996-08-08 | 1998-12-08 | Sony Corporation | Bitline precharge halt access mode for low power operation of a memory device |
-
1997
- 1997-09-12 KR KR1019970046979A patent/KR100270006B1/ko not_active IP Right Cessation
- 1997-12-01 JP JP33033797A patent/JP3534380B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-30 US US09/128,018 patent/US6064616A/en not_active Expired - Fee Related
- 1998-07-30 US US09/128,017 patent/US6108255A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348863B1 (ko) * | 1999-12-30 | 2002-08-17 | 주식회사 하이닉스반도체 | 리던던시 평가회로를 구비한 메모리소자 및 리던던시평가방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6064616A (en) | 2000-05-16 |
| KR19980063465A (ko) | 1998-10-07 |
| US6108255A (en) | 2000-08-22 |
| KR100270006B1 (ko) | 2000-12-01 |
| JP3534380B2 (ja) | 2004-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6173379B1 (en) | Memory device for a microprocessor register file having a power management scheme and method for copying information between memory sub-cells in a single clock cycle | |
| Schultz et al. | Fully parallel integrated CAM/RAM using preclassification to enable large capacities | |
| US6317351B2 (en) | Associative cache memory capable of reconfiguring a K-way and N-set cache memory into a M-unit, K-way and N/M-set cache memory | |
| US5267210A (en) | SRAM with flash clear for selectable I/OS | |
| JP5563467B2 (ja) | アクセスとプリチャージが独立したメモリ | |
| US5544101A (en) | Memory device having a latching multiplexer and a multiplexer block therefor | |
| US6091663A (en) | Synchronous burst semiconductor memory device with parallel input/output data strobe clocks | |
| US5991191A (en) | Methods and circuits for single-memory cell multivalue data storage | |
| US5657291A (en) | Multiport register file memory cell configuration for read operation | |
| US6188629B1 (en) | Low power, static content addressable memory | |
| JP3754593B2 (ja) | データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 | |
| US5550774A (en) | Memory cache with low power consumption and method of operation | |
| JP3534380B2 (ja) | 複数のデジタル値を電気的にリストアおよびアクセスする装置 | |
| JPH07211077A (ja) | 半導体記憶装置 | |
| US8014211B2 (en) | Keeperless fully complementary static selection circuit | |
| JP2588936B2 (ja) | 半導体記憶装置 | |
| KR100283630B1 (ko) | 디코드 신호 비교 회로 | |
| US11233510B2 (en) | In memory logic functions using memory arrays | |
| US10304507B2 (en) | Memory providing signal buffering scheme for array and periphery signals and operating method of the same | |
| US10204674B2 (en) | Activation of memory core circuits in an integrated circuit | |
| US6025741A (en) | Conditional restore for execution unit | |
| US6016534A (en) | Data processing system for controlling operation of a sense amplifier in a cache | |
| GB2381095A (en) | A multi-way set-associative cache memory in which an output is selected by selecting one of the sense amplifiers | |
| US6549986B1 (en) | Low power instruction cache | |
| JP2754492B2 (ja) | 選択的にクリア可能なメモリセルを備えたメモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040302 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20040303 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040308 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090319 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |