JPH0640439B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0640439B2
JPH0640439B2 JP61033274A JP3327486A JPH0640439B2 JP H0640439 B2 JPH0640439 B2 JP H0640439B2 JP 61033274 A JP61033274 A JP 61033274A JP 3327486 A JP3327486 A JP 3327486A JP H0640439 B2 JPH0640439 B2 JP H0640439B2
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    • G11C—STATIC STORES
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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    • G—PHYSICS
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    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に係り、アドレス信号の変化
を検出し、プリチャージ，バランス用のパルス発生回路
の構成及び制御に関するものである。
〔従来の技術〕
従来、半導体記憶装置（以下ＬＳＩメモリと略す）は、
アドレス信号の変化を検出し、プリチャージ，バランス
用のパルス発生回路の構成が、第２図に示すようになっ
ている。すなわち、アドレスが変化すると、プリチャー
ジ，バランス用のパルス発生回路からプリチャージ，バ
ランス用信号φが、ワード線が立ち上がる前に発生し、
全ビット線、及び、リードバスのプリチャージ，バラン
スを行なう。
〔発明が解決しようとする問題点〕
ところが、近年、ＬＳＩメモリの集積度が増大し、ビッ
ト線の数も増え、プリチャージ，バランス用のパルス発
生回路の負荷容量が増大し、プリチャージ，バランス信
号φの高速動作が困難になり、従って、アクセスの高速
化ができないという欠点がある。また、ワード線が立ち
上がる前にビット線をプリチャージ，バランスしなけれ
ばならないため、アクセスの高速化ができないという欠
点がある。さらに、全ビット線、及び、リードバスをプ
リチャージ，バランスするため、消費電力も増大すると
いう欠点がある。
〔問題点を解決するための手段〕
本発明の半導体記憶装置は、各々が複数のメモリセルを
有する複数のメモリセルアレイブロックと、これらメモ
リセルアレイブロックにそれぞれ対応する複数のブロッ
ク指定信号の一つを入力されたアドレスに対応してアク
ティブレベルにするデコーダであって前記アドレスの変
化に応答して変化後のアドレスに対応するブロック指定
信号をインアクティブレベルからアクティブレベルに変
化前のアドレスに対応するブロック指定信号をアクティ
ブレベルからインアクティブレベルにそれぞれ変化させ
るデコーダと、前記デコーダが前記アドレスの変化に基
づき前記複数のブロック指定信号の中の所定のもののレ
ベルを変化させる前に前記アドレスの変化に応答してプ
リチャージバランス用パルスを発生するパルス発生手段
と、前記複数のメモリセルアレイブロックに各々対応し
て設けられた複数のゲート手段であって、各々が前記プ
リチャージバランス用パルスと前記複数のブロック指定
信号の中の対応するブロック指定信号を受け、当該対応
するブロック指定信号がアクティブレベルの間に発生さ
れた前記プリチャージバランス用パルスに基づき対応す
るメモリセルアレイブロックにプリチャージバランス信
号を発生する複数のゲート手段とを備え、前記変化前の
アドレスで指定されたメモリセルアレイブロックに対す
るプリチャージバランスが前記アドレスの変化にともな
い発生される前記プリチャージバランス用パルスに基づ
き実行されることを特徴とする。
〔実施例〕
次に、本発明について、図面を参照して説明する。第１
図は、本発明によるプリチャージ，バランス用のパルス
発生回路の構成の一実施例である。この構成において、
第２図に示した従来例と異なるのは、ビット線対群mxn
組を、ｍ個の論理ゲートＮＯＲ1〜ＮＯＲｍでｍ個のブ
ロックに分割した点、及び、アドレス入力信号ＡｉＹの
変化を受けて、列デコーダの出力タイミングを制御する
タイミング発生回路を有している点である。
第１図の構成は、ＮＯＲゲートの一方の入力を、プリチ
ャージ，バランス用のパルス発生回路１３から出力され
る。プリチャージ，バランス用パルスφとし、他方の入
力を、列デコーダ１５の出力Ｙ1〜Ｙｍとする．各ブロ
ックのＮＯＲゲート（ＮＯＲ1〜ＮＯＲｍ）の出力はそ
れぞれのインバータ（ＩＮＶ1〜ＩＮＶｍ）に入力さ
れ、インバータの出力は、ｎ組のビット線対をプリチャ
ージ，バランスする回路にそれぞれ入力される。アドレ
ス入力信号ＡｉＸの変化がアドレス変化検出回路１２に
よって検出され、その出力φAは記憶装置の内部制御信
号となり、プリチャージ，バランス用のパルス発生回路
１３に入力され、プリチャージ，バランス用のパルス発
生回路１３の出力であるプリチャージ，バランス用信号
φが、各論理ゲートＮＯＲ1〜ＮＯＲｍの入力に与えら
れる。また、アドレス入力信号ＡｉＹが変化することに
よって、アドレス入力信号ＡｉＹの変化が、タイミング
発生回路１４に入力され、タイミング発生回路１４によ
って、タイミング制御された出力φBは、記憶装置の内
部制御信号となり、列デコーダ１５に入力され、列デコ
ーダ１５の出力Ｙ１〜Ｙｍが、各論理ゲートＮＯＲ1〜
ＮＯＲｍの入力に与えられる。ここで、プリチャージ，
バランス用のパルス発生回路１３の出力である。プリチ
ャージ，バランス用パルスφが、Ｌｏｗレベルになって
いる時に、列デコーダ１５の出力Ｙ1がＬｏｗレベルに
なっているとすると、プリチャージ，バランス用信号φ
１だけが発生され、ビット線対ｍｘｎ組中、ｎ組だけを
プリチャージ，バランスする。
次に、第３図を用いて、プリチャージ，バランス用信号
φ１，φ２の動作タイミングを説明する。ここで、簡略
化のために、第３図のｔ1,ｔ2,ｔ３では、それぞれ、第
１図のブロック２，ブロック１，ブロック２が選択され
ているものとする。アドレス入力信号ＡｉＸが変化する
ことによって、第３図のφのようなプリチャージ，バラ
ンス信号用パルスが発生する。また、アドレス入力信号
ＡｉＹが変化することによって、第１図のタイミング発
生回路１４によってタイミング制御された列デコーダの
出力Ｙ1，Ｙ2が第３図のＹ1，Ｙ2のように出力される。
ここで、プリチャージ，バランス信号用パルスφと列デ
コーダの出力Ｙ1，Ｙ2を、第１図のＮＯＲ1ゲート，Ｎ
ＯＲ2ゲートで論理をとり、第３図のφ１φ２のよう
な、プリチャージ，バランス信号が発生する。すなわ
ち、プリチャージ，バランス信号φ1は、アドレス入力
信号，ＡｉＸ，ＡｉＹの変化によって、ブロック１が非
選択になる直前に、ブロック１のみに発生され、プリチ
ャージ，バランス信号φ2は、アドレス入力信号Ａ
ｉＸ，ＡｉＹの変化によって、ブロック２が非選択にな
る直前に、ブロック２のみに発生される。また、第３図
において、ブロック１が選択されている時は、ワード線
１が上がり、ブロック２が選択されている時はワード線
２が上がるとすれば、プリチャージ，バランス信号φ1
は、ブロック１から、データが出力された後、ワード線
１が立ち下がる時に発生され、プリチャージ，バランス
信号φ2は、ブロック２からデータが出力された後、ワ
ード線２が立ち下がる時に発生される。つまり、プリチ
ャージ，バランス信号φ1〜φｍは、第１図の列デコー
ダ１５を制御するタイミング発生回路１４によって、選
択されていたブロックが、データを出力した後、アドレ
ス入力信号ＡｉＸ，ＡｉＹの変化によって、ブロックチ
エンジが行なわれる直前に、いままで選択されていたブ
ロックにのみ発生する。なお、第１図に示した実施例に
おける論理ゲートＮＯＲ1〜ＮＯＲｍは、他の論理ゲー
トでもかまわない。
〔発明の効果〕
以上、説明したように、本発明は、ビット線対群をｍ個
に分割することにより、プリチャージ，バランス用のパ
ルス発生回路の負荷容量を従来例より軽くでき、プリチ
ャージ，バランス用信号の高速動作が可能である。ま
た、本発明は、選択されていたブロックがデータを出力
した後、非選択になる直前に、そのブロックのワード線
が立ち下がる時、プリチャージ，バランスを行なうの
で、従来例のように、ワード線が上がる前に、プリチャ
ージ，バランスをしなければならないといった制約がな
く、ひとつのブロックだけに与えられるので、そのブロ
ックだけが、プリチャージ，バランスされるため、従来
例よりも消費電力が低減できる。
【図面の簡単な説明】
第１図は、本発明のプリチャージ，バランス用のパルス
発生回路の構成を示す図である。第２図は従来のプリチ
ャージ，バランス用のパルス発生回路の構成を示す図で
ある。第３図はタイミング図である。 第１，第２において、１，２，ｎ……ビット線対、１１
……アドレスバッファ回路、１２……アドレス変化検出
回路、１３……プリチャージ，バランス用のパルス発生
回路、１４……タイミング発生回路、１５……列デコー
ダ、ＡｉＸ……Ｘアドレス入力信号、ＡｉＹ……Ｙアド
レス入力信号、φA……アドレス変化検出回路出力、φB
……タイミング発生回路出力、φ……プリチャージ，バ
ランス信号、Ｙ1〜Ｙｍ……列デコーダの出力信号、φ1
〜φｍ……各ブロックのプリチャージ，バランス信号。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】各々が複数のメモリセルを有する複数のメ
    モリセルアレイブロックと、これらメモリセルアレイブ
    ロックにそれぞれ対応する複数のブロック指定信号の一
    つを入力されたアドレスに対応してアクティブレベルに
    するデコーダであって前記アドレスの変化に応答して変
    化後のアドレスに対応するブロック指定信号をインアク
    ティブレベルからアクティブレベルに変化前のアドレス
    に対応するブロック指定信号をアクティブレベルからイ
    ンアクティブレベルにそれぞれ変化させるデコーダと、
    前記デコーダが前記アドレスの変化に基づき前記複数の
    ブロック指定信号の中の所定のもののレベルを変化させ
    る前に前記アドレスの変化に応答してプリチャージバラ
    ンス用パルスを発生するパルス発生手段と、前記複数の
    メモリセルアレイブロックに各々対応して設けられた複
    数のゲート手段であって、各々が前記プリチャージバラ
    ンス用パルスと前記複数のブロック指定信号の中の対応
    するブロック指定信号を受け、当該対応するブロック指
    定信号がアクティブレベルの間に発生された前記プリチ
    ャージバランス用パルスに基づき対応するメモリセルア
    レイブロックにプリチャージバランス信号を発生する複
    数のゲート手段とを備え、前記変化前のアドレスで指定
    されたメモリセルアレイブロックに対するプリチャージ
    バランスが前記アドレスの変化にともない発生される前
    記プリチャージバランス用パルスに基づき実行されるこ
    とを特徴とする半導体記憶装置。
JP61033274A 1986-02-17 1986-02-17 半導体記憶装置 Expired - Lifetime JPH0640439B2 (ja)

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