JP3358030B2 - 半導体メモリ装置及びその初期化方法 - Google Patents
半導体メモリ装置及びその初期化方法Info
- Publication number
- JP3358030B2 JP3358030B2 JP02733593A JP2733593A JP3358030B2 JP 3358030 B2 JP3358030 B2 JP 3358030B2 JP 02733593 A JP02733593 A JP 02733593A JP 2733593 A JP2733593 A JP 2733593A JP 3358030 B2 JP3358030 B2 JP 3358030B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- bit line
- circuit
- initialization
- precharge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置にお
いてメモリセル・アレイの記憶情報を初期化する方法に
関する。
いてメモリセル・アレイの記憶情報を初期化する方法に
関する。
【０００２】
【従来の技術】半導体メモリ装置のデバイス試験におい
ては、各メモリセルの記憶情報が既知の値を有していな
ければならないが、電源を投入しただけでは不定の値に
なっているので、試験に先立ち、全てのメモリセルに一
定のデータ（０または１）を書き込んで、初期化するよ
うにしている。一般の半導体メモリ装置たとえばＤＲＡ
Ｍでは、メモリセル領域が多数のメモリセル・アレイと
称されるメモリブロックに分割されているため、各メモ
リセル・アレイ毎に初期化が行われる。
ては、各メモリセルの記憶情報が既知の値を有していな
ければならないが、電源を投入しただけでは不定の値に
なっているので、試験に先立ち、全てのメモリセルに一
定のデータ（０または１）を書き込んで、初期化するよ
うにしている。一般の半導体メモリ装置たとえばＤＲＡ
Ｍでは、メモリセル領域が多数のメモリセル・アレイと
称されるメモリブロックに分割されているため、各メモ
リセル・アレイ毎に初期化が行われる。
【０００３】図５にＤＲＡＭの典型的なメモリセル・ア
レイの構成を示す。この図では、説明の便宜上、アレイ
・サイズを１６列（Ｘアドレス）、８行（Ｙアドレス）
に簡略化している。このメモリセル・アレイにおいて
は、各行に１個ずつ設けられた差動形センスアンプＳＡ
i とプリチャージ回路ＰＲi とにトランスファゲートＴ
Ｒ1,ＴＲ2 を介して一対の相補形ビット線ＢＬi ，ＢＬ
i-が接続され、一方のビット線ＢＬi と偶数番目のワー
ド線ＷＬ0,ＷＬ2,…ＷＬ14との交差位置には偶数列のメ
モリセルＭＣi,0 ，ＭＣi,2 ，…ＭＣi,14が配置（接
続）され、他方のビット線ＢＬi-と奇数番目のワード線
ＷＬ1,ＷＬ3,…ＷＬ15との交差位置には奇数列のメモリ
セルＭＣi,1 ，ＭＣi,3 ，…ＭＣi,15が配置（接続）さ
れ、メモリセル・アレイ全体として８（行）×１６
（列）個のメモリセルがマトリクス状に配列されてい
る。各メモリセルＭＣi,j は、１個のトランジスタと１
個のストレージキャパシタとからなっている。
レイの構成を示す。この図では、説明の便宜上、アレイ
・サイズを１６列（Ｘアドレス）、８行（Ｙアドレス）
に簡略化している。このメモリセル・アレイにおいて
は、各行に１個ずつ設けられた差動形センスアンプＳＡ
i とプリチャージ回路ＰＲi とにトランスファゲートＴ
Ｒ1,ＴＲ2 を介して一対の相補形ビット線ＢＬi ，ＢＬ
i-が接続され、一方のビット線ＢＬi と偶数番目のワー
ド線ＷＬ0,ＷＬ2,…ＷＬ14との交差位置には偶数列のメ
モリセルＭＣi,0 ，ＭＣi,2 ，…ＭＣi,14が配置（接
続）され、他方のビット線ＢＬi-と奇数番目のワード線
ＷＬ1,ＷＬ3,…ＷＬ15との交差位置には奇数列のメモリ
セルＭＣi,1 ，ＭＣi,3 ，…ＭＣi,15が配置（接続）さ
れ、メモリセル・アレイ全体として８（行）×１６
（列）個のメモリセルがマトリクス状に配列されてい
る。各メモリセルＭＣi,j は、１個のトランジスタと１
個のストレージキャパシタとからなっている。
【０００４】図６につき、このメモリセル・アレイにお
けるメモリセルへのデータの書き込みまたは読み出しの
動作を説明する。読み出しまたは書き込み前のスタンバ
イ状態では、イコライズ制御信号φＥがＨレベルで、各
行のプリチャージ回路ＰＲiのトランジスタＴＲ3,ＴＲ
4,ＴＲ5 はオンになっている。プリチャージ給電線ＢＬ
ＲにはＶcc／２レベルの電圧が与えられており、この給
電線ＢＬＲからトランジスタＴＲ3,ＴＲ4,ＴＲ5 を介し
て各行のビット線ＢＬi,ＢＬi-がＶcc／２レベルの電圧
にプリチャージされている。読み出しまたは書き込みの
ため外部ロウ・アドレス・ストローブ信号ＲＡＳ- がＬ
レベルに立ち下がると、これに応動してイコライズ制御
信号φＥがＬレベルになり、各行のプリチャージ回路Ｐ
Ｒi のトランジスタＴＲ3,ＴＲ4,ＴＲ5 はオフになる。
次に、選択された列のワード線ＷＬj が活性化されて、
そのワード線ＷＬj に接続されている各メモリセルＭＣ
0,j ，ＭＣ1,j ，…ＭＣ7,j の記憶情報に応じてビット
線（たとえばＢＬi- )の電位が変化する。図６の例で
は、記憶情報が“０”であり、ビット線ＢＬi-の電位が
Ｖcc／２レベルから低い方へわずかに変化する。
けるメモリセルへのデータの書き込みまたは読み出しの
動作を説明する。読み出しまたは書き込み前のスタンバ
イ状態では、イコライズ制御信号φＥがＨレベルで、各
行のプリチャージ回路ＰＲiのトランジスタＴＲ3,ＴＲ
4,ＴＲ5 はオンになっている。プリチャージ給電線ＢＬ
ＲにはＶcc／２レベルの電圧が与えられており、この給
電線ＢＬＲからトランジスタＴＲ3,ＴＲ4,ＴＲ5 を介し
て各行のビット線ＢＬi,ＢＬi-がＶcc／２レベルの電圧
にプリチャージされている。読み出しまたは書き込みの
ため外部ロウ・アドレス・ストローブ信号ＲＡＳ- がＬ
レベルに立ち下がると、これに応動してイコライズ制御
信号φＥがＬレベルになり、各行のプリチャージ回路Ｐ
Ｒi のトランジスタＴＲ3,ＴＲ4,ＴＲ5 はオフになる。
次に、選択された列のワード線ＷＬj が活性化されて、
そのワード線ＷＬj に接続されている各メモリセルＭＣ
0,j ，ＭＣ1,j ，…ＭＣ7,j の記憶情報に応じてビット
線（たとえばＢＬi- )の電位が変化する。図６の例で
は、記憶情報が“０”であり、ビット線ＢＬi-の電位が
Ｖcc／２レベルから低い方へわずかに変化する。
【０００５】次に、一方のセンスアンプ駆動信号ＮＣが
Ｖss（Ｌレベル電圧）まで引き下げられるとともに他方
のセンスアンプ駆動信号ＰＣがＶcc（Ｈレベル電圧）ま
で引き上げられ、これに応動して各行のセンスアンプＳ
Ａは各一対のビット線ＢＬi,ＢＬi-のいずれか一方をＶ
ssまで引き下げ、他方をＶccまで引き上げるようにして
ビット線電位をディジタルロジックの電位まで増幅す
る。この時、信号φＴがハイレベルであるので、トラン
ジスタＴＲ1,ＴＲ2 はオン状態であり、ビット線ＢＬi,
ＢＬi-とセンスアンプＳＡi とが接続される。図６の例
の場合、ビット線ＢＬi-に接続されている当該メモリセ
ルの記憶情報が“０”であるため、ビット線ＢＬi-はＶ
ss（Ｌレベル電圧）まで引き下げられる。一方、ビット
線ＢＬi はＶcc（Ｈレベル電圧）まで引き上げられる。
Ｖss（Ｌレベル電圧）まで引き下げられるとともに他方
のセンスアンプ駆動信号ＰＣがＶcc（Ｈレベル電圧）ま
で引き上げられ、これに応動して各行のセンスアンプＳ
Ａは各一対のビット線ＢＬi,ＢＬi-のいずれか一方をＶ
ssまで引き下げ、他方をＶccまで引き上げるようにして
ビット線電位をディジタルロジックの電位まで増幅す
る。この時、信号φＴがハイレベルであるので、トラン
ジスタＴＲ1,ＴＲ2 はオン状態であり、ビット線ＢＬi,
ＢＬi-とセンスアンプＳＡi とが接続される。図６の例
の場合、ビット線ＢＬi-に接続されている当該メモリセ
ルの記憶情報が“０”であるため、ビット線ＢＬi-はＶ
ss（Ｌレベル電圧）まで引き下げられる。一方、ビット
線ＢＬi はＶcc（Ｈレベル電圧）まで引き上げられる。
【０００６】次に、Ｙアドレスによって選択された行に
おいて、Ｙアドレス線ＹＳi が活性化されることによ
り、その行のトランファゲートＴＲ6,ＴＲ7 がオンし、
その行のセンスアンプＳＡi がデータ入出力線Ｉ／Ｏに
接続される。これによって、書き込みのときはデータ入
出力線Ｉ／Ｏからのデータが、トランスファゲートＴＲ
6 、センスアンプＳＡi 、トランスファゲートＴＲ1 を
介してビット線ＢＬi-に送られて、ビット線ＢＬi-とワ
ード線ＷＬj との交差位置のメモリセルＭＣi,jに書き
込まれる。読み出しのときは、メモリセルＭＣi,j から
ビット線ＢＬi-に読み出されたデータがトランスファゲ
ートＴ1 、センスアンプＳＡi 、トランスファゲートＴ
Ｒ6 を介してデータ入出力線Ｉ／Ｏに送出される。
おいて、Ｙアドレス線ＹＳi が活性化されることによ
り、その行のトランファゲートＴＲ6,ＴＲ7 がオンし、
その行のセンスアンプＳＡi がデータ入出力線Ｉ／Ｏに
接続される。これによって、書き込みのときはデータ入
出力線Ｉ／Ｏからのデータが、トランスファゲートＴＲ
6 、センスアンプＳＡi 、トランスファゲートＴＲ1 を
介してビット線ＢＬi-に送られて、ビット線ＢＬi-とワ
ード線ＷＬj との交差位置のメモリセルＭＣi,jに書き
込まれる。読み出しのときは、メモリセルＭＣi,j から
ビット線ＢＬi-に読み出されたデータがトランスファゲ
ートＴ1 、センスアンプＳＡi 、トランスファゲートＴ
Ｒ6 を介してデータ入出力線Ｉ／Ｏに送出される。
【０００７】上記したようなメモリセル・アレイの初期
化のために、従来、次のような３つの方法が行われてい
た。
化のために、従来、次のような３つの方法が行われてい
た。
【０００８】（１）ノーマル・ライト動作による初期化 （２）パラレル・ライト動作による初期化 （３）テスト動作（カラムまたはロウ・コピー・モー
ド）による初期化
ド）による初期化
【０００９】ノーマル・ライト動作による初期化は、上
記の書込動作を全メモリセルについて行うものである。
したがって、図５のメモリセル・アレイでは書込サイク
ルが１６×８回繰り返され、メモリ装置全体ではメモリ
容量分の書込サイクル、たとえば６４メガビットであれ
ば６４×１０6 回の書込サイクルが必要となる。
記の書込動作を全メモリセルについて行うものである。
したがって、図５のメモリセル・アレイでは書込サイク
ルが１６×８回繰り返され、メモリ装置全体ではメモリ
容量分の書込サイクル、たとえば６４メガビットであれ
ば６４×１０6 回の書込サイクルが必要となる。
【００１０】パラレル・ライト動作による初期化は、上
記の書込動作において各行のセンスアンプＳＡ0 〜ＳＡ
7 の駆動後に、Ｙアドレスによって選択された行たとえ
ば第０行に対して、パラレルに複数たとえば２つのＹア
ドレス線ＹＳ0,ＹＳ4 を選択して、２つのメモリセルＭ
Ｃ0,j ，ＭＣ4,j にパラレル（同時）にデータを書き込
むものである。したがって、ノーマル・ライト動作によ
る初期化と比較して、書込サイクルの回数が半分にな
る。
記の書込動作において各行のセンスアンプＳＡ0 〜ＳＡ
7 の駆動後に、Ｙアドレスによって選択された行たとえ
ば第０行に対して、パラレルに複数たとえば２つのＹア
ドレス線ＹＳ0,ＹＳ4 を選択して、２つのメモリセルＭ
Ｃ0,j ，ＭＣ4,j にパラレル（同時）にデータを書き込
むものである。したがって、ノーマル・ライト動作によ
る初期化と比較して、書込サイクルの回数が半分にな
る。
【００１１】テスト動作による初期化は、先ずノーマル
動作またはパラレル・ライト動作によって１つのワード
線たとえば第０列のワード線ＷＬ0 に接続される全ての
メモリセルＭＣ0,0 ，ＭＣ1,0 ，…ＭＣ7,0 にデータを
書き込んでから、ＷＥ／ＣＡＳビフォアＲＡＳ等の制御
によってテスト動作モードに入る。テスト動作モードで
は、ワード線ＷＬ0 に接続されるメモリセルＭＣ0,0 ，
ＭＣ1,0 ，…ＭＣ7,0の記憶データをビット線ＢＬ0,Ｂ
Ｌ1,…ＢＬ7 にそれぞれ読み出し、読み出した記憶デー
タを各行のセンスアンプＳＡ0 〜ＳＡ7 にそれぞれラッ
チさせる。そして、そのまま各センス・アンプＳＡ0 〜
ＳＡ7 を駆動し続けながら、第２列から第１４列まで偶
数列のＸアドレスをスキャンしてワード線ＷＬ0,ＷＬ2,
…ＷＬ14を順次活性化し、第０列の記憶データを他の偶
数列に転写するようにして順次書き込む。次に、奇数列
について同様の動作を繰り返す。つまり、先ず第１列の
全メモリセルＭＣ0,1 ，ＭＣ1,1 ，…ＭＣ7,1 にデータ
を書き込んでから、次にそれら第１列の記憶データを各
行のセンス・アンプＳＡ0 〜ＳＡ7 およびビット線ＢＬ
0-，ＢＬ1-…ＢＬ7-を介して他の奇数列のメモリセルに
も転写するようにして順次書き込む。
動作またはパラレル・ライト動作によって１つのワード
線たとえば第０列のワード線ＷＬ0 に接続される全ての
メモリセルＭＣ0,0 ，ＭＣ1,0 ，…ＭＣ7,0 にデータを
書き込んでから、ＷＥ／ＣＡＳビフォアＲＡＳ等の制御
によってテスト動作モードに入る。テスト動作モードで
は、ワード線ＷＬ0 に接続されるメモリセルＭＣ0,0 ，
ＭＣ1,0 ，…ＭＣ7,0の記憶データをビット線ＢＬ0,Ｂ
Ｌ1,…ＢＬ7 にそれぞれ読み出し、読み出した記憶デー
タを各行のセンスアンプＳＡ0 〜ＳＡ7 にそれぞれラッ
チさせる。そして、そのまま各センス・アンプＳＡ0 〜
ＳＡ7 を駆動し続けながら、第２列から第１４列まで偶
数列のＸアドレスをスキャンしてワード線ＷＬ0,ＷＬ2,
…ＷＬ14を順次活性化し、第０列の記憶データを他の偶
数列に転写するようにして順次書き込む。次に、奇数列
について同様の動作を繰り返す。つまり、先ず第１列の
全メモリセルＭＣ0,1 ，ＭＣ1,1 ，…ＭＣ7,1 にデータ
を書き込んでから、次にそれら第１列の記憶データを各
行のセンス・アンプＳＡ0 〜ＳＡ7 およびビット線ＢＬ
0-，ＢＬ1-…ＢＬ7-を介して他の奇数列のメモリセルに
も転写するようにして順次書き込む。
【００１２】
【発明が解決しようとする課題】ところで、最近の半導
体メモリ装置のデバイス試験では、メモリ容量の増加に
対してテスト時間の短縮化が要求されており、それに伴
って初期化時間の短縮化も要求されている。しかるに、
従来の初期化方法はいずれもこの時間短縮化の要求に適
うものではなかった。
体メモリ装置のデバイス試験では、メモリ容量の増加に
対してテスト時間の短縮化が要求されており、それに伴
って初期化時間の短縮化も要求されている。しかるに、
従来の初期化方法はいずれもこの時間短縮化の要求に適
うものではなかった。
【００１３】とりわけ、ノーマル・ライト動作による初
期化方法は、通常の書き込みサイクルをメモリセルの数
だけ繰り返すため、時間がかかりすぎる。
期化方法は、通常の書き込みサイクルをメモリセルの数
だけ繰り返すため、時間がかかりすぎる。
【００１４】また、パラレル・ライト動作による初期化
方法は、ノーマル・ライト動作による方法と比較すれば
所要時間を半分ないし数分の１に短縮できるものの、パ
ラレル化数に応じた比率までが限度で、それ以上の時間
短縮は望めない。
方法は、ノーマル・ライト動作による方法と比較すれば
所要時間を半分ないし数分の１に短縮できるものの、パ
ラレル化数に応じた比率までが限度で、それ以上の時間
短縮は望めない。
【００１５】その点、テスト動作による初期化は、１つ
の列のメモリセルに書き込んだデータをセンスアンプに
ラッチしたまま他の列のメモリセルに転写する方式であ
り、時間短縮の効果は大きい。しかし、それでも、ビッ
ト線ＢＬ0,ＢＬ1,…ＢＬ7 に接続する偶数列のメモリセ
ルとビット線ＢＬ0-，ＢＬ1- …ＢＬ7-に接続する奇数
列のメモリセルとで２回に分けて書込・転写動作を行う
必要がある。また、最近のＤＲＡＭでは、ビット線間の
寄生容量に起因する雑音を避けるために各行の相補形ビ
ット線ＢＬi,ＢＬi-を一定間隔毎に捩じってその都度互
いに位置を替えるツイスト構造が通例となっているが、
この場合は各ツイスト箇所でビット線とワード線との接
続関係が逆転するため、全メモリセルに同一のデータ
（物理的論理値）を書き込むためには、さらにツイスト
区間毎に分割して書込・転写動作を行わなくてはなら
ず、制御が非常に複雑になり、結果的に時間短縮化の効
果が薄れるという問題がある。
の列のメモリセルに書き込んだデータをセンスアンプに
ラッチしたまま他の列のメモリセルに転写する方式であ
り、時間短縮の効果は大きい。しかし、それでも、ビッ
ト線ＢＬ0,ＢＬ1,…ＢＬ7 に接続する偶数列のメモリセ
ルとビット線ＢＬ0-，ＢＬ1- …ＢＬ7-に接続する奇数
列のメモリセルとで２回に分けて書込・転写動作を行う
必要がある。また、最近のＤＲＡＭでは、ビット線間の
寄生容量に起因する雑音を避けるために各行の相補形ビ
ット線ＢＬi,ＢＬi-を一定間隔毎に捩じってその都度互
いに位置を替えるツイスト構造が通例となっているが、
この場合は各ツイスト箇所でビット線とワード線との接
続関係が逆転するため、全メモリセルに同一のデータ
（物理的論理値）を書き込むためには、さらにツイスト
区間毎に分割して書込・転写動作を行わなくてはなら
ず、制御が非常に複雑になり、結果的に時間短縮化の効
果が薄れるという問題がある。
【００１６】本発明は、かかる問題点に鑑みてなされた
もので、メモリセルへの初期化データの書込を簡単かつ
短時間で行うようにし、さらにはメモリセル・アレイ周
辺回路の基本回路構成を維持したまま初期化時間を大幅
に短縮する半導体メモリ装置およびその初期化方法を提
供することを目的とする。
もので、メモリセルへの初期化データの書込を簡単かつ
短時間で行うようにし、さらにはメモリセル・アレイ周
辺回路の基本回路構成を維持したまま初期化時間を大幅
に短縮する半導体メモリ装置およびその初期化方法を提
供することを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体メモリ装置は、複数のビット線対
と、上記複数のビット線対と交差する複数のワード線
と、上記ビット線対の一方のビット線又は他方のビット
線と上記ワード線との交差位置に配置されている複数の
メモリセルと、上記ビット線を駆動できる駆動能力で第
１の電圧、第２の電圧又はプリチャージ電圧を選択的に
出力する電圧出力回路と、上記ビット線対の一方のビッ
ト線又は他方のビット線とに上記電圧出力回路から出力
される電圧を選択的に供給する複数のプリチャージ回路
と、上記ビット線対に電気的に接続され、上記ビット線
対の一方のビット線と他方のビット線とを上記第１の電
圧と上記第２の電圧又は上記第２の電圧と上記第１の電
圧に駆動する複数のセンスアンプと、上記複数のワード
線を駆動するワード線駆動回路と、初期化状態を検出す
る初期化制御部とを有し、上記初期化制御部が初期化状
態を検出すると、上記電圧出力回路が上記第１の電圧又
は上記第２の電圧を出力し、上記プリチャージ回路が上
記電圧出力回路から出力される上記第１の電圧又は上記
第２の電圧を上記ビット線対の一方のビット線と他方の
ビット線とに供給し、上記ワード線駆動回路が上記ワー
ド線を順次に又は同時に活性化することにより上記セン
スアンプを活性化することなく上記複数のメモリセルに
同一のデータが書き込まれる。
め、本発明の半導体メモリ装置は、複数のビット線対
と、上記複数のビット線対と交差する複数のワード線
と、上記ビット線対の一方のビット線又は他方のビット
線と上記ワード線との交差位置に配置されている複数の
メモリセルと、上記ビット線を駆動できる駆動能力で第
１の電圧、第２の電圧又はプリチャージ電圧を選択的に
出力する電圧出力回路と、上記ビット線対の一方のビッ
ト線又は他方のビット線とに上記電圧出力回路から出力
される電圧を選択的に供給する複数のプリチャージ回路
と、上記ビット線対に電気的に接続され、上記ビット線
対の一方のビット線と他方のビット線とを上記第１の電
圧と上記第２の電圧又は上記第２の電圧と上記第１の電
圧に駆動する複数のセンスアンプと、上記複数のワード
線を駆動するワード線駆動回路と、初期化状態を検出す
る初期化制御部とを有し、上記初期化制御部が初期化状
態を検出すると、上記電圧出力回路が上記第１の電圧又
は上記第２の電圧を出力し、上記プリチャージ回路が上
記電圧出力回路から出力される上記第１の電圧又は上記
第２の電圧を上記ビット線対の一方のビット線と他方の
ビット線とに供給し、上記ワード線駆動回路が上記ワー
ド線を順次に又は同時に活性化することにより上記セン
スアンプを活性化することなく上記複数のメモリセルに
同一のデータが書き込まれる。
【００１８】また、本発明の半導体メモリ装置の初期化
方法は、複数のビット線対と、上記複数のビット線対と
交差する複数のワード線と、上記ビット線対の一方のビ
ット線又は他方のビット線と上記ワード線との交差位置
に配置されている複数のメモリセルと、上記ビット線対
に電気的に接続される複数のプリチャージ回路と、上記
ビット線対に電気的に接続される複数のセンスアンプ
と、上記ワード線を駆動するワード線駆動回路とを有す
る半導体メモリ装置の初期化方法であって、上記プリチ
ャージ回路を介して上記ビット線対の一方のビット線と
他方のビット線とを第１の電圧又は第２の電圧に駆動す
る工程と、上記ワード線を順次に又は同時に活性化して
上記センスアンプを活性化することなく上記複数のメモ
リセルに同一のデータを書き込む工程とを有する。
方法は、複数のビット線対と、上記複数のビット線対と
交差する複数のワード線と、上記ビット線対の一方のビ
ット線又は他方のビット線と上記ワード線との交差位置
に配置されている複数のメモリセルと、上記ビット線対
に電気的に接続される複数のプリチャージ回路と、上記
ビット線対に電気的に接続される複数のセンスアンプ
と、上記ワード線を駆動するワード線駆動回路とを有す
る半導体メモリ装置の初期化方法であって、上記プリチ
ャージ回路を介して上記ビット線対の一方のビット線と
他方のビット線とを第１の電圧又は第２の電圧に駆動す
る工程と、上記ワード線を順次に又は同時に活性化して
上記センスアンプを活性化することなく上記複数のメモ
リセルに同一のデータを書き込む工程とを有する。
【００１９】
【作用】本発明の半導体メモリ装置では、相補ビット線
対の双方のビット線を強制的に同一の論理値（ハイレベ
ル（第１の電圧）またはローレベル（第２の電圧））に
する。かかる状態の下で、あるワード線を付勢すると、
そのワード線により選択される全てのメモリセルに同一
の論理値を有するデータが書き込まれる。したがって、
ワード線を順次１本または複数本（全部一斉でも可能）
付勢するだけで相補ビット線対のどちらのビット線に接
続されているメモリセルに対しても同一のデータが書き
込まれる。
対の双方のビット線を強制的に同一の論理値（ハイレベ
ル（第１の電圧）またはローレベル（第２の電圧））に
する。かかる状態の下で、あるワード線を付勢すると、
そのワード線により選択される全てのメモリセルに同一
の論理値を有するデータが書き込まれる。したがって、
ワード線を順次１本または複数本（全部一斉でも可能）
付勢するだけで相補ビット線対のどちらのビット線に接
続されているメモリセルに対しても同一のデータが書き
込まれる。
【００２０】また、プリチャージ回路を介して各相補ビ
ット線対の双方のビット線に同一の電圧（第１の電圧又
は第２の電圧）を供給するので、メモリセル・アレイ周
辺回路の基本回路構成をそのまま利用して初期化を行う
ことができる。
ット線対の双方のビット線に同一の電圧（第１の電圧又
は第２の電圧）を供給するので、メモリセル・アレイ周
辺回路の基本回路構成をそのまま利用して初期化を行う
ことができる。
【００２１】
【実施例】以下、図１〜図４を参照して本発明の一実施
例を説明する。なお、この実施例においても、説明の便
宜上、図５のメモリセル・アレイを例にとり、このアレ
イを初期化する方法について述べる。
例を説明する。なお、この実施例においても、説明の便
宜上、図５のメモリセル・アレイを例にとり、このアレ
イを初期化する方法について述べる。
【００２２】図１は、この実施例により図５のメモリセ
ル・アレイを初期化するための装置の回路構成を示す。
この装置において、アドレスバッファ１０、カラムデコ
ーダ１２、センスアンプクロック回路１４、ワード線駆
動回路１６、ブロック選択制御部１８、センスアンプ駆
動回路２０、イコライズ制御信号発生部２２およびビッ
ト線駆動回路２６は、初期化だけでなく通常の書込、読
出、リフレッシュにも用いられる回路である。また、ア
ドレスバッファ１０、カラムデコーダ１２、センスアン
プクロック回路１４、ワード線駆動回路１６、ブロック
選択制御部１８および初期化制御部２４は従来装置のも
のと共通する回路構成であり、センスアンプ駆動回路２
０、イコライズ制御信号発生部２２およびビット線駆動
回路２６が本実施例の初期化のための特有の回路構成を
有している。
ル・アレイを初期化するための装置の回路構成を示す。
この装置において、アドレスバッファ１０、カラムデコ
ーダ１２、センスアンプクロック回路１４、ワード線駆
動回路１６、ブロック選択制御部１８、センスアンプ駆
動回路２０、イコライズ制御信号発生部２２およびビッ
ト線駆動回路２６は、初期化だけでなく通常の書込、読
出、リフレッシュにも用いられる回路である。また、ア
ドレスバッファ１０、カラムデコーダ１２、センスアン
プクロック回路１４、ワード線駆動回路１６、ブロック
選択制御部１８および初期化制御部２４は従来装置のも
のと共通する回路構成であり、センスアンプ駆動回路２
０、イコライズ制御信号発生部２２およびビット線駆動
回路２６が本実施例の初期化のための特有の回路構成を
有している。
【００２３】アドレスバッファ１０は、ロウ・アドレス
・ストローブ信号ＲＡＳ- をストローブ信号として、ア
ドレスバス（図示せず）よりメモリアドレス信号のうち
のＸアドレス信号を入力する。アドレスバッファ１０に
入力されたＸアドレス信号はカラムデコーダ１２によっ
てデコードされ、そのＸアドレス信号が当該メモリセル
・アレイ内の列を指定するものであるときは、センスア
ンプ・クロック回路１４、ワード線駆動回路１６および
ブロック選択制御部１８がそれぞれ以下のような所定の
動作を行う。
・ストローブ信号ＲＡＳ- をストローブ信号として、ア
ドレスバス（図示せず）よりメモリアドレス信号のうち
のＸアドレス信号を入力する。アドレスバッファ１０に
入力されたＸアドレス信号はカラムデコーダ１２によっ
てデコードされ、そのＸアドレス信号が当該メモリセル
・アレイ内の列を指定するものであるときは、センスア
ンプ・クロック回路１４、ワード線駆動回路１６および
ブロック選択制御部１８がそれぞれ以下のような所定の
動作を行う。
【００２４】すなわち、センスアンプ・クロック回路１
４は、各行のセンスアンプＳＡ0 〜ＳＡ7 を作動させる
ためのＨレベルのタイミング信号ＳＤＸＷＤを発生す
る。ワード線駆動回路１６は、Ｘアドレス信号によって
指定される列のワード線ＷＬiを活性化する。ブロック
選択制御部１８は、当該メモリセル・アレイにおけるメ
モリ・アクセスの期間中にビット線に対するＶcc／２プ
リチャージを一時的に止めるためのＨレベルの制御信号
ＲＦ，ＳＤＴＥＮを発生する。
４は、各行のセンスアンプＳＡ0 〜ＳＡ7 を作動させる
ためのＨレベルのタイミング信号ＳＤＸＷＤを発生す
る。ワード線駆動回路１６は、Ｘアドレス信号によって
指定される列のワード線ＷＬiを活性化する。ブロック
選択制御部１８は、当該メモリセル・アレイにおけるメ
モリ・アクセスの期間中にビット線に対するＶcc／２プ
リチャージを一時的に止めるためのＨレベルの制御信号
ＲＦ，ＳＤＴＥＮを発生する。
【００２５】初期化制御部２４は、ＷＥ／ＣＡＳビフォ
アＲＡＳ制御、つまり書込制御信号ＷＥ- とカラム・ア
ドレス・ストローブ信号ＣＡＳ- がロウ・アドレス・ス
トローブ信号ＲＡＳ- よりも早く立ち下がった場合に、
初期化モードに入るためのＨレベルの初期化モード信号
ＤＦＴを発生する。この初期化モード信号ＤＦＴは、セ
ンスアンプ駆動回路２０、イコライズ制御信号発生部２
２およびビット線駆動回路２６に与えられる。
アＲＡＳ制御、つまり書込制御信号ＷＥ- とカラム・ア
ドレス・ストローブ信号ＣＡＳ- がロウ・アドレス・ス
トローブ信号ＲＡＳ- よりも早く立ち下がった場合に、
初期化モードに入るためのＨレベルの初期化モード信号
ＤＦＴを発生する。この初期化モード信号ＤＦＴは、セ
ンスアンプ駆動回路２０、イコライズ制御信号発生部２
２およびビット線駆動回路２６に与えられる。
【００２６】図２、図３および図４に、センスアンプ駆
動回路２０、イコライズ制御信号発生部２２およびビッ
ト線駆動回路２６の回路構成をそれぞれ示す。
動回路２０、イコライズ制御信号発生部２２およびビッ
ト線駆動回路２６の回路構成をそれぞれ示す。
【００２７】図２において、センスアンプ駆動回路２０
は、反転回路３０，３２，３４、ＮＡＮＤ回路３６、Ｐ
型ＭＯＳトランジスタ３８およびＮ型ＭＯＳトランジス
タ４０からなる。ＮＡＮＤ回路３６の一方の入力端子に
はセンスアンプ・クロック回路１４の出力端子が接続さ
れ、他方の入力端子には反転回路３０を介して初期化制
御部２４の出力端子が接続されている。
は、反転回路３０，３２，３４、ＮＡＮＤ回路３６、Ｐ
型ＭＯＳトランジスタ３８およびＮ型ＭＯＳトランジス
タ４０からなる。ＮＡＮＤ回路３６の一方の入力端子に
はセンスアンプ・クロック回路１４の出力端子が接続さ
れ、他方の入力端子には反転回路３０を介して初期化制
御部２４の出力端子が接続されている。
【００２８】初期化が行われない間は初期化制御部２４
の出力信号ＤＦＴはＬレベルになっているため、ＮＡＮ
Ｄ回路３６の他方の入力端子には反転回路３０よりＨレ
ベルの電圧が与えられている。したがって、通常の書き
込みまたは読み出しが行われる時は、センスアンプ・ク
ロック回路１４よりＨレベルのタイミング信号ＳＤＸＷ
Ｄが与えられて、ＮＡＮＤ回路３６の出力信号がＬレベ
ルになる。そうすると反転回路３２，３４を介してＰ型
ＭＯＳトランジスタ３８がオンするとともに、反転回路
３２を介してＮ型ＭＯＳトランジスタ４０がオンする。
その結果、Ｐ型ＭＯＳトランジスタ３８を介して電源電
圧Ｖccが一方のセンスアンプ駆動信号ＰＣとして、Ｎ型
ＭＯＳトランジスタ４０を介してアース電位Ｖssが他方
のセンスアンプ駆動信号ＮＣとして、それぞれ各行のセ
ンスアンプＳＡ0 〜ＳＡ7 に与えられ、それらのセンス
アンプＳＡ0 〜ＳＡ7 が作動する。
の出力信号ＤＦＴはＬレベルになっているため、ＮＡＮ
Ｄ回路３６の他方の入力端子には反転回路３０よりＨレ
ベルの電圧が与えられている。したがって、通常の書き
込みまたは読み出しが行われる時は、センスアンプ・ク
ロック回路１４よりＨレベルのタイミング信号ＳＤＸＷ
Ｄが与えられて、ＮＡＮＤ回路３６の出力信号がＬレベ
ルになる。そうすると反転回路３２，３４を介してＰ型
ＭＯＳトランジスタ３８がオンするとともに、反転回路
３２を介してＮ型ＭＯＳトランジスタ４０がオンする。
その結果、Ｐ型ＭＯＳトランジスタ３８を介して電源電
圧Ｖccが一方のセンスアンプ駆動信号ＰＣとして、Ｎ型
ＭＯＳトランジスタ４０を介してアース電位Ｖssが他方
のセンスアンプ駆動信号ＮＣとして、それぞれ各行のセ
ンスアンプＳＡ0 〜ＳＡ7 に与えられ、それらのセンス
アンプＳＡ0 〜ＳＡ7 が作動する。
【００２９】しかし、初期化が行われる時は、初期化制
御部２４の出力信号ＤＦＴがＨレベルになるため、ＮＡ
ＮＤ回路３６の出力信号は強制的にＨレベルになる。そ
うすると、Ｐ型ＭＯＳトランジスタ３８およびＮ型ＭＯ
Ｓトランジスタ４０のいずれもオフで、それらの出力端
子（ＰＣ，ＮＣ）はハイインピーダンス状態となり、各
行のセンスアンプＳＡ0 〜ＳＡ7 の動作が止められる。
このように、初期化が行われるときは、センスアンプ・
クロック回路１４からのタイミング信号ＳＤＸＷＤが初
期化制御部２４からの初期化モード信号ＤＦＴによって
マスクされる。
御部２４の出力信号ＤＦＴがＨレベルになるため、ＮＡ
ＮＤ回路３６の出力信号は強制的にＨレベルになる。そ
うすると、Ｐ型ＭＯＳトランジスタ３８およびＮ型ＭＯ
Ｓトランジスタ４０のいずれもオフで、それらの出力端
子（ＰＣ，ＮＣ）はハイインピーダンス状態となり、各
行のセンスアンプＳＡ0 〜ＳＡ7 の動作が止められる。
このように、初期化が行われるときは、センスアンプ・
クロック回路１４からのタイミング信号ＳＤＸＷＤが初
期化制御部２４からの初期化モード信号ＤＦＴによって
マスクされる。
【００３０】図３において、イコライズ制御信号発生部
２２は、反転回路４２とＮＡＮＤ回路４４とで構成され
ている。ＮＡＮＤ回路４４の第１および第２入力端子に
はブロック選択制御部１８の出力端子が接続され、第３
入力端子には反転回路４２を介して初期化制御部２４の
出力端子が接続されている。
２２は、反転回路４２とＮＡＮＤ回路４４とで構成され
ている。ＮＡＮＤ回路４４の第１および第２入力端子に
はブロック選択制御部１８の出力端子が接続され、第３
入力端子には反転回路４２を介して初期化制御部２４の
出力端子が接続されている。
【００３１】初期化が行われない間は初期化制御部２４
の出力信号ＤＦＴはＬレベルになっているため、ＮＡＮ
Ｄ回路３６の第３入力端子には反転回路４２よりＨレベ
ルの電圧が与えられている。したがって、通常の書き込
みまたは読み出しが行われるときは、ＲＡＳ- に同期し
てブロック選択制御部１８より当該メモリセル・アレイ
におけるメモリ・アクセスの期間中Ｖcc／２プリチャー
ジを一時的に止めるためのＨレベルの制御信号ＲＦ，Ｓ
ＤＴＥＮがＮＡＮＤ回路４４の第１および第２入力端子
にそれぞれ与えられ、ＮＡＮＤ回路４４の出力信号すな
わちイコライズ制御信号φＥがＬレベルになる。そうす
ると、メモリセル・アレイの各行においてプリチャージ
回路ＰＲi のトランジスタＴＲ3,ＴＲ4,ＴＲ5 がオフに
なり、ビット線ＢＬi,ＢＬi-はプリチャージ給電線ＢＬ
Ｒから遮断される。これにより、あるワード線が活性化
されると、それに接続されている各メモリセルの記憶デ
ータがビット線ＢＬi,ＢＬi-のいずれか一方に読み出さ
れることになる。
の出力信号ＤＦＴはＬレベルになっているため、ＮＡＮ
Ｄ回路３６の第３入力端子には反転回路４２よりＨレベ
ルの電圧が与えられている。したがって、通常の書き込
みまたは読み出しが行われるときは、ＲＡＳ- に同期し
てブロック選択制御部１８より当該メモリセル・アレイ
におけるメモリ・アクセスの期間中Ｖcc／２プリチャー
ジを一時的に止めるためのＨレベルの制御信号ＲＦ，Ｓ
ＤＴＥＮがＮＡＮＤ回路４４の第１および第２入力端子
にそれぞれ与えられ、ＮＡＮＤ回路４４の出力信号すな
わちイコライズ制御信号φＥがＬレベルになる。そうす
ると、メモリセル・アレイの各行においてプリチャージ
回路ＰＲi のトランジスタＴＲ3,ＴＲ4,ＴＲ5 がオフに
なり、ビット線ＢＬi,ＢＬi-はプリチャージ給電線ＢＬ
Ｒから遮断される。これにより、あるワード線が活性化
されると、それに接続されている各メモリセルの記憶デ
ータがビット線ＢＬi,ＢＬi-のいずれか一方に読み出さ
れることになる。
【００３２】初期化が行われる時は、初期化制御部２４
の出力信号ＤＦＴがＨレベルになるため、ＮＡＮＤ回路
４４の出力信号すなわちイコライズ制御信号φＥはＨレ
ベルの状態に保持される。これにより、各行のプリチャ
ージ回路ＰＲi のトランジスタＴＲ1,ＴＲ2,ＴＲ3 はオ
ンのままで、ビット線ＢＬi,ＢＬi-はプリチャージ給電
線ＢＬＲに接続された状態に維持される。このように、
初期化が行われるときは、ブロック選択制御部１８から
の制御信号ＲＦ，ＳＤＴＥＮが初期化制御部２４からの
初期化モード信号ＤＦＴによってマスクされる。
の出力信号ＤＦＴがＨレベルになるため、ＮＡＮＤ回路
４４の出力信号すなわちイコライズ制御信号φＥはＨレ
ベルの状態に保持される。これにより、各行のプリチャ
ージ回路ＰＲi のトランジスタＴＲ1,ＴＲ2,ＴＲ3 はオ
ンのままで、ビット線ＢＬi,ＢＬi-はプリチャージ給電
線ＢＬＲに接続された状態に維持される。このように、
初期化が行われるときは、ブロック選択制御部１８から
の制御信号ＲＦ，ＳＤＴＥＮが初期化制御部２４からの
初期化モード信号ＤＦＴによってマスクされる。
【００３３】図４において、ビット線駆動回路２６は、
プリチャージ電圧発生回路４６、反転回路４８、ＮＯＲ
回路５０、ＮＡＮＤ回路５２、Ｐ型ＭＯＳトランジスタ
５４およびＮ型ＭＯＳトランジスタ５６，５８からな
る。プリチャージ電圧発生回路４６は常時Ｖcc／２の出
力電圧を発生する。
プリチャージ電圧発生回路４６、反転回路４８、ＮＯＲ
回路５０、ＮＡＮＤ回路５２、Ｐ型ＭＯＳトランジスタ
５４およびＮ型ＭＯＳトランジスタ５６，５８からな
る。プリチャージ電圧発生回路４６は常時Ｖcc／２の出
力電圧を発生する。
【００３４】初期化が行われない間は、初期化制御部２
４からの信号ＤＦＴはＬレベルになっているため、反転
回路４８の出力電圧はＨレベル、ＮＯＲ回路５０の出力
電圧はＬレベル、ＮＡＮＤ回路５２の出力電圧はＨレベ
ルであり、これにより、Ｎ型ＭＯＳトランジスタ５６は
オンで、Ｐ型ＭＯＳトランジスタ５４およびＮ型ＭＯＳ
トランジスタ５８はそれぞれオフにロックされている。
したがって、プリチャージ電圧発生回路４６の出力電圧
Ｖcc／２がＮ型ＭＯＳトランジスタ５６を介してプリチ
ャージ給電線ＢＬＲに与えられる。
４からの信号ＤＦＴはＬレベルになっているため、反転
回路４８の出力電圧はＨレベル、ＮＯＲ回路５０の出力
電圧はＬレベル、ＮＡＮＤ回路５２の出力電圧はＨレベ
ルであり、これにより、Ｎ型ＭＯＳトランジスタ５６は
オンで、Ｐ型ＭＯＳトランジスタ５４およびＮ型ＭＯＳ
トランジスタ５８はそれぞれオフにロックされている。
したがって、プリチャージ電圧発生回路４６の出力電圧
Ｖcc／２がＮ型ＭＯＳトランジスタ５６を介してプリチ
ャージ給電線ＢＬＲに与えられる。
【００３５】初期化が行われる時は、ＤＦＴがＨレベル
になるため、反転回路４８の出力電圧がＬレベルにな
り、Ｎ型ＭＯＳトランジスタ５６がオフになる。一方、
ＮＯＲ回路５０およびＮＡＮＤ回路５２はそれぞれイネ
ーブル状態となり、それらの出力電圧は初期化データＤ
ＡＴＡの論理値に依存するようになる。この初期化デー
タＤＡＴＡとして論理値１（Ｈレベル）が与えられたと
きは、ＮＯＲ回路５０の出力電圧がＬレベルでＮ型ＭＯ
Ｓトランジスタ５８はオフである一方、ＮＡＮＤ回路５
２の出力電圧がＬレベルでＰ型ＭＯＳトランジスタ５４
がオンする。この結果、論理値１（Ｈレベル）の電源電
圧ＶccがＰ型ＭＯＳトランジスタ５４を介してプリチャ
ージ給電線ＢＬＲに与えられる。また、初期化データＤ
ＡＴＡとして論理値０（Ｌレベル）が与えられたとき
は、ＮＡＮＤ回路５２の出力電圧がＨレベルでＰ型ＭＯ
Ｓトランジスタ５４はオフである一方、ＮＯＲ回路５０
の出力電圧がＨレベルでＮ型ＭＯＳトランジスタ５８が
オンする。この結果、論理値０（Ｌレベル）のアース電
位ＶssがＮ型ＭＯＳトランジスタ５８を介してプリチャ
ージ給電線ＢＬＲに与えられる。
になるため、反転回路４８の出力電圧がＬレベルにな
り、Ｎ型ＭＯＳトランジスタ５６がオフになる。一方、
ＮＯＲ回路５０およびＮＡＮＤ回路５２はそれぞれイネ
ーブル状態となり、それらの出力電圧は初期化データＤ
ＡＴＡの論理値に依存するようになる。この初期化デー
タＤＡＴＡとして論理値１（Ｈレベル）が与えられたと
きは、ＮＯＲ回路５０の出力電圧がＬレベルでＮ型ＭＯ
Ｓトランジスタ５８はオフである一方、ＮＡＮＤ回路５
２の出力電圧がＬレベルでＰ型ＭＯＳトランジスタ５４
がオンする。この結果、論理値１（Ｈレベル）の電源電
圧ＶccがＰ型ＭＯＳトランジスタ５４を介してプリチャ
ージ給電線ＢＬＲに与えられる。また、初期化データＤ
ＡＴＡとして論理値０（Ｌレベル）が与えられたとき
は、ＮＡＮＤ回路５２の出力電圧がＨレベルでＰ型ＭＯ
Ｓトランジスタ５４はオフである一方、ＮＯＲ回路５０
の出力電圧がＨレベルでＮ型ＭＯＳトランジスタ５８が
オンする。この結果、論理値０（Ｌレベル）のアース電
位ＶssがＮ型ＭＯＳトランジスタ５８を介してプリチャ
ージ給電線ＢＬＲに与えられる。
【００３６】以上のように、初期化が行われる時は、Ｗ
Ｅ／ＣＡＳビフォアＲＡＳ制御に応動して初期化制御部
２４よりＨレベルの初期化モード信号ＤＦＴが発生され
ることによって、センスアンプ駆動回路２０は出力信号
（センスアンプ駆動信号）ＰＣ，ＮＣをハイインピーダ
ンス状態とし、イコライズ制御信号発生部２２は出力信
号（イコライズ制御信号）φＥをＨレベルのままに維持
し、ビット線駆動回路２６はプリチャージ給電線ＢＬＲ
を初期化データＤＡＴＡの論理値に応じてＶcc（Ｈレベ
ル）もしくはＶSS（Ｌレベル）とする。これにより、メ
モリセル・アレイにおいては、各行のセンスアンプＳＡ
i の動作が止められ、かつプリチャージ回路ＰＲi がス
ルー状態つまりトランジスタＴＲ3,ＴＲ4,ＴＲ5 がオン
した状態の下で、プリチャージ給電線ＢＬＲからＶcc
（Ｈレベル）もしくはＶSS（Ｌレベル）がトランスファ
ゲートＴＲ1,ＴＲ2 を介して両ビット線ＢＬi,ＢＬi-に
供給される。かかる状態の下で、ワード線駆動回路１６
がＸアドレス信号で指定された列のワード線ＷＬj が活
性化されると、そのワード線ＷＬj に接続されている全
てのメモリセルＭＣ0,j 〜ＭＣ0,7 に論理値１もしくは
０のデータが書き込まれる。したがって、Ｘアドレス信
号の値がインクリメントされワード線ＷＬ0,ＷＬ1,…Ｗ
Ｌ15が順次活性化されると、メモリセル・アレイ内の全
メモリセルに同一の物理的論理値（１もしくは０）のデ
ータが書き込まれる。ワード線ＷＬ0,ＷＬ1,…ＷＬ15が
活性化される順序は任意でよく、１本ずつでも複数本ず
つでもよく、あるいは全部同時に活性化されてもよい。
Ｅ／ＣＡＳビフォアＲＡＳ制御に応動して初期化制御部
２４よりＨレベルの初期化モード信号ＤＦＴが発生され
ることによって、センスアンプ駆動回路２０は出力信号
（センスアンプ駆動信号）ＰＣ，ＮＣをハイインピーダ
ンス状態とし、イコライズ制御信号発生部２２は出力信
号（イコライズ制御信号）φＥをＨレベルのままに維持
し、ビット線駆動回路２６はプリチャージ給電線ＢＬＲ
を初期化データＤＡＴＡの論理値に応じてＶcc（Ｈレベ
ル）もしくはＶSS（Ｌレベル）とする。これにより、メ
モリセル・アレイにおいては、各行のセンスアンプＳＡ
i の動作が止められ、かつプリチャージ回路ＰＲi がス
ルー状態つまりトランジスタＴＲ3,ＴＲ4,ＴＲ5 がオン
した状態の下で、プリチャージ給電線ＢＬＲからＶcc
（Ｈレベル）もしくはＶSS（Ｌレベル）がトランスファ
ゲートＴＲ1,ＴＲ2 を介して両ビット線ＢＬi,ＢＬi-に
供給される。かかる状態の下で、ワード線駆動回路１６
がＸアドレス信号で指定された列のワード線ＷＬj が活
性化されると、そのワード線ＷＬj に接続されている全
てのメモリセルＭＣ0,j 〜ＭＣ0,7 に論理値１もしくは
０のデータが書き込まれる。したがって、Ｘアドレス信
号の値がインクリメントされワード線ＷＬ0,ＷＬ1,…Ｗ
Ｌ15が順次活性化されると、メモリセル・アレイ内の全
メモリセルに同一の物理的論理値（１もしくは０）のデ
ータが書き込まれる。ワード線ＷＬ0,ＷＬ1,…ＷＬ15が
活性化される順序は任意でよく、１本ずつでも複数本ず
つでもよく、あるいは全部同時に活性化されてもよい。
【００３７】このように、本実施例による初期化では、
各行のセンスアンプＳＡi の動作を止めたまま各行のプ
リチャージ回路ＰＲi を介してプリチャージ給電線ＢＬ
Ｒより各行の一対のビット線ＢＬi,ＢＬi-に同一レベル
の電圧を与えた状態で、ワード線ＷＬ0,ＷＬ1,…ＷＬ15
を順次または同時に活性化させることによって、各行・
各列のメモリセルに同一物理的論理値（１もしくは０）
のデータを書き込む。これにより、一方のビット線ＢＬ
i に接続されているメモリセルなのか他方のビット線Ｂ
Ｌi-に接続されているメモリセルなのかに関係なく、つ
まり奇数列も偶数列も関係なく、またツイスト構造を採
っているかどうかに関係なく、全部のワード線を間断な
く順次または同時に活性化し、短時間で各行・各列のメ
モリセルに同一論理値のデータを書き込むことができ
る。したがって、リフレッシュサイクル数に相当する書
込サイクル数（６４ＭビットＤＲＡＭでは４Ｋまたは８
Ｋサイクル）で全メモリセルへの書き込みを行うことが
でき、初期化時間を大幅に短縮化することができる。
各行のセンスアンプＳＡi の動作を止めたまま各行のプ
リチャージ回路ＰＲi を介してプリチャージ給電線ＢＬ
Ｒより各行の一対のビット線ＢＬi,ＢＬi-に同一レベル
の電圧を与えた状態で、ワード線ＷＬ0,ＷＬ1,…ＷＬ15
を順次または同時に活性化させることによって、各行・
各列のメモリセルに同一物理的論理値（１もしくは０）
のデータを書き込む。これにより、一方のビット線ＢＬ
i に接続されているメモリセルなのか他方のビット線Ｂ
Ｌi-に接続されているメモリセルなのかに関係なく、つ
まり奇数列も偶数列も関係なく、またツイスト構造を採
っているかどうかに関係なく、全部のワード線を間断な
く順次または同時に活性化し、短時間で各行・各列のメ
モリセルに同一論理値のデータを書き込むことができ
る。したがって、リフレッシュサイクル数に相当する書
込サイクル数（６４ＭビットＤＲＡＭでは４Ｋまたは８
Ｋサイクル）で全メモリセルへの書き込みを行うことが
でき、初期化時間を大幅に短縮化することができる。
【００３８】また、初期化が行われない間は、初期化制
御部２４からの初期化モード信号ＤＦＴはディスエーブ
ル状態（Ｌレベル）で、センスアンプ駆動回路２０、イ
コライズ制御信号発生部２２およびビット線駆動回路２
６は、書込または読出あるいはリフレッシュのために定
常モードで動作する。このように、図１に示す本実施例
の装置はメモリセル・アレイ周辺回路の基本回路構成を
維持しているので、回路設計・製作の点においても有利
である。
御部２４からの初期化モード信号ＤＦＴはディスエーブ
ル状態（Ｌレベル）で、センスアンプ駆動回路２０、イ
コライズ制御信号発生部２２およびビット線駆動回路２
６は、書込または読出あるいはリフレッシュのために定
常モードで動作する。このように、図１に示す本実施例
の装置はメモリセル・アレイ周辺回路の基本回路構成を
維持しているので、回路設計・製作の点においても有利
である。
【００３９】また、上述した実施例においては、ＷＥ／
ＣＡＳビフォアＲＡＳ制御によって初期化モードが設定
されるが、その他の方法によっても初期化モードを設定
できる。たとえば、半導体メモリ装置のあるピンを電源
電圧以上に保持した状態で、ある特定のアドレスを入力
するといった方法もある。
ＣＡＳビフォアＲＡＳ制御によって初期化モードが設定
されるが、その他の方法によっても初期化モードを設定
できる。たとえば、半導体メモリ装置のあるピンを電源
電圧以上に保持した状態で、ある特定のアドレスを入力
するといった方法もある。
【００４０】なお、上述した実施例は、図５のメモリセ
ル・アレイを初期化するための装置に係るものであった
が、センスアンプ、プリチャージ回路等の形態に応じて
種々の変形・変更が可能である。たとえば、上記実施例
では、共通のプリチャージ給電線ＢＬＲから各行のプリ
チャージ回路ＰＲ0 〜ＰＲ7 を介して各行の相補形ビッ
ト線ＢＬi,ＢＬi-をプリチャージするものであったが、
そのような共通のプリチャージ給電線ＢＬＲを使わず
に、各行毎にトランスファゲート等を介して電源電圧Ｖ
ccおよびアース電位Ｖssから直接に相補形ビット線ＢＬ
i,ＢＬi-をＶcc／２、ＶccもしくはＶssにチャージする
ようにしてもよい。また、本発明はＤＲＡＭに限らず、
ＳＲＡＭ等の他の半導体メモリ装置にも適用可能であ
る。
ル・アレイを初期化するための装置に係るものであった
が、センスアンプ、プリチャージ回路等の形態に応じて
種々の変形・変更が可能である。たとえば、上記実施例
では、共通のプリチャージ給電線ＢＬＲから各行のプリ
チャージ回路ＰＲ0 〜ＰＲ7 を介して各行の相補形ビッ
ト線ＢＬi,ＢＬi-をプリチャージするものであったが、
そのような共通のプリチャージ給電線ＢＬＲを使わず
に、各行毎にトランスファゲート等を介して電源電圧Ｖ
ccおよびアース電位Ｖssから直接に相補形ビット線ＢＬ
i,ＢＬi-をＶcc／２、ＶccもしくはＶssにチャージする
ようにしてもよい。また、本発明はＤＲＡＭに限らず、
ＳＲＡＭ等の他の半導体メモリ装置にも適用可能であ
る。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
各行の一対のビット線をほぼ同一の電圧レベル（ハイレ
ベルもしくはローレベル）にした状態で、ワード線を順
次にまたは同時に活性化させて各行および各列のメモリ
セルに同一論理値のデータを書き込むようにしたので、
奇数列と偶数列とに分けたりツイスト区間毎に分けたり
する必要がなく、簡単かつ短時間で初期化を行うことが
できる。また、各行のプリチャージ回路を介して所望の
初期化データを書き込むので、メモリセル・アレイ周辺
回路の基本回路を利用して効率的な初期化を行うことが
できる。
各行の一対のビット線をほぼ同一の電圧レベル（ハイレ
ベルもしくはローレベル）にした状態で、ワード線を順
次にまたは同時に活性化させて各行および各列のメモリ
セルに同一論理値のデータを書き込むようにしたので、
奇数列と偶数列とに分けたりツイスト区間毎に分けたり
する必要がなく、簡単かつ短時間で初期化を行うことが
できる。また、各行のプリチャージ回路を介して所望の
初期化データを書き込むので、メモリセル・アレイ周辺
回路の基本回路を利用して効率的な初期化を行うことが
できる。
【図１】本発明の一実施例による初期化方法を行うため
の装置の回路構成を示すブロック図である。
の装置の回路構成を示すブロック図である。
【図２】図１の装置におけるセンスアンプ駆動回路の回
路構成例を示す回路図である。
路構成例を示す回路図である。
【図３】図１の装置におけるイコライズ制御信号発生部
の回路構成例を示す回路図である。
の回路構成例を示す回路図である。
【図４】図１の装置におけるビット線駆動回路の回路構
成例を示す回路図である。
成例を示す回路図である。
【図５】ＤＲＡＭの典型的なメモリセル・アレイの回路
構成を示す図である。
構成を示す図である。
【図６】図５のメモリセル・アレイにおける書き込みま
たは読み出しの動作を説明するための各部の信号の波形
図である。
たは読み出しの動作を説明するための各部の信号の波形
図である。
１６ ワード線駆動回路 １８ ブロック選択制御部 ２０ センスアンプ駆動回路 ２２ イコライズ制御信号発生部 ２４ 初期化制御部 ２６ ビット線駆動回路 ＳＡ0 センスアンプ ＰＲ0 プリチャージ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401 G11C 29/00 671
Claims (4)
- 【請求項１】 複数のビット線対と、 上記複数のビット線対と交差する複数のワード線と、 上記ビット線対の一方のビット線又は他方のビット線と
上記ワード線との交差位置に配置されている複数のメモ
リセルと、上記ビット線を駆動できる駆動能力で 第１の電圧、第２
の電圧又はプリチャージ電圧を選択的に出力する電圧出
力回路と、 上記ビット線対の一方のビット線と他方のビット線とに
上記電圧出力回路から出力される電圧を選択的に供給す
る複数のプリチャージ回路と、 上記ビット線対に電気的に接続され、上記ビット線対の
一方のビット線と他方のビット線とを上記第１の電圧と
上記第２の電圧又は上記第２の電圧と上記第１の電圧に
駆動する複数のセンスアンプと、 上記複数のワード線を駆動するワード線駆動回路と、 初期化状態を検出する初期化制御部と を有し、上記初期化制御部が初期化状態を検出すると、
上記電圧出力回路が上記第１の電圧又は上記第２の電圧
を出力し、上記プリチャージ回路が上記電圧出力回路か
ら出力される上記第１の電圧又は上記第２の電圧を上記
ビット線対の一方のビット線と他方のビット線とに供給
し、上記ワード線駆動回路が上記ワード線を順次に又は
同時に活性化することにより上記センスアンプを活性化
することなく上記複数のメモリセルに同一のデータが書
き込まれる半導体メモリ装置。 - 【請求項２】 上記第１の電圧が電源電圧であり、上記
第２の電圧が接地電圧であり、上記プリチャージ電圧が
上記電源電圧と上記接地電圧との中間電圧である請求項
１に記載の半導体メモリ装置。 - 【請求項３】 複数のビット線対と、上記複数のビット
線対と交差する複数のワード線と、上記ビット線対の一
方のビット線又は他方のビット線と上記ワード線との交
差位置に配置されている複数のメモリセルと、上記ビッ
ト線対に電気的に接続される複数のプリチャージ回路
と、上記ビット線対に電気的に接続される複数のセンス
アンプと、上記ワード線を駆動するワード線駆動回路と
を有する半導体メモリ装置の初期化方法であって、 上記プリチャージ回路を介して上記ビット線対の一方の
ビット線と他方のビット線とを第１の電圧又は第２の電
圧に駆動する工程と、 上記ワード線を順次に又は同時に活性化して上記センス
アンプを活性化することなく上記複数のメモリセルに同
一のデータを書き込む工程とを有する半導体メモリ装置
の初期化方法。 - 【請求項４】 上記第１の電圧が電源電圧であり、上記
第２の電圧が接地電圧である請求項３に記載の半導体メ
モリ装置の初期化方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02733593A JP3358030B2 (ja) | 1993-01-22 | 1993-01-22 | 半導体メモリ装置及びその初期化方法 |
| EP94100877A EP0617428B1 (en) | 1993-01-22 | 1994-01-21 | Semiconductor memory device and memory initializing method |
| DE69421108T DE69421108T2 (de) | 1993-01-22 | 1994-01-21 | Halbleiterspeicheranordnung und Speicher-Initialisierungsverfahren |
| US08/186,186 US5517451A (en) | 1993-01-22 | 1994-01-24 | Semiconductor memory device and memory initializing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02733593A JP3358030B2 (ja) | 1993-01-22 | 1993-01-22 | 半導体メモリ装置及びその初期化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06223561A JPH06223561A (ja) | 1994-08-12 |
| JP3358030B2 true JP3358030B2 (ja) | 2002-12-16 |
Family
ID=12218198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02733593A Expired - Fee Related JP3358030B2 (ja) | 1993-01-22 | 1993-01-22 | 半導体メモリ装置及びその初期化方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5517451A (ja) |
| EP (1) | EP0617428B1 (ja) |
| JP (1) | JP3358030B2 (ja) |
| DE (1) | DE69421108T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5951702A (en) * | 1997-04-04 | 1999-09-14 | S3 Incorporated | RAM-like test structure superimposed over rows of macrocells with added differential pass transistors in a CPU |
| US5914901A (en) * | 1997-05-30 | 1999-06-22 | Sgs-Thomson Microelectronics S.R.L. | Integrated circuit for generating initialization signals for memory cell sensing circuits |
| US6292416B1 (en) | 1998-02-11 | 2001-09-18 | Alliance Semiconductor Corporation | Apparatus and method of reducing the pre-charge time of bit lines in a random access memory |
| KR100386114B1 (ko) * | 2001-02-16 | 2003-06-02 | 삼성전자주식회사 | 멀티-입/출력카드를 갖춘 네트워크시스템의 초기화제어장치 |
| JP4338010B2 (ja) * | 2002-04-22 | 2009-09-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| US6940771B2 (en) * | 2003-01-30 | 2005-09-06 | Sun Microsystems, Inc. | Methods and circuits for balancing bitline precharge |
| KR100761381B1 (ko) * | 2006-09-06 | 2007-09-27 | 주식회사 하이닉스반도체 | 비트라인 센스앰프 미스매치판단이 가능한 메모리장치. |
| KR101155451B1 (ko) | 2011-08-31 | 2012-06-15 | 테세라, 인코포레이티드 | Ｄｒａｍ 보안 소거 |
| US9805802B2 (en) | 2015-09-14 | 2017-10-31 | Samsung Electronics Co., Ltd. | Memory device, memory module, and memory system |
| US11600316B2 (en) * | 2020-05-28 | 2023-03-07 | Rambus Inc. | DRAM security erase |
| US11557335B2 (en) | 2020-07-07 | 2023-01-17 | International Business Machines Corporation | Erasing a partition of an SRAM array with hardware support |
| US11302378B2 (en) * | 2020-07-07 | 2022-04-12 | International Business Machines Corporation | Semiconductor circuit including an initialization circuit for initializing memory cells and clearing of relatively large blocks of memory |
| CN115602208A (zh) * | 2021-07-08 | 2023-01-13 | 长鑫存储技术有限公司（Cn） | 一种存储器及其写入方法 |
| US11862237B2 (en) | 2021-07-08 | 2024-01-02 | Changxin Memory Technologies, Inc. | Memory and method for writing memory |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0640439B2 (ja) * | 1986-02-17 | 1994-05-25 | 日本電気株式会社 | 半導体記憶装置 |
| JP2588936B2 (ja) * | 1988-07-04 | 1997-03-12 | 沖電気工業株式会社 | 半導体記憶装置 |
| JPH0283892A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
| JPH07118196B2 (ja) * | 1988-12-28 | 1995-12-18 | 株式会社東芝 | スタティック型半導体メモリ |
| EP0608967A3 (en) * | 1989-02-18 | 1994-08-24 | Sony Corporation | Memory devices |
| KR940008717B1 (ko) * | 1989-03-06 | 1994-09-26 | 마쯔시다덴기산교 가부시기가이샤 | 다이내믹 ram의 판독회로 |
| US5245579A (en) * | 1989-11-24 | 1993-09-14 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JP2963504B2 (ja) * | 1990-07-23 | 1999-10-18 | 沖電気工業株式会社 | 半導体記憶装置 |
| DE69121503T2 (de) * | 1990-09-29 | 1997-02-13 | Nec Corp | Halbleiterspeicheranordnung mit einer rauscharmen Abfühlstruktur |
| JP2630059B2 (ja) * | 1990-11-09 | 1997-07-16 | 日本電気株式会社 | 半導体メモリ装置 |
| KR940007000B1 (ko) * | 1991-05-24 | 1994-08-03 | 삼성전자 주식회사 | 개선된 라이트 동작을 가지는 반도체 메모리 장치 |
| GB2259589A (en) * | 1991-09-12 | 1993-03-17 | Motorola Inc | Self - timed random access memories |
| US5301157A (en) * | 1992-06-01 | 1994-04-05 | Micron Technology, Inc. | Coupling circuit and method for discharging a non-selected bit line during accessing of a memory storage cell |
| JPH05342873A (ja) * | 1992-06-10 | 1993-12-24 | Nec Corp | 半導体記憶装置 |
-
1993
- 1993-01-22 JP JP02733593A patent/JP3358030B2/ja not_active Expired - Fee Related
-
1994
- 1994-01-21 DE DE69421108T patent/DE69421108T2/de not_active Expired - Fee Related
- 1994-01-21 EP EP94100877A patent/EP0617428B1/en not_active Expired - Lifetime
- 1994-01-24 US US08/186,186 patent/US5517451A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0617428B1 (en) | 1999-10-13 |
| US5517451A (en) | 1996-05-14 |
| DE69421108D1 (de) | 1999-11-18 |
| DE69421108T2 (de) | 2000-05-25 |
| EP0617428A1 (en) | 1994-09-28 |
| JPH06223561A (ja) | 1994-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4608666A (en) | Semiconductor memory | |
| JP3344654B2 (ja) | 改善されたページ・モード性能を有するダイナミック・ランダム・アクセス・メモリおよびその方法 | |
| JP4754050B2 (ja) | １対のセルにデータを記憶するｄｒａｍ | |
| JP3358030B2 (ja) | 半導体メモリ装置及びその初期化方法 | |
| JPH08129882A (ja) | 半導体記憶装置 | |
| JP3889848B2 (ja) | 半導体記憶装置 | |
| US20050146972A1 (en) | Low power semiconductor memory device | |
| US4873672A (en) | Dynamic random access memory capable of fast erasing of storage data | |
| JPH0765579A (ja) | 半導体メモリ装置 | |
| JPH0320836B2 (ja) | ||
| JP2004531019A (ja) | 集積回路メモリ | |
| JP3889603B2 (ja) | 半導体メモリ装置 | |
| US6631092B2 (en) | Semiconductor memory device capable of imposing large stress on transistor | |
| CN115810372A (zh) | 用于单端感测放大器的设备及方法 | |
| EP0704850A2 (en) | Dynamic memory | |
| JP5034133B2 (ja) | 半導体記憶装置 | |
| JP2003051189A (ja) | 小電圧信号の注入により、メモリへの早期書込みを行うシステム及び方法 | |
| US6636455B2 (en) | Semiconductor memory device that operates in synchronization with a clock signal | |
| US6728122B2 (en) | Semiconductor memory device capable of rewriting data signal | |
| US6487132B2 (en) | Integrated circuit memory devices having multiple input/output buses and precharge circuitry for precharging the input/output buses between write operations | |
| US6667919B1 (en) | Semiconductor memory device and test method thereof using row compression test mode | |
| US6137715A (en) | Static random access memory with rewriting circuit | |
| US6674685B2 (en) | Semiconductor memory device having write column select gate | |
| US11837276B2 (en) | Apparatuses and methods for 1T and 2T memory cell architectures | |
| JPH1050074A (ja) | 強誘電体シャドーｒａｍ及びデータ処理システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020521 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020910 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081011 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081011 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091011 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091011 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101011 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |