JP3889603B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置とその動作方法に係るもので、特に、貯蔵されたデータをリフレッシュすべきメモリセルを持ったメモリ装置において、内部的にリフレッシュ機能を行い且つ外部的にはSRAM製品のようなタイミング条件で動作する半導体メモリ装置及びその動作方法に関する。
【０００２】
【従来の技術】
一般に、ランダムアクセスメモリ（RAM）は、メモリセルとして知られた個別的にアドレスの指定可能なエレメントのアレイ内にデータを貯蔵する。二つの基本的なRAMセル、すなわち、スタティックRAM（SRAM）セルとダイナミックRAM（DRAM）セルが多く用いられている。SARMセルは無期限にデータを貯蔵できるスタティックラッチング構造（例えば、６個のトランジスタ、或いは４個のトランジスタと２個の抵抗で構成される）をもつ。DRAMセルは貯蔵ノード（例えば、１個のキャパシタ）と単一のアクセストランジスタをもち、貯蔵ノードが充電されることによりセルにデータが貯蔵される。
【０００３】
全てのキャパシタで電荷のリークが発生するため、DRAMセルはデータを永久的に貯蔵できないという特徴をもつ。充電された貯蔵ノードは放電されて、結局データエラーを発生させる。このような現象を防止するため、DRAMセルは周期的な“リフレッシュ”動作を必要とする。即ち、充電されたセルを再充電しなければならない。このような周期的なリフレッシュ機能は秒当たり数回程度それぞれのセルで行われ、これによりデータの損失が防止される。
【０００４】
データの損失が発生する前に各セルでDRAMリフレッシュ動作を実行するリフレッシュ回路が必要である。初期のDRAM（特に、外部的にSRAM製品のようなタイミング条件で動作するDRAM）は外部のメモリコントローラによる制御に従って必要なリフレッシュ回路機能を行う。最近、多くののDRAMはリフレッシュ回路が統合された内部論理回路を具備するので、“内部リフレッシュ動作”を行うことができる。従来、内部リフレッシュDRAMは外部動作条件がSRAMとは異なっていた。特に、従来の内部リフレッシュDRAMはSRAMでは要求されない二つの外部動作条件、即ち、各書込サイクルの最後に付加される有限書込回復時間と最大書込サイクル時間のうちの少なくとも一つを満足する必要がある。以下に説明するように、所要書込回復時間はDRAM書込アクセス時間を一般のリードアクセス時間よりも長くし、最大書込サイクル時間は外部書込サイクルの長さに上限を付加する。
【０００５】
このような特性にもかかわらず、DRAMはSRAMと異なった利点をもつ。その１つはDRAMメモリセルは類似した工程を通して製造されるSRAMメモリセルよりもそのサイズが格段に小さいことである。サイズの小さいことは装置の費用を低廉にし、同一のメモリ費用で一層多くのデータを貯蔵することを可能にする。従って、周辺回路に付加的な外部動作条件を付加することなくSRAMを代替できるDRAMを開発することが好ましい。
【０００６】
1989年6月12日付でカズヒロサワダに与えられた“リフレッシュ動作を改善した動的読出/書込メモリ装置”に関する米国特許第4,984,208号には、書込回復時間条件と最大サイクル時間条件を有するDRAM回路が開示されている。
【０００７】
一方、分割ワードラインアクチベーション機能をもつ通常のノーマルDRAMにおけるDRAMセルアレイ配置構造の一例が、2000年2月29日付でタカハシ等に与えられた米国特許第6,031,779号に開示されている。タカハシ特許においてメモリセルアレイのサブアレイは、それぞれブロックセンスアンプエリアとサブワードラインドライバエリアにより囲まれるように形成される。このようなDRAMセルアレイ配置構造の理解を助けるため図１を参照して説明する。
【０００８】
図１は、本発明に適用される分割ワードラインアクチベーション機能をもつリフレッシュ型半導体メモリ装置の配置図である。即ち、図１に示すように、複数のメモリセルアレイブロック40はｎ個の行ブロックとｍ個の列ブロックに分かれ、複数のブロックセンスアンプ30はビット線方向（行方向）に配列された複数のセルアレイブロック40の各間に配置されている。ブロックセンスアンプ30はメモリセルアレイブロック40の両端に配置された場合を除いて２個のメモリセルアレイブロック40で共有される。ワード線方向（列方向）に配列された複数のメモリセルアレイブロック40の各間にはサブワードラインドライバ20（SWD）が配置されており、２個のメモリセルアレイブロック40が一つのサブワードラインドライバ20を共有する構造になっている。図１では図示されていないが、前記行方向にローデコーダーが配置される場合は前記列方向にカラムデコーダーが配置される。前記ローデコーダーとカラムデコーダーは特定メモリセルのアドレスを指定する。
【０００９】
図１の配置構造は、分割ワードラインアクチベーション方式においてレイアウト上のエリア損失を最小化させる。しかし、メモリセルアレイブロックの集合からなるマット（mat）またはバンク（bank）の縁部に配置されたブロックセンスアンプ30及びサブワードラインドライバ20は共有されることなく一つのメモリセルアレイブロック40のみに連結される。図１において、ブロックセンスアンプ30の領域とサブワードラインドライバ20の領域とが交差する地点にそれぞれ位置する領域が見られる。この交差地点の領域は、一般に、交差領域、クロスエリア、またはコンジャンクションエリア50と通称される。これらの用語のうち本明細書ではコンジャンクションエリアを用いる。コンジャンクションエリア50には、図２及び図３に示すように、ブロックセンスアンプ30を駆動するLAドライバ300,350と、サブワードラインドライバ20を駆動するためのPXiD回路100と、LAドライバを選択的にイネーブルさせるためのBSYD回路200と、が位置する。
【００１０】
上記のような配置構造でビットラインBLがプリチャージされてから、一つのノーマルワードラインイネーブル信号NEWとアドレスコーディングLSB信号PXiが印加されてマット（バンク）の列方向に配置されたワードラインの中で一つを選択的に活性化させると、選択されたワードラインはこれに連結された各メモリセル内部のアクセストランジスタをオンさせて、各メモリセルの貯蔵ノードと前記メモリセルに連結された特定したビットラインが電荷を共有できるようにする。ブロックセンスアンプ30はディベロップ（develop）されたビットラインをセンシングした後、センシングされたデータを内部のラッチに貯蔵する。貯蔵されたデータはカラムアドレスデコーディング信号に応答するカラム選択ライン（CSL）のイネーブルに従い入出力I/Oラインに伝送される。この場合、カラム選択ライン（CSL）がイネーブルされなくずに入出力I/Oラインに伝送されなかったデータは、ワードラインが活性化されている間に対応するメモリセルに再書込されて一種のリフレッシュ動作のアクチブ復元が行われる。
【００１１】
通常のDRAMアーキテクチャにおいて、デバイスがアクチブ動作状態であるかリフレッシュ動作状態であるかに拘わらず、ワードラインがイネーブルされると、イネーブルされたワードラインに連結されたメモリセルが全てチャージシェアリング（charge sharing）する。選択されたメモリセルアレイブロックのビットラインに連結されたブロックセンスアンプ30がセンシング動作をするためには、コンジャンクションエリア50内のLAドライバがまず駆動されるべきである。この場合、相当量のアクチブパワーの消耗が起こる。このようなパワー消耗を減らすための通常の方法が分割（partial）ワードラインアクチベーションである。アクチブパワー消耗をもっと減らすためワードラインのイネーブル及びLAドライバを駆動する場合にも、ワードラインとLAドライバを最小個数だけ駆動する。即ち、カラムアドレスによりデコーディングされたカラムブロック情報信号をミックシングして、カラム選択ライン（CSL）が開けられるメモリセルアレイブロック40に対応するワードラインだけをイネーブルさせ、そのブロック40に対応されるLAドライバだけを駆動するのである。
【００１２】
しかし、上記のようなDRAMアーキテクチャに分割ワードラインアクチベーション方法を適用させるには多少の問題がある。このような問題の一つは、ワードラインがイネーブルされると、デフォルト（default）として２個のメモリセルアレイブロックでチャージシェアリングが起こるようになることである。これはレイアウト面積を最小化するためSWDアレイ20が２個のメモリセルアレイブロック40に共有されているからである。
【００１３】
また他の問題として、分割ワードラインアクチベーション方法では、サブワードラインドライバ20とブロックセンスアンプ30がメモリセルアレイブロックで共有された構造であるため、２個のブロックのビットラインに共通連結されたブロックセンスアンプを駆動させるLAドライバだけを駆動することが難しい。即ち、カラムブロックアドレスをデコーディングした信号の論理組み合わせ出力信号（例えば、BSY信号中の一つ）でコンジャンクションエリアの回路をそのまま制御すると、２個のセルアレイブロックのワードラインだけがアクチベーションされ、これに対応するLAドライバのうちの前記論理組み合わせ出力信号を受信するドライバだけが駆動されて、その駆動されたドライバの上部と下部に位置するコンジャンクション内のLAドライバは全然駆動されない。この場合、センシング動作及びアクチブ復元（active restoration）動作の自体には問題がないが、ブロックセンスアンプ30の全体駆動能力が顕著に低下される問題が招来される。なぜならば、LAドライバが選択された行ブロックのブロックセンスアンプを全部駆動するためにイネーブルされる場合と上記の場合とを比較するとき、分割ワードラインアクチベーションの場合には上部と下部のコンジャンクション内のLAドライバが駆動されないからである。従って、このような駆動能力の低下はビットラインセンシング動作のスピードを低下させるだけでなく、アクティブ復元速度を低下させる。センシング動作及びアクティブ復元速度低下の問題はLAドライバ内の駆動用MOSトランジスタのPMOS及びNMOSのサイズを拡張してLAドライバの駆動能力を増大させることにより解決できるが、これはレイアウトの観点で占有面積を増大させるという問題点が発生する。
【００１４】
そこで、分割ワードラインアクチベーション方式をもつ半導体メモリデバイスにおいてLAドライバの駆動用トランジスタサイズを拡張せずにLAドライバの駆動能力を確保することができる改善された技術が求められている。即ち、通常の分割ワードラインの駆動方法を基本にしてアクティブパワー消耗を減らし、LAドライバの駆動能力を確保して、メモリセルのセンシング速度及びアクティブ復元（セルデータの再書込）の速度を向上させるようにして、メモリデバイスのパフォーマンスを向上させる技術が必要である。
【００１５】
【発明が解決しようとする課題】
本発明の目的は、従来の問題点を解決することができる半導体メモリ装置を提供することにある。
【００１６】
本発明の他の目的は、分割ワードラインアクチベーション方式をもつ半導体デバイスにおいてLAドライバの駆動用トランジスタサイズを拡張せずにLAドライバの駆動能力を確保することができる半導体メモリ装置及びその動作方法を提供することにある。
【００１７】
本発明の更に他の目的は、分割ワードラインアクチベーション方式をもつ半導体デバイスにおいて、メモリセルのデータセンシング動作の速度及びアクティブ復元速度を改善することができるリフレッシュ型半導体メモリ装置及びその動作方法を提供することにある。
【００１８】
本発明の更に他の目的は、レイアウト上の損失及びLAドライバの駆動能力低下を起こすことなく分割ワードラインアクチベーションを行い得るリフレッシュ型半導体メモリ装置及びその動作方法を提供するにある。
【００１９】
【課題を解決するための手段】
このような目的を達成するため本発明は、複数のリフレッシュ型メモリセルを有し分割ワードライン駆動方式によりアクセスされるメモリセルアレイブロックを備えた半導体メモリ装置に関する。このメモリ装置は、ビットライン方向に前記メモリセルアレイブロック毎に配置されて２個のメモリセルアレイブロックで共有される複数のサブワードラインドライバと、ワードライン方向に前記メモリセルアレイブロック毎に配置されて２個のメモリセルアレイブロックで共有される複数のブロックセンスアンプと、前記サブワードラインドライバの配置領域と前記ブロックセンスアンプの配置領域とが交差するコンジャンクションエリア毎にそれぞれ配置され、前記ブロックセンスアンプを駆動するためのLAドライバ、サブワードラインドライバを制御するための駆動制御信号を発生するPXiD回路、及び印加されるブロックコントロール制御信号に応じて前記LAドライバを選択的にイネーブルさせるためのBSYD回路をそれぞれ含む複数の回路ブロックと、前記回路ブロックの個数だけ対応して配置され、カラムブロックアドレスデコーディング信号と行アドレスデコーディング信号を組み合わせて上下関連のブロックコントロール制御信号及び前記ブロックコントロール制御信号をそれぞれ生成することにより、前記BSYD回路のうち少なくとも２個のBSYD回路が同時に活性化されるようにする複数のブロックコントロールユニットと、を備えることを特徴とする。
【００２０】
また、本発明に係る複数のリフレッシュ型メモリセルからなり分割ワードライン駆動方式によりアクセスされるメモリセルアレイブロックを具備した半導体メモリ装置においてブロックセンスアンプを駆動するLAドライバを動作させる方法は、カラムブロックアドレスデコーディング信号と行アドレスデコーディングLSB信号を組み合わせる段階と、前記組合せ信号をもってコンジャンクションエリア内に配置されたLAドライバを駆動するBSYD回路を２個ずつアクチベーションする段階と、をもつ。
【００２１】
本発明によると、LAドライバの駆動用トランジスタサイズを拡張せずにLAドライバの駆動能力を確保するので、メモリセルのデータセンシング動作の速度及びアクティブ復元速度が改善される。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。なお、図面において互いに同一または類似の部分は説明及び理解の便宜のため同一または類似の符号で記載される。
【００２３】
図１は、本発明に適用される分割ワードラインアクチベーションをもつリフレッシュ型半導体メモリ装置の配置図である。図１に示すように、多数のメモリセルアレイブロック40、複数のブロックセンスアンプ30、及び複数のサブワードラインドライバ20（SWD）が通常のDRAMアーキテクチャと同様に配置されており、これによりレイアウト上のエリア損失が最小化される。即ち、ワードラインまたはビットライン方向におけるメモリセルアレイブロック40の両端に配置された場合を除いては、１個のサブワードラインドライバ20と１個のブロックセンスアンプ30は２個のメモリセルアレイブロック40で共有される。
【００２４】
ブロックセンスアンプ30の領域とサブワードラインドライバ20の領域が交差する地点にそれぞれ位置するコンジャンクションエリア50内には、図２または図３に示すように、LAドライバ300,350、PXiD回路100、及びBSYD回路200を含む回路ブロック500が配置される。LAドライバ300,350はブロックセンスアンプ30を駆動する役割を有し、PXiD回路100はサブワードラインドライバ20を制御するための駆動制御信号を発生し、BSYD回路200は印加されるブロックコントロール制御信号に応じてLAドライバを選択的にイネーブル状態にする。
【００２５】
図２及び図３は、図１のコンジャンクションエリア50の配置構造の例をそれぞれ示した図で、これらについての詳細は後述する。メモリセルアレイブロック40の上部にはデコーディングされたノーマルワードラインイネーブル（NEW）信号ラインがワード線方向に配置され、それぞれ対応するワードラインをイネーブル状態にするために対応するサブワードラインドライバ20と連結される。アドレスのコーディングLSB信号のPX0,PX1,PX2、及びPX3の活性化に従ってサブワードラインドライバ20に連結されたワードラインWL0,WL1,WL2,WL3が駆動される。この場合、ワードラインはマット（バンク）の最上部と最下部を除いては２個のメモリセルアレイブロック40に対して共通に連結される。また、PXiD回路100に連結されるアドレスのコーディングLSB信号のPXi（PX0,PX1,PX2,PX3）はブロックセンスアンプ30の上部を列方向（ワード線方向）に走るが、この場合、図１に示したように、PX0とPX1が一対になり、PX2とPX3が他の一対になる。PXiD回路100の出力信号のPXiD,PXiDD,PXiBDは行方向（ビット線方向）に配置されて２個のサブワードラインドライバ20で共有される。
【００２６】
本発明の実施例では、LAドライバの駆動能力を確保して、メモリセルのセンシング速度及びアクチブ復元（セルデータの再書込）の速度を向上させるため、カラムブロックアドレスデコーディング信号と行アドレスデコーディングLSB信号X0,X0#とを組み合わせて、コンジャンクションエリア50内のBSYD回路200を一度に２個ずつ駆動する。これは図１に示したブロックコントロールユニット(BCU)10により行われる。ブロックコントロールユニット10の具体的な構成例は図５に図示されている。
【００２７】
ブロックコントロールユニットBCU10の詳細を示した図５を参照すると、行アドレスデコーディングLSB信号（X0,X0#）のうち一つとカラムブロックアドレスデコーディング信号（SYi:SY1〜SYm）とを受信してNAND応答を生成する第１NANDゲート110と、行アドレスデコーディングLSB信号（X0,X0#）のうち残りの一つとカラムブロックアドレスデコーディング信号SYiとを受信してNAND応答を生成する第２NANDゲート112と、カラムブロックアドレスデコーディング信号SYiと上部及び下部にそれぞれ位置するブロックコントロールユニットの出力信号BSYid,BSYiuとを受信してNOR応答を生成するNORゲート111と、第１NANDゲート110の出力を反転して上位関連のブロックコントロール制御信号BSYouを生成する第１インバーター113と、第２NANDゲート112の出力を反転して下位関連のブロックコントロール制御信号BSYodを生成する第２インバーター115と、NORゲート111の出力を反転してブロックコントロール制御信号BSYiを生成する第3インバーター114とによりブロックコントロールユニット10が構成される。ここで、BSYid、BSYiuは上部と下部に位置するBCU10の出力信号BSYou,BSYodである。BCU10は上記の入力信号を受けてBSYi（BSY1〜BSYm）、BSYou、及びBSYod信号を出力する。BSYi信号はBSYD回路200を制御する信号で、BSYouとBSYod信号は上部と下部にそれぞれ位置するBCU10の入力としてそれぞれ提供される信号である。
【００２８】
図１又は図５に示した行アドレスデコーディング信号のLSB信号X0,X0#のうちX0信号はPX1またはPX3の活性化に同期して活性化され、X0#信号はPX0またはPX2の活性化に同期して活性化される。信号X0,X0#によりブロックコントロールユニット10の上位関連の制御信号BSYouまたは下位関連の制御信号BSYodの出力レベルが決定される。このようにカラムブロックアドレスデコーディング信号SYiと行アドレスデコーディングLSB信号X0,X0#を組み合わせて上下位関連の制御信号BSYou, BSYod及び制御信号BSYiを生成することにより、少なくとも２個のブロックコントロールユニット10で制御信号BSYiが活性化されて、２個のBSYD回路200が同時にアクチベーションされる。例えば、図１において、SY2がアクチベーションされPX0またはPX2がアクチベーションされるとき、X0#がアクチベーションされてブロックコントロールユニット10の制御信号BSY2及びBSYm-1が同時にアクチブ状態になる。また、SY2がアクチベーションされPX1またはPX3がアクチベーションされるとき、X0がアクチベーションされて制御信号BSY2及びBSY1が同時にアクチブ状態になる。このようになると、選択されたカラムメモリセルアレイブロックBY1〜BYmだけでなく、選択されたカラムメモリセルアレイブロックBY1〜BYmとワードラインを一緒に共有する非選択されたカラムメモリセルアレイブロックに対してもセンシング動作及びアクチブ復元動作が行われる。したがって、図１のようなDRAM配置構造において分割ワードラインアクチベーションが完璧に行われる。
【００２９】
以下、LAドライバ300,350、PXiD回路100、及びBSYD回路200の細部構成を説明する。
【００３０】
PXiD回路100の具体的な構成例は図６に図示される。図６に示すように、PXiD回路100は、高電圧VPPを動作電圧として受信して動作し、アドレスのコーディングLSB信号PXiとブロックコントロール制御信号を受信してNAND応答を生成する第１NANDゲート120と、アドレスのコーディングLSB信号PXiとブロックコントロール制御信号を受信してNAND応答を生成する第２NANDゲート121と、高電圧VPPを動作電圧として受信して動作し、第１NANDゲート120の出力を反転してサブワードラインドライバを制御するため第１駆動制御信号PXiDを発生する第１インバーター122と、第２NANDゲート121の出力を反転して前記サブワードラインドライバを制御するため第２駆動制御信号PXiDDを発生する第２インバーター123とによりPXiD回路100が構成される。PXiD回路100は選択されたカラムメモリセルアレイブロックのワードラインがイネーブルされるようにするため、行アドレスのLSBデコーディング信号のPXi（PX0,0X1,PX2,PX3）とBSYi(BSY1〜BSYm)信号を入力信号として受信して出力信号PXiD,PXiDD,PXiBDを生成する。出力されたPXiD,PXiDD,PXiBDは対応するサブワードラインドライバ20に印加される。
【００３１】
BSYD回路200の細部構成は図４に図示される。図４に示すように、BSYD回路200は、ブロックコントロール制御信号BSYiを反転するための第１インバーター100と、第１インバーター100の出力を反転する第２インバーター101と、第２インバーター101の出力と第１駆動イネーブル信号LAPGMを受信してNANDゲーティングした結果を第１ドライバ駆動制御信号LAPGとして出力するNANDゲート103と、第１インバーター100の出力と第２駆動イネーブル信号LANGM#を受信してNORゲーティングした結果を第２ドライバ駆動制御信号LANGとして出力するNORゲート104と、から構成される。BSYD回路200はLAPGM信号とLANGM#信号をBSYi信号としてマスキングしてLAドライバの駆動制御信号で印加される制御信号LANG,LAPGの出力レベルの状態を決定する。
【００３２】
LAドライバ300,350の具体的な構成例は図７に図示される。図７に示すように、セルアレイ電源電圧が印加されるノードNO1にソースが連結され、ゲートに第１ドライバ駆動制御信号LAPGを受信し、ドレインに第１ブロックセンスアンプ駆動信号LAを出力するPチャンネルMOSトランジスタP1と、セルアレイ接地電圧に連結されたノードNO2にソースが連結されゲートに第２ドライバ駆動制御信号LANGを受信し、ドレインに第２ブロックセンスアンプ駆動信号LABを出力するNチャンネルMOSトランジスタN3と、前記PチャンネルMOSトランジスタP1のドレインと前記NチャンネルMOSトランジスタN3のドレインとの間に順次ドレイン-ソースチャンネルが連結され、それぞれのゲートが共通にイコライザ信号LAEQを受信する第1、2NチャンネルMOSトランジスタN1,N2と、ゲートにイコライザ信号LAEQを受信しPチャンネルMOSトランジスタP1のドレインとNチャンネルMOSトランジスタN3のドレインとの間にドレイン-ソースチャンネルが連結された等化用NチャンネルMOSトランジスタN4とによりLAドライバ300,350が構成される。
【００３３】
図８には本発明に適用される分割ワードラインアクチベーションの動作タイミングが図示される。図８に示すように、ブロックコントロール制御信号のBSYi信号がアクチブされなければ、アドレスのコーディングLSB信号PXiの対応するワードラインWLをイネーブル状態にすることができず、第1,2ブロックセンスアンプ駆動信号のLA,LABをイネーブル状態にすることもできない。ここで、信号BSYiのアクチベーションレベルは高電圧レベル（例えば、VPPレベル）にされる。これは図６の回路内のインバーター122とNANDゲート120がVPPレベルを動作電源電圧として受けて動作するためである。信号BSYiのアクチベーションレベルをノーマル電源電圧よりも高く設定するのはリーク電流を勘案したものである。
【００３４】
以下、図２及び図３を用いて本発明の実施例に従うLAドライバ300,350の駆動について説明する。
【００３５】
先ず、図２を用いて第１の駆動方式を説明する。第１の駆動方式では、一つのコンジャンクションエリア50内に２個のLAドライバ300a,300bが配置されている。アクチベーションされた２個のブロックコントロール制御信号BSYiが２個のBSYD回路200に印加されるとき、一つのBSYD回路で発生されるLAドライバ制御信号LAPG,LANGは、該当コンジャンクションエリア50内の２個のLAドライバのうちの一つのLAドライバ（例えば、上部LAドライバ）と前記該当コンジャンクションエリア50の上部に位置するコンジャンクションエリア内の下部LAドライバを駆動するために用いられる。コンジャンクションエリア50内の上部LAドライバ300a及び前記コンジャンクションエリア50の上部に位置したコンジャンクションエリア内の下部LAドライバ（図示せず）が駆動されると同時に、前記コンジャンクションエリア50内の残りの一つのLAドライバ（この場合、下部LAドライバ300b）は下部に位置する他のコンジャンクションエリア内のBSYD回路で提供されるLAドライバ制御信号LAPG,LANGにより駆動される。従って、２個のBSYi信号をアクチベーションして４個のLAドライバを駆動させて、これに対応する２個のブロックセンスアンプを完全に駆動できるようになる。図２において、ラベリングされた符号101,102,103,201,202,203,204は回路の入出力ノードをそれぞれ指す。例えば、符号101は信号PXiが印加される入力ノードである。このように、LAドライバの駆動能力を確保することにより、メモリセルのセンシング速度及びアクチブ復元の速度が向上されることがわかる。
【００３６】
以下、図３を参照して第２の方式を説明する。この方式は、コンジャンクションエリア50内にLAドライバ350が一つだけ設置される場合に適用される。図３に示すように、図２に示すLAドライバの２個分の空間に一つのLAドライバ350だけを配置すれば、図７に示したLAドライバ350のPMOS（A）とNMOS（B）のサイズを２倍に大きくすることが可能になる。図２に比べ２倍の駆動能力をもつLAドライバ350が自己の属するブロックのブロックセンスアンプ30を駆動するようにすることにより、図２の場合と実質的に同一の駆動能力が確保される。この方式を採用する場合、LAドライバ制御信号LAPG,LANGをコンジャンクションエリア50内部で配線することができるという長所がある。
【００３７】
図１のような構造をもつ半導体メモリデバイスでは、リフレッシュ動作期間において分割ワードラインアクチベーションが禁止される。即ち、リフレッシュ動作期間ではワードラインを順次活性化させるステーティックリフレッシュ動作を行わなければならない。この場合、信号SY1〜SYmは全てハイレベルで印加される。したがって、BSY1〜BSYmの全ての制御信号がハイレベルになる。すると、ワードラインは部分的にイネーブルされずに全体的にアクチベーションされ、また、LAドライバも全部アクチベーションされる。結局、リフレッシュ動作区間では分割ワードラインアクチベーション動作は禁止される。
【００３８】
本明細書に提示した概念は、種々の適用例に他の様々な方式で適用され得ることを、当該技術の知識をもつ者ならば容易に理解し得る。また、開示されたブロックコントロールユニットの細部構成または動作タイミング信号は本発明による動作方法の一例に過ぎず、より効率的で且つ回路設計者に有用な他の方法を採用することができる。
【００３９】
一方、本発明の詳細な説明では具体的な実施例に関して説明したが、本発明の範囲を逸脱しない限り様々な変形が可能なのは勿論である。従って、本発明の範囲は上記の実施例に限定されないことを理解されたい。
【００４０】
【発明の効果】
以上説明したように、本発明によると、通常の分割ワードラインの駆動方法を基本にしてアクチブパワー消耗を減らすと共に、LAドライバの駆動能力を確保して、メモリセルのセンシング速度及びアクチブ復元の速度を向上させることができるという効果がある。これにより、メモリデバイスのパフォーマンスを向上させることができる。
【図面の簡単な説明】
【図１】本発明に適用される分割ワードラインアクチベーションをもつリフレッシュ型半導体メモリ装置の配置図。
【図２】本発明の一実施例に従って図１のコンジャンクションエリアの配置構造を示した図。
【図３】本発明の他の実施例に従って図１のコンジャンクションエリアの配置構造を示した図。
【図４】図２又は図３のBSYD回路の具体的な構成例を示した回路図。
【図５】本発明の一実施例として図１のブロックコントロールユニットBCU10の詳細を示した回路図。
【図６】図２又は図３のPXiD回路100の具体的な構成例を示した回路図。
【図７】図２又は図３のLAドライバ300,350の具体的な構成例を示した回路図。
【図８】本発明に適用される分割ワードラインアクチベーションの動作タイミング図。
【発明の属する技術分野】
本発明は、半導体メモリ装置とその動作方法に係るもので、特に、貯蔵されたデータをリフレッシュすべきメモリセルを持ったメモリ装置において、内部的にリフレッシュ機能を行い且つ外部的にはSRAM製品のようなタイミング条件で動作する半導体メモリ装置及びその動作方法に関する。
【０００２】
【従来の技術】
一般に、ランダムアクセスメモリ（RAM）は、メモリセルとして知られた個別的にアドレスの指定可能なエレメントのアレイ内にデータを貯蔵する。二つの基本的なRAMセル、すなわち、スタティックRAM（SRAM）セルとダイナミックRAM（DRAM）セルが多く用いられている。SARMセルは無期限にデータを貯蔵できるスタティックラッチング構造（例えば、６個のトランジスタ、或いは４個のトランジスタと２個の抵抗で構成される）をもつ。DRAMセルは貯蔵ノード（例えば、１個のキャパシタ）と単一のアクセストランジスタをもち、貯蔵ノードが充電されることによりセルにデータが貯蔵される。
【０００３】
全てのキャパシタで電荷のリークが発生するため、DRAMセルはデータを永久的に貯蔵できないという特徴をもつ。充電された貯蔵ノードは放電されて、結局データエラーを発生させる。このような現象を防止するため、DRAMセルは周期的な“リフレッシュ”動作を必要とする。即ち、充電されたセルを再充電しなければならない。このような周期的なリフレッシュ機能は秒当たり数回程度それぞれのセルで行われ、これによりデータの損失が防止される。
【０００４】
データの損失が発生する前に各セルでDRAMリフレッシュ動作を実行するリフレッシュ回路が必要である。初期のDRAM（特に、外部的にSRAM製品のようなタイミング条件で動作するDRAM）は外部のメモリコントローラによる制御に従って必要なリフレッシュ回路機能を行う。最近、多くののDRAMはリフレッシュ回路が統合された内部論理回路を具備するので、“内部リフレッシュ動作”を行うことができる。従来、内部リフレッシュDRAMは外部動作条件がSRAMとは異なっていた。特に、従来の内部リフレッシュDRAMはSRAMでは要求されない二つの外部動作条件、即ち、各書込サイクルの最後に付加される有限書込回復時間と最大書込サイクル時間のうちの少なくとも一つを満足する必要がある。以下に説明するように、所要書込回復時間はDRAM書込アクセス時間を一般のリードアクセス時間よりも長くし、最大書込サイクル時間は外部書込サイクルの長さに上限を付加する。
【０００５】
このような特性にもかかわらず、DRAMはSRAMと異なった利点をもつ。その１つはDRAMメモリセルは類似した工程を通して製造されるSRAMメモリセルよりもそのサイズが格段に小さいことである。サイズの小さいことは装置の費用を低廉にし、同一のメモリ費用で一層多くのデータを貯蔵することを可能にする。従って、周辺回路に付加的な外部動作条件を付加することなくSRAMを代替できるDRAMを開発することが好ましい。
【０００６】
1989年6月12日付でカズヒロサワダに与えられた“リフレッシュ動作を改善した動的読出/書込メモリ装置”に関する米国特許第4,984,208号には、書込回復時間条件と最大サイクル時間条件を有するDRAM回路が開示されている。
【０００７】
一方、分割ワードラインアクチベーション機能をもつ通常のノーマルDRAMにおけるDRAMセルアレイ配置構造の一例が、2000年2月29日付でタカハシ等に与えられた米国特許第6,031,779号に開示されている。タカハシ特許においてメモリセルアレイのサブアレイは、それぞれブロックセンスアンプエリアとサブワードラインドライバエリアにより囲まれるように形成される。このようなDRAMセルアレイ配置構造の理解を助けるため図１を参照して説明する。
【０００８】
図１は、本発明に適用される分割ワードラインアクチベーション機能をもつリフレッシュ型半導体メモリ装置の配置図である。即ち、図１に示すように、複数のメモリセルアレイブロック40はｎ個の行ブロックとｍ個の列ブロックに分かれ、複数のブロックセンスアンプ30はビット線方向（行方向）に配列された複数のセルアレイブロック40の各間に配置されている。ブロックセンスアンプ30はメモリセルアレイブロック40の両端に配置された場合を除いて２個のメモリセルアレイブロック40で共有される。ワード線方向（列方向）に配列された複数のメモリセルアレイブロック40の各間にはサブワードラインドライバ20（SWD）が配置されており、２個のメモリセルアレイブロック40が一つのサブワードラインドライバ20を共有する構造になっている。図１では図示されていないが、前記行方向にローデコーダーが配置される場合は前記列方向にカラムデコーダーが配置される。前記ローデコーダーとカラムデコーダーは特定メモリセルのアドレスを指定する。
【０００９】
図１の配置構造は、分割ワードラインアクチベーション方式においてレイアウト上のエリア損失を最小化させる。しかし、メモリセルアレイブロックの集合からなるマット（mat）またはバンク（bank）の縁部に配置されたブロックセンスアンプ30及びサブワードラインドライバ20は共有されることなく一つのメモリセルアレイブロック40のみに連結される。図１において、ブロックセンスアンプ30の領域とサブワードラインドライバ20の領域とが交差する地点にそれぞれ位置する領域が見られる。この交差地点の領域は、一般に、交差領域、クロスエリア、またはコンジャンクションエリア50と通称される。これらの用語のうち本明細書ではコンジャンクションエリアを用いる。コンジャンクションエリア50には、図２及び図３に示すように、ブロックセンスアンプ30を駆動するLAドライバ300,350と、サブワードラインドライバ20を駆動するためのPXiD回路100と、LAドライバを選択的にイネーブルさせるためのBSYD回路200と、が位置する。
【００１０】
上記のような配置構造でビットラインBLがプリチャージされてから、一つのノーマルワードラインイネーブル信号NEWとアドレスコーディングLSB信号PXiが印加されてマット（バンク）の列方向に配置されたワードラインの中で一つを選択的に活性化させると、選択されたワードラインはこれに連結された各メモリセル内部のアクセストランジスタをオンさせて、各メモリセルの貯蔵ノードと前記メモリセルに連結された特定したビットラインが電荷を共有できるようにする。ブロックセンスアンプ30はディベロップ（develop）されたビットラインをセンシングした後、センシングされたデータを内部のラッチに貯蔵する。貯蔵されたデータはカラムアドレスデコーディング信号に応答するカラム選択ライン（CSL）のイネーブルに従い入出力I/Oラインに伝送される。この場合、カラム選択ライン（CSL）がイネーブルされなくずに入出力I/Oラインに伝送されなかったデータは、ワードラインが活性化されている間に対応するメモリセルに再書込されて一種のリフレッシュ動作のアクチブ復元が行われる。
【００１１】
通常のDRAMアーキテクチャにおいて、デバイスがアクチブ動作状態であるかリフレッシュ動作状態であるかに拘わらず、ワードラインがイネーブルされると、イネーブルされたワードラインに連結されたメモリセルが全てチャージシェアリング（charge sharing）する。選択されたメモリセルアレイブロックのビットラインに連結されたブロックセンスアンプ30がセンシング動作をするためには、コンジャンクションエリア50内のLAドライバがまず駆動されるべきである。この場合、相当量のアクチブパワーの消耗が起こる。このようなパワー消耗を減らすための通常の方法が分割（partial）ワードラインアクチベーションである。アクチブパワー消耗をもっと減らすためワードラインのイネーブル及びLAドライバを駆動する場合にも、ワードラインとLAドライバを最小個数だけ駆動する。即ち、カラムアドレスによりデコーディングされたカラムブロック情報信号をミックシングして、カラム選択ライン（CSL）が開けられるメモリセルアレイブロック40に対応するワードラインだけをイネーブルさせ、そのブロック40に対応されるLAドライバだけを駆動するのである。
【００１２】
しかし、上記のようなDRAMアーキテクチャに分割ワードラインアクチベーション方法を適用させるには多少の問題がある。このような問題の一つは、ワードラインがイネーブルされると、デフォルト（default）として２個のメモリセルアレイブロックでチャージシェアリングが起こるようになることである。これはレイアウト面積を最小化するためSWDアレイ20が２個のメモリセルアレイブロック40に共有されているからである。
【００１３】
また他の問題として、分割ワードラインアクチベーション方法では、サブワードラインドライバ20とブロックセンスアンプ30がメモリセルアレイブロックで共有された構造であるため、２個のブロックのビットラインに共通連結されたブロックセンスアンプを駆動させるLAドライバだけを駆動することが難しい。即ち、カラムブロックアドレスをデコーディングした信号の論理組み合わせ出力信号（例えば、BSY信号中の一つ）でコンジャンクションエリアの回路をそのまま制御すると、２個のセルアレイブロックのワードラインだけがアクチベーションされ、これに対応するLAドライバのうちの前記論理組み合わせ出力信号を受信するドライバだけが駆動されて、その駆動されたドライバの上部と下部に位置するコンジャンクション内のLAドライバは全然駆動されない。この場合、センシング動作及びアクチブ復元（active restoration）動作の自体には問題がないが、ブロックセンスアンプ30の全体駆動能力が顕著に低下される問題が招来される。なぜならば、LAドライバが選択された行ブロックのブロックセンスアンプを全部駆動するためにイネーブルされる場合と上記の場合とを比較するとき、分割ワードラインアクチベーションの場合には上部と下部のコンジャンクション内のLAドライバが駆動されないからである。従って、このような駆動能力の低下はビットラインセンシング動作のスピードを低下させるだけでなく、アクティブ復元速度を低下させる。センシング動作及びアクティブ復元速度低下の問題はLAドライバ内の駆動用MOSトランジスタのPMOS及びNMOSのサイズを拡張してLAドライバの駆動能力を増大させることにより解決できるが、これはレイアウトの観点で占有面積を増大させるという問題点が発生する。
【００１４】
そこで、分割ワードラインアクチベーション方式をもつ半導体メモリデバイスにおいてLAドライバの駆動用トランジスタサイズを拡張せずにLAドライバの駆動能力を確保することができる改善された技術が求められている。即ち、通常の分割ワードラインの駆動方法を基本にしてアクティブパワー消耗を減らし、LAドライバの駆動能力を確保して、メモリセルのセンシング速度及びアクティブ復元（セルデータの再書込）の速度を向上させるようにして、メモリデバイスのパフォーマンスを向上させる技術が必要である。
【００１５】
【発明が解決しようとする課題】
本発明の目的は、従来の問題点を解決することができる半導体メモリ装置を提供することにある。
【００１６】
本発明の他の目的は、分割ワードラインアクチベーション方式をもつ半導体デバイスにおいてLAドライバの駆動用トランジスタサイズを拡張せずにLAドライバの駆動能力を確保することができる半導体メモリ装置及びその動作方法を提供することにある。
【００１７】
本発明の更に他の目的は、分割ワードラインアクチベーション方式をもつ半導体デバイスにおいて、メモリセルのデータセンシング動作の速度及びアクティブ復元速度を改善することができるリフレッシュ型半導体メモリ装置及びその動作方法を提供することにある。
【００１８】
本発明の更に他の目的は、レイアウト上の損失及びLAドライバの駆動能力低下を起こすことなく分割ワードラインアクチベーションを行い得るリフレッシュ型半導体メモリ装置及びその動作方法を提供するにある。
【００１９】
【課題を解決するための手段】
このような目的を達成するため本発明は、複数のリフレッシュ型メモリセルを有し分割ワードライン駆動方式によりアクセスされるメモリセルアレイブロックを備えた半導体メモリ装置に関する。このメモリ装置は、ビットライン方向に前記メモリセルアレイブロック毎に配置されて２個のメモリセルアレイブロックで共有される複数のサブワードラインドライバと、ワードライン方向に前記メモリセルアレイブロック毎に配置されて２個のメモリセルアレイブロックで共有される複数のブロックセンスアンプと、前記サブワードラインドライバの配置領域と前記ブロックセンスアンプの配置領域とが交差するコンジャンクションエリア毎にそれぞれ配置され、前記ブロックセンスアンプを駆動するためのLAドライバ、サブワードラインドライバを制御するための駆動制御信号を発生するPXiD回路、及び印加されるブロックコントロール制御信号に応じて前記LAドライバを選択的にイネーブルさせるためのBSYD回路をそれぞれ含む複数の回路ブロックと、前記回路ブロックの個数だけ対応して配置され、カラムブロックアドレスデコーディング信号と行アドレスデコーディング信号を組み合わせて上下関連のブロックコントロール制御信号及び前記ブロックコントロール制御信号をそれぞれ生成することにより、前記BSYD回路のうち少なくとも２個のBSYD回路が同時に活性化されるようにする複数のブロックコントロールユニットと、を備えることを特徴とする。
【００２０】
また、本発明に係る複数のリフレッシュ型メモリセルからなり分割ワードライン駆動方式によりアクセスされるメモリセルアレイブロックを具備した半導体メモリ装置においてブロックセンスアンプを駆動するLAドライバを動作させる方法は、カラムブロックアドレスデコーディング信号と行アドレスデコーディングLSB信号を組み合わせる段階と、前記組合せ信号をもってコンジャンクションエリア内に配置されたLAドライバを駆動するBSYD回路を２個ずつアクチベーションする段階と、をもつ。
【００２１】
本発明によると、LAドライバの駆動用トランジスタサイズを拡張せずにLAドライバの駆動能力を確保するので、メモリセルのデータセンシング動作の速度及びアクティブ復元速度が改善される。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。なお、図面において互いに同一または類似の部分は説明及び理解の便宜のため同一または類似の符号で記載される。
【００２３】
図１は、本発明に適用される分割ワードラインアクチベーションをもつリフレッシュ型半導体メモリ装置の配置図である。図１に示すように、多数のメモリセルアレイブロック40、複数のブロックセンスアンプ30、及び複数のサブワードラインドライバ20（SWD）が通常のDRAMアーキテクチャと同様に配置されており、これによりレイアウト上のエリア損失が最小化される。即ち、ワードラインまたはビットライン方向におけるメモリセルアレイブロック40の両端に配置された場合を除いては、１個のサブワードラインドライバ20と１個のブロックセンスアンプ30は２個のメモリセルアレイブロック40で共有される。
【００２４】
ブロックセンスアンプ30の領域とサブワードラインドライバ20の領域が交差する地点にそれぞれ位置するコンジャンクションエリア50内には、図２または図３に示すように、LAドライバ300,350、PXiD回路100、及びBSYD回路200を含む回路ブロック500が配置される。LAドライバ300,350はブロックセンスアンプ30を駆動する役割を有し、PXiD回路100はサブワードラインドライバ20を制御するための駆動制御信号を発生し、BSYD回路200は印加されるブロックコントロール制御信号に応じてLAドライバを選択的にイネーブル状態にする。
【００２５】
図２及び図３は、図１のコンジャンクションエリア50の配置構造の例をそれぞれ示した図で、これらについての詳細は後述する。メモリセルアレイブロック40の上部にはデコーディングされたノーマルワードラインイネーブル（NEW）信号ラインがワード線方向に配置され、それぞれ対応するワードラインをイネーブル状態にするために対応するサブワードラインドライバ20と連結される。アドレスのコーディングLSB信号のPX0,PX1,PX2、及びPX3の活性化に従ってサブワードラインドライバ20に連結されたワードラインWL0,WL1,WL2,WL3が駆動される。この場合、ワードラインはマット（バンク）の最上部と最下部を除いては２個のメモリセルアレイブロック40に対して共通に連結される。また、PXiD回路100に連結されるアドレスのコーディングLSB信号のPXi（PX0,PX1,PX2,PX3）はブロックセンスアンプ30の上部を列方向（ワード線方向）に走るが、この場合、図１に示したように、PX0とPX1が一対になり、PX2とPX3が他の一対になる。PXiD回路100の出力信号のPXiD,PXiDD,PXiBDは行方向（ビット線方向）に配置されて２個のサブワードラインドライバ20で共有される。
【００２６】
本発明の実施例では、LAドライバの駆動能力を確保して、メモリセルのセンシング速度及びアクチブ復元（セルデータの再書込）の速度を向上させるため、カラムブロックアドレスデコーディング信号と行アドレスデコーディングLSB信号X0,X0#とを組み合わせて、コンジャンクションエリア50内のBSYD回路200を一度に２個ずつ駆動する。これは図１に示したブロックコントロールユニット(BCU)10により行われる。ブロックコントロールユニット10の具体的な構成例は図５に図示されている。
【００２７】
ブロックコントロールユニットBCU10の詳細を示した図５を参照すると、行アドレスデコーディングLSB信号（X0,X0#）のうち一つとカラムブロックアドレスデコーディング信号（SYi:SY1〜SYm）とを受信してNAND応答を生成する第１NANDゲート110と、行アドレスデコーディングLSB信号（X0,X0#）のうち残りの一つとカラムブロックアドレスデコーディング信号SYiとを受信してNAND応答を生成する第２NANDゲート112と、カラムブロックアドレスデコーディング信号SYiと上部及び下部にそれぞれ位置するブロックコントロールユニットの出力信号BSYid,BSYiuとを受信してNOR応答を生成するNORゲート111と、第１NANDゲート110の出力を反転して上位関連のブロックコントロール制御信号BSYouを生成する第１インバーター113と、第２NANDゲート112の出力を反転して下位関連のブロックコントロール制御信号BSYodを生成する第２インバーター115と、NORゲート111の出力を反転してブロックコントロール制御信号BSYiを生成する第3インバーター114とによりブロックコントロールユニット10が構成される。ここで、BSYid、BSYiuは上部と下部に位置するBCU10の出力信号BSYou,BSYodである。BCU10は上記の入力信号を受けてBSYi（BSY1〜BSYm）、BSYou、及びBSYod信号を出力する。BSYi信号はBSYD回路200を制御する信号で、BSYouとBSYod信号は上部と下部にそれぞれ位置するBCU10の入力としてそれぞれ提供される信号である。
【００２８】
図１又は図５に示した行アドレスデコーディング信号のLSB信号X0,X0#のうちX0信号はPX1またはPX3の活性化に同期して活性化され、X0#信号はPX0またはPX2の活性化に同期して活性化される。信号X0,X0#によりブロックコントロールユニット10の上位関連の制御信号BSYouまたは下位関連の制御信号BSYodの出力レベルが決定される。このようにカラムブロックアドレスデコーディング信号SYiと行アドレスデコーディングLSB信号X0,X0#を組み合わせて上下位関連の制御信号BSYou, BSYod及び制御信号BSYiを生成することにより、少なくとも２個のブロックコントロールユニット10で制御信号BSYiが活性化されて、２個のBSYD回路200が同時にアクチベーションされる。例えば、図１において、SY2がアクチベーションされPX0またはPX2がアクチベーションされるとき、X0#がアクチベーションされてブロックコントロールユニット10の制御信号BSY2及びBSYm-1が同時にアクチブ状態になる。また、SY2がアクチベーションされPX1またはPX3がアクチベーションされるとき、X0がアクチベーションされて制御信号BSY2及びBSY1が同時にアクチブ状態になる。このようになると、選択されたカラムメモリセルアレイブロックBY1〜BYmだけでなく、選択されたカラムメモリセルアレイブロックBY1〜BYmとワードラインを一緒に共有する非選択されたカラムメモリセルアレイブロックに対してもセンシング動作及びアクチブ復元動作が行われる。したがって、図１のようなDRAM配置構造において分割ワードラインアクチベーションが完璧に行われる。
【００２９】
以下、LAドライバ300,350、PXiD回路100、及びBSYD回路200の細部構成を説明する。
【００３０】
PXiD回路100の具体的な構成例は図６に図示される。図６に示すように、PXiD回路100は、高電圧VPPを動作電圧として受信して動作し、アドレスのコーディングLSB信号PXiとブロックコントロール制御信号を受信してNAND応答を生成する第１NANDゲート120と、アドレスのコーディングLSB信号PXiとブロックコントロール制御信号を受信してNAND応答を生成する第２NANDゲート121と、高電圧VPPを動作電圧として受信して動作し、第１NANDゲート120の出力を反転してサブワードラインドライバを制御するため第１駆動制御信号PXiDを発生する第１インバーター122と、第２NANDゲート121の出力を反転して前記サブワードラインドライバを制御するため第２駆動制御信号PXiDDを発生する第２インバーター123とによりPXiD回路100が構成される。PXiD回路100は選択されたカラムメモリセルアレイブロックのワードラインがイネーブルされるようにするため、行アドレスのLSBデコーディング信号のPXi（PX0,0X1,PX2,PX3）とBSYi(BSY1〜BSYm)信号を入力信号として受信して出力信号PXiD,PXiDD,PXiBDを生成する。出力されたPXiD,PXiDD,PXiBDは対応するサブワードラインドライバ20に印加される。
【００３１】
BSYD回路200の細部構成は図４に図示される。図４に示すように、BSYD回路200は、ブロックコントロール制御信号BSYiを反転するための第１インバーター100と、第１インバーター100の出力を反転する第２インバーター101と、第２インバーター101の出力と第１駆動イネーブル信号LAPGMを受信してNANDゲーティングした結果を第１ドライバ駆動制御信号LAPGとして出力するNANDゲート103と、第１インバーター100の出力と第２駆動イネーブル信号LANGM#を受信してNORゲーティングした結果を第２ドライバ駆動制御信号LANGとして出力するNORゲート104と、から構成される。BSYD回路200はLAPGM信号とLANGM#信号をBSYi信号としてマスキングしてLAドライバの駆動制御信号で印加される制御信号LANG,LAPGの出力レベルの状態を決定する。
【００３２】
LAドライバ300,350の具体的な構成例は図７に図示される。図７に示すように、セルアレイ電源電圧が印加されるノードNO1にソースが連結され、ゲートに第１ドライバ駆動制御信号LAPGを受信し、ドレインに第１ブロックセンスアンプ駆動信号LAを出力するPチャンネルMOSトランジスタP1と、セルアレイ接地電圧に連結されたノードNO2にソースが連結されゲートに第２ドライバ駆動制御信号LANGを受信し、ドレインに第２ブロックセンスアンプ駆動信号LABを出力するNチャンネルMOSトランジスタN3と、前記PチャンネルMOSトランジスタP1のドレインと前記NチャンネルMOSトランジスタN3のドレインとの間に順次ドレイン-ソースチャンネルが連結され、それぞれのゲートが共通にイコライザ信号LAEQを受信する第1、2NチャンネルMOSトランジスタN1,N2と、ゲートにイコライザ信号LAEQを受信しPチャンネルMOSトランジスタP1のドレインとNチャンネルMOSトランジスタN3のドレインとの間にドレイン-ソースチャンネルが連結された等化用NチャンネルMOSトランジスタN4とによりLAドライバ300,350が構成される。
【００３３】
図８には本発明に適用される分割ワードラインアクチベーションの動作タイミングが図示される。図８に示すように、ブロックコントロール制御信号のBSYi信号がアクチブされなければ、アドレスのコーディングLSB信号PXiの対応するワードラインWLをイネーブル状態にすることができず、第1,2ブロックセンスアンプ駆動信号のLA,LABをイネーブル状態にすることもできない。ここで、信号BSYiのアクチベーションレベルは高電圧レベル（例えば、VPPレベル）にされる。これは図６の回路内のインバーター122とNANDゲート120がVPPレベルを動作電源電圧として受けて動作するためである。信号BSYiのアクチベーションレベルをノーマル電源電圧よりも高く設定するのはリーク電流を勘案したものである。
【００３４】
以下、図２及び図３を用いて本発明の実施例に従うLAドライバ300,350の駆動について説明する。
【００３５】
先ず、図２を用いて第１の駆動方式を説明する。第１の駆動方式では、一つのコンジャンクションエリア50内に２個のLAドライバ300a,300bが配置されている。アクチベーションされた２個のブロックコントロール制御信号BSYiが２個のBSYD回路200に印加されるとき、一つのBSYD回路で発生されるLAドライバ制御信号LAPG,LANGは、該当コンジャンクションエリア50内の２個のLAドライバのうちの一つのLAドライバ（例えば、上部LAドライバ）と前記該当コンジャンクションエリア50の上部に位置するコンジャンクションエリア内の下部LAドライバを駆動するために用いられる。コンジャンクションエリア50内の上部LAドライバ300a及び前記コンジャンクションエリア50の上部に位置したコンジャンクションエリア内の下部LAドライバ（図示せず）が駆動されると同時に、前記コンジャンクションエリア50内の残りの一つのLAドライバ（この場合、下部LAドライバ300b）は下部に位置する他のコンジャンクションエリア内のBSYD回路で提供されるLAドライバ制御信号LAPG,LANGにより駆動される。従って、２個のBSYi信号をアクチベーションして４個のLAドライバを駆動させて、これに対応する２個のブロックセンスアンプを完全に駆動できるようになる。図２において、ラベリングされた符号101,102,103,201,202,203,204は回路の入出力ノードをそれぞれ指す。例えば、符号101は信号PXiが印加される入力ノードである。このように、LAドライバの駆動能力を確保することにより、メモリセルのセンシング速度及びアクチブ復元の速度が向上されることがわかる。
【００３６】
以下、図３を参照して第２の方式を説明する。この方式は、コンジャンクションエリア50内にLAドライバ350が一つだけ設置される場合に適用される。図３に示すように、図２に示すLAドライバの２個分の空間に一つのLAドライバ350だけを配置すれば、図７に示したLAドライバ350のPMOS（A）とNMOS（B）のサイズを２倍に大きくすることが可能になる。図２に比べ２倍の駆動能力をもつLAドライバ350が自己の属するブロックのブロックセンスアンプ30を駆動するようにすることにより、図２の場合と実質的に同一の駆動能力が確保される。この方式を採用する場合、LAドライバ制御信号LAPG,LANGをコンジャンクションエリア50内部で配線することができるという長所がある。
【００３７】
図１のような構造をもつ半導体メモリデバイスでは、リフレッシュ動作期間において分割ワードラインアクチベーションが禁止される。即ち、リフレッシュ動作期間ではワードラインを順次活性化させるステーティックリフレッシュ動作を行わなければならない。この場合、信号SY1〜SYmは全てハイレベルで印加される。したがって、BSY1〜BSYmの全ての制御信号がハイレベルになる。すると、ワードラインは部分的にイネーブルされずに全体的にアクチベーションされ、また、LAドライバも全部アクチベーションされる。結局、リフレッシュ動作区間では分割ワードラインアクチベーション動作は禁止される。
【００３８】
本明細書に提示した概念は、種々の適用例に他の様々な方式で適用され得ることを、当該技術の知識をもつ者ならば容易に理解し得る。また、開示されたブロックコントロールユニットの細部構成または動作タイミング信号は本発明による動作方法の一例に過ぎず、より効率的で且つ回路設計者に有用な他の方法を採用することができる。
【００３９】
一方、本発明の詳細な説明では具体的な実施例に関して説明したが、本発明の範囲を逸脱しない限り様々な変形が可能なのは勿論である。従って、本発明の範囲は上記の実施例に限定されないことを理解されたい。
【００４０】
【発明の効果】
以上説明したように、本発明によると、通常の分割ワードラインの駆動方法を基本にしてアクチブパワー消耗を減らすと共に、LAドライバの駆動能力を確保して、メモリセルのセンシング速度及びアクチブ復元の速度を向上させることができるという効果がある。これにより、メモリデバイスのパフォーマンスを向上させることができる。
【図面の簡単な説明】
【図１】本発明に適用される分割ワードラインアクチベーションをもつリフレッシュ型半導体メモリ装置の配置図。
【図２】本発明の一実施例に従って図１のコンジャンクションエリアの配置構造を示した図。
【図３】本発明の他の実施例に従って図１のコンジャンクションエリアの配置構造を示した図。
【図４】図２又は図３のBSYD回路の具体的な構成例を示した回路図。
【図５】本発明の一実施例として図１のブロックコントロールユニットBCU10の詳細を示した回路図。
【図６】図２又は図３のPXiD回路100の具体的な構成例を示した回路図。
【図７】図２又は図３のLAドライバ300,350の具体的な構成例を示した回路図。
【図８】本発明に適用される分割ワードラインアクチベーションの動作タイミング図。
Claims (11)
- 複数のリフレッシュ型メモリセルを有し分割ワードライン駆動方式によりアクセスされるメモリセルアレイブロック（４０）を備えた半導体メモリ装置において、
前記メモリセルアレイブロック（４０）毎に前記メモリセルアレイブロック（４０）のビットライン方向に配置されて２個の前記メモリセルアレイブロック（４０）で共有される複数のサブワードラインドライバ（２０）と、
前記メモリセルアレイブロック（４０）毎に前記メモリセルアレイブロック（４０）のワードライン方向に配置されて２個の前記メモリセルアレイブロック（４０）で共有される複数のブロックセンスアンプ（３０）と、
前記サブワードラインドライバ（２０）の配置領域と前記ブロックセンスアンプ（３０）の配置領域とが交差するコンジャンクションエリア（５０）毎にそれぞれ配置され、前記ブロックセンスアンプ（３０）を駆動するためのＬＡドライバ（３００；３５０）、前記サブワードラインドライバ（２０）を制御するために駆動制御信号（ＰＸｉＤ，ＰＸｉＤＤ，ＰＸｉＢＤ）を発生するＰＸｉＤ回路（１００）、及びブロックコントロール制御信号（ＢＳＹｉ）に応じて前記ＬＡドライバ（３００；３５０）を選択的にイネーブルさせるためのＢＳＹＤ回路（２００）をそれぞれ含む複数の回路ブロック（５００）と、
前記複数の回路ブロック（５００）の所定個数ごとに配置された複数のブロックコントロールユニット（１０）とを具備し、
前記複数のブロックコントロールユニット（１０）は、カラムブロックアドレスデコーディング信号（ＳＹｉ）、行アドレスデコーディング信号（Ｘ０，Ｘ０＃）、上位側に位置するブロックコントロールユニット（１０）からの下位関連のブロックコントロール制御信号（ＢＳＹｉｄ）及び下位側に位置するブロックコントロールユニット（１０）からの上位関連のブロックコントロール制御信号（ＢＳＹｉｕ）に基づいて、上位側に位置するブロックコントロールユニット（１０）に提供すべき上位関連のブロックコントロール制御信号（ＢＳＹｏｕ）、下位側に位置するブロックコントロールユニット（１０）に提供すべき下位関連のブロックコントロール制御信号（ＢＳＹｏｄ）及び前記ブロックコントロール制御信号（ＢＳＹｉ）をそれぞれ生成することにより、前記複数の回路ブロック（５００）の前記ＢＳＹＤ回路（２００）のうち少なくとも２個のＢＳＹＤ回路（２００）が同時に活性化されるようにすることを特徴とする半導体メモリ装置。 - 前記行アドレスデコーディング信号のＬＳＢ信号の１つ（Ｘ０）は奇数ワードライン（ＰＸ１またはＰＸ３）の活性化に合わせて一緒に活性化され、前記行アドレスデコーディング信号のＬＳＢ信号のもう１つ（Ｘ０＃）は偶数ワードライン駆動信号（ＰＸ０又はＰＸ２）の活性化に合わせて一緒に活性化されることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記ブロックコントロールユニット（１０）で発生される前記ブロックコントロール制御信号（ＢＳＹｉ）のレベルはノーマル電源電圧のレベルよりも高い高電圧（ＶＰＰ）のレベルであることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記複数の回路ブロック（５００）内のＬＡドライバ（３５０）は前記コンジャンクションエリア（５０）毎に１個ずつ配置されることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記複数の回路ブロック（５００）内のＬＡドライバ（３００）は前記コンジャンクションエリア（５０）毎に２個ずつ配置されることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記複数のブロックコントロールユニット（１０）が出力するそれぞれのブロックコントロール制御信号（ＢＳＹｉ）は前記メモリセルのリフレッシュ動作のときには全てハイレベルにセッティングされることを特徴とする請求項１に記載の半導体メモリ装置。
- 複数のリフレッシュ型メモリセルを有する複数のメモリセルアレイブロック（４０）と、
リフレッシュ動作のときに前記メモリセルをリフレッシュするためリフレッシュアドレス信号を発生するリフレッシュ回路と、
アドレス信号に応じて１個以上のメモリセルをアドレス指定するローデコーダー及びカラムデコーダーと、
前記メモリセルアレイブロック（４０）毎に前記メモリセルアレイブロック（４０）の第１方向に配置されて２個の前記メモリセルアレイブロック（４０）で共有される複数のサブワードラインドライバ（２０）と、
前記メモリセルアレイブロック（４０）毎に前記メモリセルアレイブロック（４０）の第２方向に配置されて２個のメモリセルアレイブロックで共有される複数のブロックセンスアンプ（３０）と、
前記サブワードラインドライバ（２０）の配置領域と前記ブロックセンスアンプ（３０）の配置領域とが交差する領域を指すコンジャンクションエリア（５０）毎にそれぞれ配置され、前記ブロックセンスアンプ（３０）を駆動するためのＬＡドライバ（３００；３５０）、前記メモリセルに連結されたサブワードラインを活性化させるサブワードラインドライバ（２０）を制御するため駆動制御信号（ＰＸｉＤ，ＰＸｉＤＤ，ＰＸｉＢＤ）を発生するＰＸｉＤ回路（１００）、及びブロックコントロール信号（ＢＳＹｉ）に応じて前記ＬＡドライバ（３００；３５０）を選択的にイネーブルさせるためのＢＳＹＤ回路（２００）をそれぞれ含む複数の回路ブロック（５００）と、
前記複数の回路ブロック（５００）の所定個数ごとに配置された複数のブロックコントロールユニット（１０）とを具備し、
前記複数のブロックコントロールユニット（１０）は、カラムブロックアドレスデコーディング信号（ＳＹｉ）、行アドレスデコーディング信号のＬＳＢ信号（Ｘ０，Ｘ０＃）、上位側に位置するブロックコントロールユニット（１０）からの下位関連のブロックコントロール制御信号（ＢＳＹｉｄ）及び下位側に位置するブロックコントロールユニット（１０）からの上位関連のブロックコントロール制御信号（ＢＳＹｉｕ）に基づいて、上位側に位置するブロックコントロールユニット（１０）に提供すべき上位関連のブロックコントロール信号（ＢＳＹｏｕ）、下位側に位置するブロックコントロールユニット（１０）に提供すべき下位関連のブロックコントロール制御信号（ＢＳＹｏｄ）及び前記ブロックコントロール信号（ＢＳＹｉ）をそれぞれ生成することにより、前記複数の回路ブロック（５００）のＢＳＹＤ回路（２００）のうち少なくとも２個のＢＳＹＤ回路（２００）が同時にアクチベーションされるようにする特徴とする半導体メモリ装置。 - 前記ブロックコントロールユニット（１０）は、
前記行アドレスデコーディング信号のＬＳＢ信号（Ｘ０，Ｘ０＃）のうちの一つと前記カラムブロックアドレスデコーディング信号（ＳＹｉ）を受信してＮＡＮＤ応答を生成する第１ＮＡＮＤゲートと、
前記行アドレスデコーディング信号のＬＳＢ信号（Ｘ０，Ｘ０＃）のうちの残りの一つと前記カラムブロックアドレスデコーディング信号（ＳＹｉ）を受信してＮＡＮＤ応答を生成する第２ＮＡＮＤゲートと、
前記カラムブロックアドレスデコーディング信号（ＳＹｉ）と上位側及び下位側にそれぞれ位置するブロックコントロールユニットからの下位関連のブロックコントロール制御信号（ＢＳＹｉｄ）及び上位関連のブロックコントロール制御信号（ＢＳＹｉｕ）を受信してＮＯＲ応答を生成するＮＯＲゲートと、
前記第１ＮＡＮＤゲートの出力を反転して前記上位関連のブロックコントロール制御信号（ＢＳＹｏｕ）を生成する第１インバーターと、
前記第２ＮＡＮＤゲートの出力を反転して前記下位関連のブロックコントロール制御信号（ＢＳＹｏｄ）を生成する第２インバーターと、
前記ＮＯＲゲートの出力を反転して前記ブロックコントロール制御信号を生成する第３インバーターと、を有することを特徴とする請求項７に記載の半導体メモリ装置。 - 前記ＢＳＹＤ回路（２００）は、
前記ブロックコントロール制御信号（ＢＳＹｉ）を反転するための第１インバーターと、
前記第１インバーターの出力を反転する第２インバーターと、
前記第２インバーターの出力と第１駆動イネーブル信号を受信してＮＡＮＤゲーティングした結果を第１ドライバ駆動制御信号として出力するＮＡＮＤゲートと、
前記第１インバーターの出力と第２駆動イネーブル信号を受信してＮＯＲゲーティングした結果を第２ドライバ駆動制御信号として出力するＮＯＲゲートとを有することを特徴とする請求項７に記載の半導体メモリ装置。 - 前記ＰＸｉＤ回路（１００）は、
高電圧を動作電圧として動作し、アドレスのコーディングＬＳＢ信号（ＰＸｉ）と前記ブロックコントロール制御信号（ＢＳＹｉ）を受信してＮＡＮＤ応答を生成する第１ＮＡＮＤゲートと、
アドレスのコーディングＬＳＢ信号（ＰＸｉ）と前記ブロックコントロール制御信号（ＢＳＹｉ）を受信してＮＡＮＤ応答を生成する第２ＮＡＮＤゲートと、
前記高電圧を動作電圧として動作し、前記第１ＮＡＮＤゲートの出力を反転して前記サブワードラインドライバを制御するため第１駆動制御信号を発生する第１インバーターと、
前記第２ＮＡＮＤゲートの出力を反転して前記サブワードラインドライバを制御するため第２駆動制御信号を発生する第２インバーターとを有することを特徴とする請求項７に記載の半導体メモリ装置。 - 前記ＬＡドライバ（３００；３５０）は、
セルアレイ電源電圧にソースが連結され、ゲートで第１ドライバ駆動制御信号を受信し、ドレインに第１ブロックセンスアンプ駆動信号を出力するＰチャンネルＭＯＳトランジスタと、
セルアレイ接地電圧にソースが連結され、ゲートで第２ドライバ駆動制御信号を受信し、ドレインに第２ブロックセンスアンプ駆動信号を出力するＮチャンネルＭＯＳトランジスタと、
前記ＰチャンネルＭＯＳトランジスタのドレインと前記ＮチャンネルＭＯＳトランジスタのドレイン間に直列にドレイン及びソースチャンネルが連結され、それぞれのゲートが共通にイコライザ信号を受信する第１，第２ＮチャンネルＭＯＳトランジスタと、
ゲートに前記イコライザ信号を受信し、前記ＰチャンネルＭＯＳトランジスタのドレインと前記ＮチャンネルＭＯＳトランジスタのドレインとの間にドレイン及びソースチャンネルが連結された等化用ＮチャンネルＭＯＳトランジスタとを有することを特徴とする請求項７に記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0066347A KR100372249B1 (ko) | 2000-11-09 | 2000-11-09 | 분할 워드라인 액티베이션을 갖는 리프레쉬 타입 반도체메모리 장치 |
| KR2000-66347 | 2000-11-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002197861A JP2002197861A (ja) | 2002-07-12 |
| JP3889603B2 true JP3889603B2 (ja) | 2007-03-07 |
Family
ID=19698024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001332613A Expired - Fee Related JP3889603B2 (ja) | 2000-11-09 | 2001-10-30 | 半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6510094B2 (ja) |
| JP (1) | JP3889603B2 (ja) |
| KR (1) | KR100372249B1 (ja) |
| DE (1) | DE10155102B4 (ja) |
| TW (1) | TW523758B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4257056B2 (ja) * | 2001-12-13 | 2009-04-22 | エルピーダメモリ株式会社 | ダイナミック型半導体記憶装置及びリフレッシュ制御方法 |
| KR100507379B1 (ko) * | 2002-07-05 | 2005-08-09 | 주식회사 하이닉스반도체 | 워드라인 구동 회로 |
| KR100557637B1 (ko) * | 2004-01-06 | 2006-03-10 | 주식회사 하이닉스반도체 | 저전력 반도체 메모리 장치 |
| KR100666173B1 (ko) * | 2005-02-04 | 2007-01-09 | 삼성전자주식회사 | 네가티브로 제어되는 서브 워드라인 구조의 반도체 메모리장치 및 이의 구동방법 |
| KR100604947B1 (ko) * | 2005-08-17 | 2006-07-31 | 삼성전자주식회사 | 고속 메모리 장치에 채용되는 이퀄라이저 및 데이터 라인센스앰프의 배치 방법 |
| US7451053B2 (en) | 2005-09-29 | 2008-11-11 | Hynix Semiconductor Inc. | On die thermal sensor of semiconductor memory device and method thereof |
| US7697364B2 (en) * | 2005-12-01 | 2010-04-13 | Broadcom Corporation | Memory architecture having multiple partial wordline drivers and contacted and feed-through bitlines |
| KR100752669B1 (ko) * | 2006-08-22 | 2007-08-29 | 삼성전자주식회사 | 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 비트라인 센스 앰프 |
| KR101311713B1 (ko) * | 2007-07-31 | 2013-09-26 | 삼성전자주식회사 | 메모리 코어, 이를 포함하는 반도체 메모리 장치 |
| US8437215B2 (en) | 2011-01-20 | 2013-05-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory with word-line segment access |
| KR20140008099A (ko) * | 2012-07-10 | 2014-01-21 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR20170027493A (ko) | 2015-09-02 | 2017-03-10 | 에스케이하이닉스 주식회사 | 반도체 장치의 레이아웃 구조 |
| KR102493814B1 (ko) * | 2016-06-29 | 2023-02-02 | 에스케이하이닉스 주식회사 | 메모리 장치 |
| KR102550685B1 (ko) * | 2016-07-25 | 2023-07-04 | 에스케이하이닉스 주식회사 | 반도체장치 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62188095A (ja) * | 1986-02-14 | 1987-08-17 | Toshiba Corp | 半導体記憶装置の制御回路 |
| US5305274A (en) * | 1992-09-16 | 1994-04-19 | Proebsting Robert J | Method and apparatus for refreshing a dynamic random access memory |
| US5406526A (en) * | 1992-10-01 | 1995-04-11 | Nec Corporation | Dynamic random access memory device having sense amplifier arrays selectively activated when associated memory cell sub-arrays are accessed |
| JP3862330B2 (ja) * | 1996-05-22 | 2006-12-27 | 富士通株式会社 | 半導体記憶装置 |
| JPH10284705A (ja) * | 1997-04-10 | 1998-10-23 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JP2000011639A (ja) * | 1998-06-19 | 2000-01-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2000100172A (ja) * | 1998-07-22 | 2000-04-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2000173269A (ja) * | 1998-12-08 | 2000-06-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6226208B1 (en) * | 1999-12-06 | 2001-05-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with hierarchical control signal lines |
-
2000
- 2000-11-09 KR KR10-2000-0066347A patent/KR100372249B1/ko active IP Right Grant
-
2001
- 2001-08-28 US US09/940,909 patent/US6510094B2/en not_active Expired - Lifetime
- 2001-08-29 TW TW090121358A patent/TW523758B/zh not_active IP Right Cessation
- 2001-10-30 JP JP2001332613A patent/JP3889603B2/ja not_active Expired - Fee Related
- 2001-11-09 DE DE10155102A patent/DE10155102B4/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE10155102B4 (de) | 2005-02-03 |
| JP2002197861A (ja) | 2002-07-12 |
| TW523758B (en) | 2003-03-11 |
| KR100372249B1 (ko) | 2003-02-19 |
| US6510094B2 (en) | 2003-01-21 |
| DE10155102A1 (de) | 2002-05-29 |
| KR20020036252A (ko) | 2002-05-16 |
| US20020054530A1 (en) | 2002-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040924 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A521 | Written amendment |
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|
| A602 | Written permission of extension of time |
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|
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3889603 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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