DE10155102A1 - Verfahren und Vorrichtung zum Auffrischen (Refreshing) von Halbleiterspeichern - Google Patents
Verfahren und Vorrichtung zum Auffrischen (Refreshing) von HalbleiterspeichernInfo
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Abstract
Offenbart ist eine Halbleitervorrichtung, die eine Vielzahl von Unterwortleitungstreibern, die in allen Speicherzellenarrayblöcken in der Richtung von Bitleitungen angeordnet sind und jeweils durch zwei Speicherzellenarrayblöcke gemeinsam genutzt werden, eine Vielzahl von Blockleseverstärkern, die alle bei Speicherzellenarrayblöcken in der Richtung von Wortleitungen angeordnet sind und jeweils von zwei Speicherzellenarrayblöcken gemeinsam benutzt werden, eine Vielzahl von Schaltungsblöcken, die jeweils an Verbindungsbereichen angeordnet sind, bei dem sich Bereiche kreuzen, in denen die Unterwortleitungstreiber und Blockleseverstärker untergebracht sind; wobei die Verbindungsbereiche einen oder mehrere LA-Treiber aufweisen, die zum Ansteuern von Blockleseverstärkern in der Lage sind, eine oder mehrere PXiD-Schaltungen aufweisen, die zum Erzeugen von Ansteuersteuersignalen zum Steuern von Unterwortleitungstreibern in der Lage sind, und eine oder mehrere BSYD-Schaltungen aufweisen, die zum selektiven Freigeben von LA-Treibern aufgrund von übermittelten Blocksteuersignalen in der Lage sind; und eine Vielzahl von Blocksteuereinheiten aufweist, die in der Lage sind, obere und untere Blocksteuersignale durch ein Kombinieren von dekodierten Spalten- und Zeilenblockadress-Signalen und durch gleichzeitiges Aktivieren von zwei oder mehr BSYD-Schaltungen mit den Blocksteuersignalen zu erzeugen.
Description
Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum Auffrischen bzw.
zum Refreshing von Halbleiterspeichern.
Die zwei am meisten verbreiten Arten von RAM-Zellen sind der statische Spei
cher mit wahlfreiem Zugriff (SRAM) und der dynamische Speicher mit wahlfreiem Zu
griff (DRAM). SRAM-Zellen weisen eine statische Zwischenspeicherstruktur auf, die
Daten auf unbestimmte Zeit so lange speichern können, so lange sie mit Leistung ver
sorgt sind. Die DRAM-Zellen weisen Speicherknoten auf, die aus Kondensatoren und
Transistoren bestehen. Die DRAM-Zellen speichern die Daten durch Halten einer La
dung in den Kondensatoren.
Da die Kondensatoren elektrische Kriechströme aufweisen, ist es eine Eigenschaft
des DRAM-Speichers, daß er die Daten nicht permanent speichern kann. Die in den
Knoten gespeicherte Ladung entlädt sich mit der Zeit und daher müssen die DRAM-
Zellen periodisch mit einer neuen elektrischen Ladung aufgefrischt (refreshing) werden.
Dieses periodische Auffrischen wird zum Verhindern von Datenverlust im allgemeinen
für jede Zelle ein paar Mal pro Sekunde durchgeführt.
Eine Refreshschaltung wird verwendet, um den DRAM-Refreshingbetrieb durch
zuführen. Bei früheren DRAMs wurde das Auffrischen unter der Steuerung durch eine
externe Speichervorrichtung durchgeführt. In jüngster Zeit besitzen die meisten DRAM-
Vorrichtungen eine interne Logikschaltung, die mit der Refreshschaltung verbunden ist,
um ein "internes Refreshing" durchzuführen. Herkömmlicherweise besitzen DRAM-
Vorrichtungen mit internem Refreshing externe Betriebsbedingungen, die sich von de
nen der SRAMs unterscheiden. Insbesondere sollten DRAMs mit internen Refreshing
zumindest eine der beiden externen Betriebsbedingungen, (1) eine bestimmte Schreib
wiederherstellungszeit (write restoration time), die zu dem letzten Teil jedes Schreibzy
klus hinzugefügt werden sollte, und (2) eine maximale Schreibzykluszeit (write cycle
time), erfüllen, die beide nicht bei SRAM Speichern benötigt werden. Eine verstrei
chende Schreibwiederherstellungszeit bewirkt, daß die DRAM-Schreibzugriffszeit lang
samer als die normale Lesezugriffszeit ist, und eine maximale Schreibzykluszeit sieht
eine maximale Grenze für die Länge eines externen Schreibzyklus vor, wobei beide
Bedingungen zum Verhindern von Datenverlust vor einem Auffrischen (Refresh) vorge
sehen sind.
Neben diesen Auffrischungserfordernissen gibt es eine Vielzahl von Vorteilen, die
die DRAM gegenüber den SRAMs besitzen. Unter anderem sind DRAM-Zellen klei
ner als SRAM-Zellen, die mit ähnlichen Herstellungsverfahren erzeugt worden sind.
Eine Verringerung der Speicherzellengröße verringert Produktionskosten, während eine
größere Datenspeicherkapazität vorgsehen wird. Daher werden bevorzugt DRAMs ent
wickelt, die die SRAMs ersetzen können, ohne zusätzliche externe Betriebsbedingungen
aufzuerlegen bzw. vorzusehen.
Das US Patent Nr. 4 984 208 mit dem Titel "Dynamic Read/Write Memory De
vice Having Better Refresh Operations" offenbart eine DRAM-Schaltung, die die Be
dingungen einer Schreibwiederherstellungszeit und einer maximalen Zykluszeit erfüllen
kann.
Eine Array-Layout-Struktur von DRAM-Zellen einer herkömmlichen DRAM-
Vorrichtung, auf die durch ein Teilwortleitungsaktivierungsverfahren zugegriffen wird,
wurde durch Takahashi und andere in US Patent Nr. 6 031 779 offenbart, wobei Unter
arrays (sub arrays) der Speicherzellen von Blockleseverstärkerarrays und Ansteuerele
mentarrays (driver arrays) von Unterwortleitungen (sub word lines) (im folgenden als
Unterwortleitungstreiberarray bezeichnet) umgeben sind.
Fig. 1 zeigt ein allgemeines Layout einer Halbleiterspeichervorrichtung vom Re
fresh-Typ, wie es herkömmlicherweise im Stand der Technik verwendet wird, und wie
sie, falls erwünscht, in dieser Erfindung verwendet werden kann. Eine Vielzahl von
Speicherzellenarrayblöcken ist in n Zeilenblöcken und m Spaltenblöcken geteilt, und
eine Vielzahl von Speicherleseverstärkern 30 sind zwischen den Zellenarrayblöcken 40
in Zeilen oder Bitleitungsrichtung angeordnet. Die Blockleseverstärker 30 werden ge
meinsam von zwei Speicherzellarrayblöcken 40 benutzt, jedoch mit Ausnahme derer,
die an beiden Enden der Speicherzellenarrayblocks 40 (d. h. jeweils ganz links und ganz
rechts in Fig. 1) angeordnet sind. In Richtung der Wortleitungen oder der Spalten, sind
Ansteuerelemente (Treiber) für eine Unterwortleitung (sub-word line) bzw. Unterwort
leitungstreiber (sub-word line driver) SWD 20 zwischen den Speicherzellenarrayblöc
ken 40 in dem Aufbau derart angeordnet, daß zwei Speicherzellenarrayblöcke 40 sich
einen Unterwortleitungstreiber 20 teilen. Obgleich nicht in Fig. 1 gezeigt, sind in der
Zeilen- und Spaltenrichtung Zeilen- und Spaltendekoder angeordnet. Die Reihen- und
Spaltendekoder bestimmen die Adressen für bestimmte Speicherzellen.
Bei der in Fig. 1 gezeigten Layoutstruktur werden die Blockleseverstärker 30 und
Unterwortleitungstreiber 20, die in dem Außenbereich des Layouts angeordnet sind,
nicht gemeinsam genutzt, sondern sie sind vielmehr nur mit einem Speicherzellenarray
block 40 verbunden. In Fig. 1 gibt es Abschnitte des Arrays, bei dem sich Bereiche, die
Blockleseverstärker 30 und Unterwortleitungstreiber 20 aufgenommen haben, kreuzen.
Diese Kreuzungsbereiche werden als Verbindungsbereiche 50 bezeichnet. Nicht näher
dargestellte Ansteuerelemente bzw. Treiber sind in dem Verbindungsbereichen 50 an
geordnet, um die Blockleseverstärker 30 anzusteuern.
Bei der Layoutstruktur wird, nachdem eine Bitleitung BL vorgeladen worden ist,
ein normales Wortleitungsfreigabesingal (normal write enable) NWE und ein Adressko
dierungs-LSB-Signal (address coding LSB signal) PXi übermittelt, um selektiv eine der
Wortleitungen zu aktivieren, die in der Spaltenrichtung des Arrays angeordnet sind.
Anschließend schaltet die ausgewählte Wortleitung die Zugriffstransistoren der damit
verbundenen Speicherzellen ein, so daß es einem Speicherknoten jeder Speicherzelle
und einer bestimmten Bitleitung, die mit der Speicherzelle verbunden ist, möglich ist,
die Ladung zu teilen bzw. gemeinsam aufzuweisen. Folglich liest der Blockleseverstär
ker 30 die aktivierte Bitleitung und speichert anschließend die gelesenen Daten in inter
ne Zwischenspeicher (Latches). Die gespeicherten Daten werden zu einer Einga
be/Ausgabe-Leitung weitergeleitet, wenn eine Spaltenauswahlleitung (column select
line) CSL aufgrund eines Spaltenadressdekodierungssignals (column address decoding
signal) freigegeben worden ist. Für den Fall, daß die Daten nicht zu der Einga
be/Ausgabe-Leitung weitergeleitet worden sind, da die Spaltenauswahlleitung CSL
nicht freigegeben worden ist, werden die Daten in eine entsprechende Speicherzelle
während eines aktivierten Wiederherstellungsprozesses wieder eingeschrieben, und ein
Refreshbetrieb wird durchgeführt, während die Wortleitung aktiviert ist.
Bei einem allgemeinen Aufbau einer DRAM-Vorrichtung können alle Speicher
zellen, die um freigegeben zu werden mit Wortleitungen verbunden sind, ungeachtet
eines aktivierten Wiederherstellungs- oder Refreshbetrieb die elektrische Ladung teilen
bzw. gemeinsam aufzuweisen. Die Treiber des Verbindungsbereichs 50 (im folgenden
"LA-Teiber") sollten im voraus angesteuert werden, um ein Lesen der Daten durch die
Blockleseverstärker 30, die mit den Bitleitungen der ausgewählten Speicherzellenarray
blocks verbunden sind, zu unterstützen. Dieses Verfahren erfordert vergleichsweise gro
ße Leistungsmengen. Herkömmliche Verfahren zum Verringern eines derartigen Lei
stungsverbrauchs enthalten eine Teilwortleitungsaktivierung, wobei eine minimale An
zahl an Wortleitungen und LA-Treibern freigegeben sind und angesteuert werden. Mit
anderen Worten, werden die Spaltenblockinformationssignale, die durch die Spaltena
dressen dekodiert worden sind, gemischt, um lediglich Wortleitungen freizugeben, die
einem Speicherzellenarrayblock 40 entsprechen, dessen Spaltenauswahlleitung CSL
sich öffnen bzw. offen ist, und um lediglich einen einem Speicherzellenarrayblock 40
entsprechenden LA-Treiber anzusteuern.
Jedoch sind Probleme bei der Anwendung des Teilwortleitungsaktivierungsver
fahrens auf die DRAM-Architektur aufgetreten. Beispielsweise teilen sich zwei Spei
cherzellenarrayblöcke eine neue Ladung, wenn eine neue Wortleitung freigegeben (en
abled) wird. Dies geschieht deshalb, weil ein SWD-Array 20 von zwei Speicherzel
lenarrayblöcken 40 aus Größenminimierungsgründen der DRAM-Vorrichtung gemein
sam benutzt wird.
Daneben ist es außerdem schwierig, lediglich einen LA-Treiber anzusteuern, um
einen Blockleseverstärker, der gemeinsam mit zwei Blockbitleitungen verbunden ist,
anzusteuern, da das Teilwortleitungsaktivierungsverfahren auf die Struktur zugreift, bei
der Unterwortleitungstreiber 20 und Blockleseverstärker 30 durch Speicherzellenarray
blöcke gemeinsam genutzt werden. Mit anderen Worten, falls ein Ausgangssignal OR,
das durch ein Spaltenblockadressdekodierungssignal empfangen worden ist, beispiels
weise einen Blockauswahlsignal Y (BSY-Signal), Schaltungen der Verbindungsberei
che steuert, werden lediglich Wortleitungen, die die zwei Zellarrayblöcke betreffen,
aktiviert, um lediglich einen entsprechenden LA-Treiber anzusteuern, der ein OR Aus
gangssignal empfängt, jedoch nicht andere LA-Treiber der Verbindungsbereiche, die
oberhalb und unterhalb des angesteuerten Treibers positioniert sind. Hierbei gibt es kein
Problem beim Lesen oder einem aktiven Wiederherstellungsprozeß, jedoch für den Preis
einer beträchtlichen Verringerung der gesamten Ansteuerleitungsfähigkeit bzw.
-kapazität der Blockleseverstärker 30. Vorstellbar ist eine Situation, bei der alle Blockle
severstärker eines Zeilenblock, dessen LA-Treiber ausgewählt ist, freigegeben und an
gesteuert sind, wobei dann andere LA-Treiber der Verbindungsbereiche, die ober- und
unterhalb des einen ausgewählten angeordnet sind, nicht angesteuert werden, wenn das
Teilwortleitungsaktivierungsverfahren verwendet wird. Folglich kann die Verringerung
bei der Ansteuerkapazität als solche zu einer Verringerung bei der Geschwindigkeit des
Lesens und der aktiven Wiederherstellung der Bitleitungen führen.
Auch wenn die Probleme einer Verringerung der Geschwindigkeit der Lesens und
der aktiven Wiederherstellungsverfahren durch ein Vergrößern der Größe der PMOS
und MMOS-Transistoren der LA-Treiber gelöst werden kann, kann sich ein anderes
Problem aus dem vergrößerten Bereich beim Unterbringen der Layout-Struktur einer
Vorrichtung ergeben.
Daher ist ein verbessertes Verfahren wünschenswert, um die Ansteuerkapazität
der LA-Treiber ohne ein Vergrößern der Ausmaße der Ansteuertransistoren der LA-
Treiber in einer Halbleiterspeichervorrichtung sicherzustellen, die durch ein Teilwort
teitungsaktivierungsverfahren ansprechbar sind. Mit anderen Worten, es ist wünschens
wert, eine Vorrichtung zu entwickeln, die den Verbrauch an aktiver Leistung verringern
kann, die Ansteuerkapazität der LA-Treiber sicherstellen kann und die Geschwindigkeit
des Lesens und aktiver Wiederherstellungsverfahren (Wiederbeschreiben von Zeildaten)
der Speicherzellen verbessern kann, wodurch ein Fortschritt bei der Leistungsfähigkeit
der Halbleiterspeichervorrichtung erzielt wird.
Offenbart wird hierin eine Halbleiterspeichervorrichtung, die aufweist: eine Viel
zahl von Unterwortleitungstreiber (sub-word line drivers), die bei allen Speicherzel
lenarrayblöcken in Richtung der Bitleitungen angeordnet sind und jeweils von zwei
Speicherzellenarrayblöcken gemeinsam benutzt werden; eine Vielzahl von Blocklese
verstärkern, die bei allen Speicherzellarrayblöcken in Richtung von Wortleitungen an
geordnet sind und jeweils von zwei Speicherzellarrayblöcke gemeinsam benutzt wer
den; eine Vielzahl von Schaltungsblöcken, die jeweils an Verbindungsbereichen ange
ordnet sind, an denen sich Bereiche kreuzen, in denen Unterwortleitungstreiber und
Blockleseverstärker untergebracht sind, wobei die Verbindungsbereiche aufweisen:
eine oder mehrere LA-Treiber, die zum Ansteuern von Blockleseverstärkern in der Lage sind;
eine oder mehrere PXid-Schaltungen, die zum Erzeugen von Ansteuersignalen zum Steuern der Unterwortleitungstreiber in der Lage sind; und
eine oder mehrere BSYD-Schaltungen, die in der Lage sind, LA-Treiber auf grund von übertragenen Blocksteuerungssignalen selektiv freizugeben;
und eine Vielzahl von Blocksteuereinheiten, die in der Lage sind, durch Kombi nieren von Spalten- und Zeilenblockadress-Dekodierungssignalen und gleichzeitigem Aktivieren von zwei oder mehreren BSYD-Schaltungen mit den Blocksteuersignalen obere und untere Blocksteuersignale zu erzeugen.
eine oder mehrere LA-Treiber, die zum Ansteuern von Blockleseverstärkern in der Lage sind;
eine oder mehrere PXid-Schaltungen, die zum Erzeugen von Ansteuersignalen zum Steuern der Unterwortleitungstreiber in der Lage sind; und
eine oder mehrere BSYD-Schaltungen, die in der Lage sind, LA-Treiber auf grund von übertragenen Blocksteuerungssignalen selektiv freizugeben;
und eine Vielzahl von Blocksteuereinheiten, die in der Lage sind, durch Kombi nieren von Spalten- und Zeilenblockadress-Dekodierungssignalen und gleichzeitigem Aktivieren von zwei oder mehreren BSYD-Schaltungen mit den Blocksteuersignalen obere und untere Blocksteuersignale zu erzeugen.
Bei einem anderen Aspekt der Erfindung erzeugt die Blocksteuereinheit obere und
untere Blocksteuersignale BSYou, BSYod und Blocksteuersignale in Kombination mit
Spaltenblockadress-Dekodierungssignalen SY1-SYm, Zeilenadress-Dekodierungs-LSB-
Signale X0, X0# und Ausgangssignalen BSYid, BSYiu von benachbarten Blocksteuer
einheiten.
Bei einem anderen Aspekt der Erfindung wird das Zeilenadress-Dekodierungs-
LSB-Signal X0 zu dem gleichen Zeitpunkt aktiviert, wenn ein ungerades Wortleitungs
ansteuersignal PX1 oder PX3 aktiviert ist, und das Zeilenadress-Dekodierungs-LSB-
Signal X0# wird zu dem gleichen Zeitpunkt aktiviert, bei dem die geraden Wortlei
tungsansteuersignale PX0 oder PX2 aktiviert sind.
Bei einem anderen Aspekt der Erfindung wird der Pegel des Blocksteuersignals,
das durch die Blocksteuereinheit erzeugt wird, ein hoher Pegel der Spannung VPP, der
höher als die normale Versorgungsspannung ist.
Bei einem anderen Aspekt der Erfindung sind die LA-Treiber einer Vielzahl von
Schaltungsblöcken in jedem Verbindungsbereich angeordnet.
Bei einem anderen Aspekt der Erfindung sind die LA-Treiber in einer Vielzahl
von Schaltungsblöcken jeweils bei zwei Verbindungsbereichen angeordnet.
Bei einem anderen Aspekt der Erfindung werden alle Blocksteuersignale BSYi,
die jeweils von einer Vielzahl von Blocksteuereinheiten ausgegeben werden, auf deren
hohen Pegel während des Refresh-Betriebs der Speicherzellen eingestellt.
Offenbart ist eine Ausführungsform einer Halbleiterspeichervorrichtung mit einer
Vielzahl an Speicherzellenarrayblöcken, die aus einer Vielzahl von Speicherzellen des
Refresh-Typs aufgebaut sind; einer Refresh-Schaltung, die zum Erzeugen von Refresh-
Adresssignalen zum Auffrischen der Speicherzellen während eines Refresh-Betriebs in
der Lage ist; Zeilen- und Spaltendekoder, die zum Bestimmen von Adressen einer oder
mehrerer Speicherzellen gemäß den Adresssignalen in der Lage sind; einer Vielzahl von
Unterwortleitungstreibern, die bei den Speicherzellenarrayblöcken in der ersten Rich
tung angeordnet sind und von zwei Speicherzellenarrayblöcken gemeinsam benutzt
werden; einer Vielzahl von Blockleseverstärkern, die bei den Speicherzellenarrayblöc
ken in der zweiten Richtung senkrecht zu der ersten Richtung angeordnet sind und von
zwei Speicherzellenarrayblöcken gemeinsam genutzt werden; einer Vielzahl von
Schaltungsblöcken, die
aus LA-Treibern, die jeweils an jedem Verbindungsbereich angeordnet sind, in denen sich Bereiche kreuzen, in denen die Unterwortleitungstreiber und die Blocklese verstärker untergebracht sind, und die in der Lage sind, die Blockleseverstärker anzu steuern,
aus einer PXid-Schaltung, die Ansteuersteuersignale zum Steuern von Unter wortleitungstreibern zum Aktivieren von Unterwortleitungen, die mit den Speicherzel len verbunden sind, erzeugt; und
aus einer BSYD-Schaltung, die zum selektiven Freigeben der LA-Treiber auf grund von übertragenen Blocksteuersignalen in der Lage ist, aufgebaut sind;
und einer Vielzahl von Blocksteuereinheiten, die entsprechend der Anzahl an Schal tungsblöcken angeordnet sind und jeweils zum Erzeugen von oberen und unteren Blocksteuersignalen durch Kombinieren von Spalten- und Zeilenblockadress- Dekodierungssignalen und einem gleichzeitigen Aktivieren von zwei oder mehr BSYD- Schaltungen der Schaltungsblöcke in der Lage sind.
aus LA-Treibern, die jeweils an jedem Verbindungsbereich angeordnet sind, in denen sich Bereiche kreuzen, in denen die Unterwortleitungstreiber und die Blocklese verstärker untergebracht sind, und die in der Lage sind, die Blockleseverstärker anzu steuern,
aus einer PXid-Schaltung, die Ansteuersteuersignale zum Steuern von Unter wortleitungstreibern zum Aktivieren von Unterwortleitungen, die mit den Speicherzel len verbunden sind, erzeugt; und
aus einer BSYD-Schaltung, die zum selektiven Freigeben der LA-Treiber auf grund von übertragenen Blocksteuersignalen in der Lage ist, aufgebaut sind;
und einer Vielzahl von Blocksteuereinheiten, die entsprechend der Anzahl an Schal tungsblöcken angeordnet sind und jeweils zum Erzeugen von oberen und unteren Blocksteuersignalen durch Kombinieren von Spalten- und Zeilenblockadress- Dekodierungssignalen und einem gleichzeitigen Aktivieren von zwei oder mehr BSYD- Schaltungen der Schaltungsblöcke in der Lage sind.
Bei einem anderen Aspekt dieser Ausführungsform der Erfindung weisen die
Blocksteuereinheiten ferner ein erstes NAND-Gatter, das zum Erzeugen einer NAND-
Antwort durch Empfangen bzw. Aufnehmen eines der Zeilenadress-Dekodierung-LSB-
Signale X0 und X0# und der Spaltenblockadress-Dekodierungssignale SYi in der Lage
ist; ein zweites NAND-Gatter, das zum Erzeugen einer NAND-Antwort durch Aufneh
men des Restes der Zeilenadress-Dekodierung-LSB-Signale X0 und, X0# und Spalten
blockadress-Dekodierungssignale SYi in der Lage ist; ein NOR-Gatter, das zum Erzeu
gen einer NOR-Antwort durch Aufnehmen der Spaltenblockadress-Dekodierungssignale
und Ausgangssignale BSYid, BSYiu der Blocksteuereinheit, die jeweils oberhalb und
unterhalb der betrachteten Blocksteuereinheit angeordnet sind, in der Lage ist; einen
ersten Inverter, der zum Invertieren eines Ausgangs des ersten NAND-Gatters und zum
Erzeugen eines oberen Blocksteuersignals BSYou in der Lage ist; einen zweiten Inver
ter, der zum Invertieren eines Ausgangs des zweiten NAND-Gatters und zum Erzeugen
eines unteren Blocksteuersignals BSYod in der Lage ist; und einen dritten Inverter auf,
der zum Invertieren eines Ausgangs des NOR-Gatters und zum Erzeugen eines Block
steuersignals BSYi in der Lage ist.
Bei einem anderen Aspekt der Ausführungsform weist die BSYD-Schaltung auf:
einen ersten Inverter, der zum Invertieren der Blocksteuersignale in der Lage ist, einen zweiten Inverter, der zum Invertieren eines Ausgangs des ersten Inverters in der Lage ist; ein NAND-Gatter, das zum Aufnehmen eines Ausgangs des zweiten Inverters und des ersten Ansteuerfreigabesignals in der Lage ist und ein Ergebnis dieser NAND- Verknüpfung als ein erstes Treiberaktivierungssteuersignal ausgibt; und ein NOR-Gatter 104, das zum Aufnehmen eines Ausgangs des ersten Inverters und des zweiten Aktivie rungsfreigabesignals in der Lage ist und ein Ergebnis dieser NOR-Verknüpfung als ein zweites Treiberaktivierungssteuersignal ausgibt.
einen ersten Inverter, der zum Invertieren der Blocksteuersignale in der Lage ist, einen zweiten Inverter, der zum Invertieren eines Ausgangs des ersten Inverters in der Lage ist; ein NAND-Gatter, das zum Aufnehmen eines Ausgangs des zweiten Inverters und des ersten Ansteuerfreigabesignals in der Lage ist und ein Ergebnis dieser NAND- Verknüpfung als ein erstes Treiberaktivierungssteuersignal ausgibt; und ein NOR-Gatter 104, das zum Aufnehmen eines Ausgangs des ersten Inverters und des zweiten Aktivie rungsfreigabesignals in der Lage ist und ein Ergebnis dieser NOR-Verknüpfung als ein zweites Treiberaktivierungssteuersignal ausgibt.
Bei einem anderen Aspekt der Ausführungsform weist die PXiD-Schaltung auf:
ein erstes NAND-Gatter, das zum Aufnehmen von Adresskodierung-LSB-Signalen PXi und Blocksteuersignalen zum Erzeugen einer NAND-Antwort in der Lage ist, ein zwei tes NAND-Gatter, das zum Aufnehmen von Adresskodierungs-LSB-Signale PXi und den Blocksteuersignalen zum Erzeugen einer NAND-Antwort in der Lage ist; einen ersten mit einem hohen Spannungspegel betriebenen Inverter, der zum Invertieren eines Ausgangs des ersten NAND-Gatters in der Lage ist und das erste Ansteuersteuersignal zum Steuern der Unterwortleitungstreiber erzeugt; und einen zweiten Inverter, der zum Invertieren eines Ausgangs des zweiten NAND-Gatters in der Lage ist, und das zweite Ansteuersteuersignal PXiDD zum Steuern des Unterwortleitungstreibers erzeugt.
ein erstes NAND-Gatter, das zum Aufnehmen von Adresskodierung-LSB-Signalen PXi und Blocksteuersignalen zum Erzeugen einer NAND-Antwort in der Lage ist, ein zwei tes NAND-Gatter, das zum Aufnehmen von Adresskodierungs-LSB-Signale PXi und den Blocksteuersignalen zum Erzeugen einer NAND-Antwort in der Lage ist; einen ersten mit einem hohen Spannungspegel betriebenen Inverter, der zum Invertieren eines Ausgangs des ersten NAND-Gatters in der Lage ist und das erste Ansteuersteuersignal zum Steuern der Unterwortleitungstreiber erzeugt; und einen zweiten Inverter, der zum Invertieren eines Ausgangs des zweiten NAND-Gatters in der Lage ist, und das zweite Ansteuersteuersignal PXiDD zum Steuern des Unterwortleitungstreibers erzeugt.
Bei einem anderen Aspekt der Ausführungsform weisen die LA-Treiber auf: einen
PMOS-Transistor, dessen Source mit einem Knoten verbunden ist, bei dem ein Zel
lenarray mit einer Versorgungsspannung versorgt wird, dessen Gate zum Aufnehmen
des ersten Treiberaktivierungssteuersignals in der Lage ist und dessen Drain zum Aus
geben eines ersten Blockleseverstärkeraktivierungssignals in der Lage ist; ein NMOS-
Transistor, dessen Source mit einem Knoten verbunden ist, bei dem die Versorgungs
spannung vorgesehen ist, dessen Gate zum Aufnehmen des zweiten Treiberaktivie
rungssteuersignal in der Lage ist und dessen Drain zum Ausgeben des zweiten Blockle
severstärkeraktivierungssignals in der Lage ist; erste und zweite NMOS-Transistoren,
deren Source-Drain Kanal zwischen den Drains der obigen PMOS- und NMOS-
Transistoren verbunden ist und deren Gates ein Ausgleichssignal (Equalize-Signal) ge
meinsam aufnehmen; und ein NMOS-Ausgleichstransistor (Equalizing NMOS-
Transistor), dessen Gate zum Aufnehmen des Ausgleichsignals in der Lage ist und des
sen Drain-Source Kanal zwischen den Drains des PMOS- und NMOS-Transitors ver
bunden ist.
Bei einem anderen Aspekt der Ausführungsform weist die BSYD-Schaltung auf:
einen ersten Inverter, der zum Invertieren der Blocksteuersignale in der Lage ist, einen zweiten Inverter, der zum Invertieren eines Ausgangs des ersten Inverters in der Lage ist; ein NAND-Gatter, das zum Aufnehmen eines Ausgangs des zweiten Inverters und des ersten Ansteuerfreigabesignals in der Lage ist und ein Ergebnis dieser NAND- Verknüpfung als ein erstes Treiberaktivierungssignal ausgibt; und ein NOR-Gatter 104, das zum Aufnehmen eines Ausgangs des ersten Inverters und des zweiten Aktivierungs freigabesignals in der Lage ist und ein Ergebnis dieser NOR-Verknüpfung als ein zwei tes Treiberaktivierungssteuersignal ausgibt.
einen ersten Inverter, der zum Invertieren der Blocksteuersignale in der Lage ist, einen zweiten Inverter, der zum Invertieren eines Ausgangs des ersten Inverters in der Lage ist; ein NAND-Gatter, das zum Aufnehmen eines Ausgangs des zweiten Inverters und des ersten Ansteuerfreigabesignals in der Lage ist und ein Ergebnis dieser NAND- Verknüpfung als ein erstes Treiberaktivierungssignal ausgibt; und ein NOR-Gatter 104, das zum Aufnehmen eines Ausgangs des ersten Inverters und des zweiten Aktivierungs freigabesignals in der Lage ist und ein Ergebnis dieser NOR-Verknüpfung als ein zwei tes Treiberaktivierungssteuersignal ausgibt.
Ebenso ist ein Verfahren zum Betreiben einer Halbleiterspeichervorrichtung of
fenbart, das aufweist: Kombinieren von Spaltenblockadress-Dekodierungssignalen und
Zeilenadress-Dekodierungs-LSB-Signalen; und Aktivieren von jeweils zwei BSYD-
Schaltungen mit kombinierten Signalen, die LA-Treiber, die in den Verbindungsberei
chen angeordnet sind, ansteuern.
Bei einem andern Aspekt des Verfahrens werden 4 LA-Treiber zum Ansteuern
von zwei Blockleseverstärkern ansgesteuert, wenn zwei BSYD-Schaltungen aktiviert
worden sind.
Bei einem andern Aspekt des Verfahrens werden Lese- und aktive Wiederherstel
lungsverfahren bei nicht ausgewählten Spaltenspeicherzellarrayblöcken, die Wortleitun
gen von ausgewählten Spaltenspeicherzellenarrayblöcken gemeinsam benutzen ebenso
wie bei Spaltenspeicherzellarrayblöcken durchgeführt, die ausgewählt worden sind,
wenn zwei BSYD-Schaltungen aktiviert worden sind.
Offenbart ist eine Halbleiterspeichervorrichtung, die aufweist: eine Vielzahl von
Unterwortleitungstreibern, die bei allen Speicherzellenarrayblöcken in der Richtung der
Bitleitungen angeordnet sind und jeweils durch zwei Speicherzellarrayblöcke gemein
sam genutzt werden; eine Vielzahl von Blockleseverstärker, die bei allen Speicherzel
larrayblöcken in der Richtung der Wortleitungen angeordnet sind und jeweils durch
zwei Speicherzellarrayblöcke gemeinsam genutzt werden; eine Vielzahl von Schal
tungsblöcken, die jeweils am Verbindungsbereichen angeordnet sind, bei denen sich
Bereiche kreuzen, in denen die Unterwortleitungstreiber und Blockleseverstärker unter
gebracht sind wobei die Verbindungsbereiche aufweisen: eine oder mehrere LA-
Treibervorrichtungen zum Ansteuern der Blockleseverstärker; eine oder mehrere PXiD-
Schaltungsvorrichtungen zum Erzeugen von Ansteuersteuersignalen zum Steuern von
Unterwortleitungstreibem; und eine oder mehrere BSYD-Schaltungsvorrichtungen zum
selektiven Freigeben von LA-Treibern aufgrund von übermittelten Blocksteuersignalen;
und eine Vielzahl von Blocksteuereinheitenvorrichtungen zum Erzeugen von oberen
und unteren Steuersignalen.
Fig. 1 zeigt eine Layoutansicht einer Halbleiterspeichervorrichtung vom Refresh
typ der vorliegenden Erfindung, die durch ein Teilwortleitungsaktivie
rungsverfahren angesprochen wird.
Fig. 2 stellt eine Layoutstruktur von der in Fig. 1 gezeigten Verbindungsberei
chen in Übereinstimmung mit einer Ausführungsform der vorliegenden
Erfindung dar.
Fig. 3 stellt eine Layoutstruktur von in Fig. 1 gezeigten Verbindungsbereichen
in Übereinstimmung mit einer anderen Auführungsform der vorliegenden
Erfindung dar.
Fig. 4 zeigt ein Schaltdiagramm gemäß einer bestimmten Ausführungsform der
BSYD-Schaltung, die in Fig. 2 oder 3 gezeigt ist.
Fig. 5 zeigt ein Schaltungsdiagramm gemäß einer bestimmten Ausführungsform
der in Fig. 1 gezeigten Blocksteuereinheit in Übereinstimmung mit der
vorliegenden Erfindung.
Fig. 6 zeigt ein Schaltdiagramm gemäß einer bestimmten Ausführungsform der
PXiD-Schaltung, die in Fig. 3 gezeigt ist.
Fig. 7 stellt ein Schaltungsdiagramm gemäß der bevorzugten Ausführungsfor
men von LA-Treibern dar, die in Fig. 2 oder 3 gezeigt sind.
Fig. 8 zeigt die Ansicht eines Betriebszeitablaufs eines Teilwortleitungsaktivie
rungsverfahrens in Übereinstimmung mit der vorliegenden Erfindung.
Fig. 1 zeigt eine typische Layoutstruktur einer Halbleiterspeichervorrichtung vom
Refreshtyp, die mit einem Teilwortleitungsaktivierungsverfahren angesprochen wird,
wie sie mit der vorliegenden Erfindung verwendet werden kann. Eine Vielzahl von
Speicherzellenarrayblöcken 40, Blockleseverstärker 30 und Unterwortleitungstreibern
20 sind in der gleichen Art und Weise angeordnet wie bei dem herkömmlichen DRAM-
Aufbau, wodurch ein Datenmehraufwand bei der Layoutstruktur minimiert wird. Mit
anderen Worten, mit Ausnahme von den Speicherzellenarrayblöcken 40, die in Richtung
der Wortleitungen oder Bitleitungen jeweils ganz am Ende angeordnet sind, wird ein
Unterwortleitungstreiber 20 und ein Blockleseverstärker 30 von zwei Speicherzel
lenarrayblöcken 40 gemeinsam genutzt.
Gemäß Fig. 2 und 3 werden bei Verbindungsbereichen 50, bei denen Blocklese
verstärker 30 und Unterwortleitungstreiber 20 sich kreuzen, ein Schaltungsblock beste
hend aus LA-Treibern 300, PXiD-Schaltungen 100 und BSYD-Schaltungen 200 ange
ordnet. Hierbei steuern die LA-Treiber 300 die Blockleseverstärker 30 an. Die PXiD-
Schaltungen 100 erzeugen Ansteuersteuersignale zum Steuern der Unterwortlei
tungstreiber. Die Blockauswahl-Y-Treiberschaltungen (BSYD) 200 geben selektiv die
LA-Treiber aufgrund von übermittelten Blocksteuersignalen frei (d. h. schalten diese
ein).
Fig. 2 und 3 stellen die Layoutstrukturen der Verbindungsbereiche 50 von Fig. 1
in Übereinstimmung mit verschiedenen Ausführungsformen der vorliegenden Erfindung
dar. Im folgenden wird eine genaue Beschreibung bezüglich dieser Layoutstrukturen
gegeben. Normale Wortleitungsfreigabe-NWE-Signalleitungen (normal word line en
able signal lines) sind über den Speicherzellenarrayblöcken 40 in der Richtung der
Wortleitungen angeordnet, die mit entsprechenden Unterwortleitungstreibern 20 ver
bunden sind, um die Wortleitungen freizugeben. Wenn die Adresskodierungs-LSB-
Signale PX0, PX1, PX2, PX3 aktiviert worden sind, werden die Wortleitungen WL0,
WL1, WL2, WL3 mit Wortleitungstreibern 20 verbunden. Hierbei werden die Wortlei
tungen mit zwei Speicherzellenarrayblöcken 40, mit Ausnahme des obersten und unter
sten Teils des Arrays gemeinsam verbunden. Außerdem betreiben die Adresskodie
rungs-LSB-Signale PXi (PX0, PX1, PX2, PX3), die mit der PXiD-Schaltung 100 ver
bunden sind, den oberen Abschnitt der Blockleseverstärker 30 in der Spaltenrichtung
(der Wortleitungen). Hierbei bilden PX0 und PX1 ein Paar und PX3 und PX4 ein ande
res Paar. Die Ausgangssignale der PXiD-Schaltung 100, PXiD, PXiDD, PXiBD werden
in der Zeilenrichtung (der Bitleitungen) angeordnet und von zwei Unterwortlei
tungstreibern 20 gemeinsam genutzt.
Um die Geschwindigkeit eines Lesens und aktiver Wiederherstellungsverfahren
der Speicherzellen durch Sicherstellen der Ansteuerkapazität der LA-Treiber zu verbes
sern, wird das Spaltenblockadressdekodierungssignal und die Zeilenadressdekodie
rungs-LSB-Signale (X0, X0# aus Fig. 1) kombiniert, um zwei BSYD-Schaltungen 200
des Verbindungsbereich 50 zur gleichen Zeit anzusteuern. Die Verfahren werden durch
die in Fig. 1 gezeigte Blocksteuereinheit (BCU) 10 durchgeführt. Eine detaillierte Aus
führungsform der Blocksteuereinheit 10 wird in Fig. 5 gezeigt.
Wie in Fig. 5 gezeigt, weist die Blocksteuereinheit (BCU) 10 auf: ein erstes
NAND-Gatter 110 zum Erzeugen einer NAND-Antwort durch Aufnehmen eines der
Zeilenadressdekodierungs-LSB-signale X0 und X0# und des Spaltenblockadressdeko
dierungssignales Syi (d. h. SY1 bis Sym); ein zweites NAND-Gatter zum Erzeugen ei
ner NAND-Antwort durch Aufnehmen des Restes der Zeilenadressdekodierungs-LSB-
Signale X0 und X0# und des Spaltenblockadressdekodierungssignals SYi; ein NOR-
Gatter 111 zum Erzeugen einer NOR-Antwort durch Aufnahme von dem Spaltenblock
adressdekodierungssignal SYi und Ausgangssignalen BSYid, BSYiu von jeweils an
dessen (d. h. der BCU 10) oberen und unteren Teilen angeordneten Blocksteuereinheit;
einen ersten Inverter 113 zum Invertieren eines Ausgangs des ersten NAND-Gatter 110
und Erzeugen eines oberen Blocksteuersignals BSYou; einen zweiten Inverter 115 zum
Invertieren eines Ausgangs des zweiten NAND-Gatters 112 und Erzeugen eines unteren
Blocksteuersignal BSYod und einen dritten Inverter 114 zum Invertieren eines Ausgans
des NOR-Gatters 111 und Erzeugen eines Blocksteuersignals BSYi. Zu beachten ist,
daß BSYid und BSYiu jeweils Ausgangssignale BSYou und BSYod der benachbarten
BCUs sind, die oberhalb und unterhalb in der Zeichnung (siehe Fig. 1) angeordnet sind.
Die Signale BSYi steuern die BSYD-Schaltungen 200. Die Signale BSYou und BSYod
werden jeweils als Eingänge bei den benachbarten BCUs 10 vorgesehen, die jeweils
ober und unterhalb angeordnet sind, wie in Fig. 1 gezeigt.
Wie in Fig. 1 oder 5 gezeigt, erfolgt eine Aktivierung des Signals X0 aus den
LSB-Signalen X0 und X0# der Zeilenadressdekodierungssignale zur gleichen Zeit wie
eine Aktivierung von PX1 oder PX3, und das Signal X0# wird zur gleichen Zeit akti
viert wie PX0 oder PX2. Die Signale X0 und X0# bestimmen den Ausgangspegel der
oberen oder unteren Steuersignale BSYou und BSYod der BCU 10. In ähnlicher Weise
werden das Spaltenblockadressdekodierungssignal SYi und die Zeilenadressdekodie
rungs-LSB-Signale X0 und X0# kombiniert, um obere und untere Steuersignale BSYou,
BSYod und Steuersignale BSYi zu erzeugen, so daß die Steuersignale BSYi bei zwei
oder mehr Blocksteuereinheiten aktiviert werden, um gleichzeitig zwei BSYD Schal
tungen 200 anzusteuern. Falls beispielsweise SY2 und PX0 oder PX2 aktiviert worden
sind, wird X0# aktiviert, um die Steuersignale BSY2 und BSYm-1 der BCU 10 in einen
aktiven Zustand zu versetzen. Falls SY2 und PX1 oder PX3 aktiviert werden, wird X0
aktiviert, um die Steuersignale BSY2 und BSY1 in einen aktiven Zustand zu schalten.
Hierbei wird das Lesen und aktive Wiederherstellungsverfahren bei nicht ausgewählten
Spaltenspeicherzellenarrayblöcken, die die ausgewählten Spaltenspeicherzellenarray
blöcke BY1 bis Bym und Wortleitungen gemeinsam benutzen ebenso wie bei ausge
wählten Spaltenspeicherzellarrayblöcke BY1 bis Bym durchgeführt. Somit wird das
Teilwortleitungsaktivierungsverfahren bei der Layoutstruktur des DRAMs in Fig. 1 per
fekt durchgeführt.
Fig. 4 stellt die detaillierte Struktur der BSYD-Schaltung 200 dar. Wie in Fig. 4
gezeigt, weist die BSYD-Schaltung 200 auf: einen ersten Inverter 100 zum Invertieren
der Blocksreuersignale BSYi; einen zweiten Inverter 101 zum Invertieren des Ausgangs
des ersten Inverters 100; ein NAND-Gatter 103 zum Aufnehmen eines Ausgangs des
zweiten Inverters 101 und des ersten Ansteuerfreigabesignals LAPGM und zum Ausge
ben eines Ergebnisses dieser NAND-Verknüpfung als ein erstes Teiberaktivierungssteu
ersignal LAPG; und ein NOR-Gatter 104 zum Aufnehmen eines Ausgangs des ersten
Inverters 100 und des zweiten Aktivierungsfreigabesignals LANGM# und zum Ausge
ben eines Ergebnisses dieser NOR-Verknüpfung als ein zweites Aktivierungsteuersignal
LANG. Die Schaltung 200 bestimmt einen Ausgangspegel des Steuersignals LANG und
LAPG, die als ein Aktivierungssteuersignal der LA-Treiber durch Maskieren der Si
gnale LAPGM und LANGM# mit den Signalen BSYi übermittelt werden.
Eine bestimmte Struktur der PXiD-Schaltung 100 wird in Fig. 6 gezeigt. Wie in
Fig. 6 gezeigt, empfängt die PXiD-Schaltung 100 einen hohen Spannungspegel VPP als
Betriebsspannung, wobei sie aufweist: ein erstes NAND-Gatter 120 zum Aufnehmen von
Adresskodierungs-LSB-Signalen PXi und der Blocksteuersignale und zum Erzeugen
einer NAND-Antwort; ein zweites NAND-Gatter 121 zum Aufnehmen von Adressko
dierungs-LSB-Signalen PXi und Blocksteuersignalen und zum Erzeugen einer NAND-
Antwort; einen ersten Inverter 122, der mit einer Hochpegelspannung VPP zum Inver
tieren eines Ausgangs des ersten NAND-Gatters 120 betrieben wird und das erste An
steuersteuersignal PXiD zum Steuern der Unterwortleitungstreiber erzeugt; und einen
zweiten Inverter 123 zum Invertieren eines Ausgangs des zweiten NAND-Gatters 121
und zum Erzeugen des zweiten Ansteuersteuersignals PXiDD zum Steuern des Unter
wortleitungstreibers. Um die Wortleitungen der ausgewählten Spaltenspeicherzel
lenarrayblöcke freizugeben, empfängt die PXiD-Schaltung 100 Zeilenadressdekodie
rungs-LSB-Signale PXi (PX0, PX1, PX2, PX3) und Signale BSY1 (BSY1-BSYm) als
Eingangssignale zum Erzeugen von Ausgangssignalen PXiD, PXiDD und PXiBD.
Fig. 7 stellt eine Ausführungsform des detaillierten Aufbaus eines der LA-Treiber
100 dar. Wie in Fig. 7 gezeigt, bestehen die LA-Treiber 100 aus einem PMOS-
Transistor P1, dessen Source mit einem Knoten NO1 verbunden ist, der mit der Zel
lenarrayversorgungsspannung versorgt wird, dessen Gate zum Empfangen des ersten
Treiberaktivierungssteuerungssignal LAPG in der Lage ist und dessen Drain zum Aus
geben eines ersten Blockleseverstärkeraktivierungssignals LA in der Lage ist; einen
NMOS-Transistor N3, dessen Source mit einem Knoten NO2 verbunden ist, an dem
eine Versorgungsspannung vorgesehen ist, und dessen Gate zum Aufnehmen des zwei
ten Treiberaktivierungssteuersignals LANG in der Lage ist und dessen Drain zum Aus
geben des zweiten Blockleseverstärkeraktivierungssignals LANG in der Lage ist; aus
ersten und zweiten NMOS-Transistoren N1 und N2, die mit ihren Drain-Source-Kanal
zwischen den Drains der PMOS- und NMOS-Transistoren P1, N2 verbunden sind, und
deren Gates ein Ausgleichssignal LAEQ gemeinsam aufnehmen; und einen NMOS
Transistor N4, dessen Gate zum Empfangen des Ausgleichssignals LAEQ in der Lage
ist und dessen Drain-Source Kanal zwischen den Drains der PMOS- und NMOS-
Transistoren P1 bzw. N3 verbunden ist.
Fig. 8 stellt Betriebszeitabläufe des Teilwortleitungsaktivierungsverfahrens dar,
das auf die vorliegende Erfindung angewendet wird. Wie in Fig. 8 gezeigt, kann die
Aktivierung von Blocksteuersignalen BSYi es Adresskodierungs-LSB-Signals PXi er
möglichen, entsprechende Wortleitungen und die ersten Blockleseverstärkeransteuersi
gnale LA und LAB freizugeben bzw. einzuschalten. Hierbei wird der Aktivierungspegel
der Signale BSYi mit "hoch" übertragen bzw. auf "hoch" gesetzt, beispielsweise auf
einem Hochspannungspegel VPP. Dies geschieht, da der Inverter 122 und das NAND-
Gatter 120 in der Schaltung von Fig. 6 mit einem Hochspannungspegel VPP als einem
Betriebsspannungspegel betrieben werden. Der Aktivierungspegel der Signale BSYi
wird in Anbetracht eines Kriech- bzw. Leckstroms höher als der Pegel der Normalver
sorgungsspannung eingestellt.
Im Folgenden wird der Betrieb der LA-Treiber 300 unter Bezugnahme der Fig. 2
und 3 gemäß den Ausführungsformen der vorliegenden Erfindung beschrieben.
Als erstes wird anhand von Fig. 2 das erste Aktivierungsverfahren beschrieben.
Das Aktivierungsverfahren betrifft einen Fall, bei dem zwei LA-Treiber 300a bzw. 300b
bei einem Verbindungsbereich 50 angeordnet sind. Wenn zwei Blocksteuersignale
BSYi zu zwei BSY-Schaltungen 200 übertragen werden, werden LA-
Treibersteuersignale LAPG und LANG, die durch eine BSYD-Schaltung erzeugt wor
den sind, zum Ansteuern einer der LA-Treiber (beispielsweise einen oberen Treiber) in
dem betroffenen Verbindungsbereich 50 und eines unteren LA-Treibers in dem Verbin
dungsbereich, der an dem oberen Teil des betroffenen Verbindungsbereichs 50 angeord
net ist. Sobald der obere LA-Treiber 300a in dem Verbindungsbereich 50 und der untere
LA-Treiber (nicht gezeigt) in dem Verbindungsbereich, der an dem oberen Teil des
Verbindungsbereichs 50 angeordnet ist, gleichzeitig angesteuert werden, wird der übrig
gebliebene LA-Treiber (in diesem Fall der untere LA-Treiber 300b) in dem Verbin
dungsbereich 50 durch LA-Ansteuersignale LAPG und LANG angesteuert, die von der
BSYD-Schaltung in einem anderen, darunterliegenden Verbindungsbereich vorgesehen
werden. Folglich werden zwei Signale BSYD zum Ansteuern von insgesamt 4 LA-
Treibern aktiviert, wodurch die zwei entsprechenden Blockleseverstärker vollständig
gesteuert werden. Die Bezugszeichen 101, 102, 103, 201, 202 und 204 bezeichnen je
weils Eingang-/Ausgangsknoten der Schaltung in Fig. 2. Beispielsweise bezeichnet
Bezugszeichen 101 einen Eingangsknoten, zu welchem Eingangssignale PXi übertragen
werden. Falls in ähnlicher Weise die Ansteuerkapazität von LA-Treibern sichergestellt
wird, ist es bekannt, daß sich eine Verbesserung bei der Geschwindigkeit eines Lesens
und einer aktiven Wiederherstellung von Speicherzellen einstellt.
Im Folgenden wird das in Fig. 3 gezeigte zweite Aktivierungsverfahren beschrie
ben. Es betrifft einen Fall, bei dem ein LA-Treiber 350 in dem Verbindungsbereich 50
installiert ist. Wie in Fig. 3 gezeigt, ist lediglich ein LA-Treiber in dem Raum angeord
net, wo zwei LA-Treiber untergebracht werden können. Hierbei ist es möglich, die Grö
ße der PMOS- und NMOS-Transistoren A und B der LA-Treiber 350, die in Fig. 7 ge
zeigt sind, zu verdoppeln. Da der LA-Treiber 350, der eine Aktivierungskapazität auf
weist, die zweimal so groß ist, wie die der in Fig. 2 gezeigten LA-Treiber, die Blockle
severstärker 30 seines eigenen Blocks ansteuert, kann in Wirklichkeit die gleiche An
steuerkapazität wie in Fig. 2 sichergestellt werden. Der Vorteil dieses Verfahrens liegt
darin, daß die LA-Treibersteuersignale LAPG und LANG in dem Verbindungsbereich
50 geführt (routed) werden können.
Bei der Halbleiterspeichervorrichtung mit der in Fig. 1 gezeigten Struktur wird
das Teilwortleitungsaktivierungsverfahren in Intervallen des Refreshbetriebs ausgesetzt.
Mit anderen Worten, ein statischer Refreshbetrieb sollte mit den Intervallen des Re
freshbetriebs durchgeführt werden, um die Wortleitungen nacheinander zu aktivieren. In
diesem Falle werden alle Signale SY1-SYm mit einem hohen Pegel übertragen. Somit
schalten alle Steuersignale BSY1-BSYm auf ihren Hochpegel, so daß die Wortleitun
gen nicht teilweise freigegeben werden sondern vollständig freigegeben werden. Außer
dem wird eipenso ein LA-Treiber vollständig aktiviert. Zuletzt werden mit den Interval
len des Refreshbetriebs die Teilwortleitungen daran gehindert, aktiviert zu werden.
Es ist offensichtlich, daß die hier mit der vorliegenden Erfindung dargestellten
Konzepte für bestimmte Anwendungen in verschiedener Art und Weise verwendet wer
den können. Ebenso stellt der detaillierte Aufbau der Blocksteuereinheit oder der Be
triebszeitablaufsignale, die bei den bevorzugten Ausführungsformen der vorliegenden
Erfindung offenbart worden sind, einen Teil der Betriebsverfahren in Übereinstimmung
mit der vorliegenden Erfindung dar, und es können mehrere Verfahren durch Schal
tungsdesigner wirksam eingesetzt werden.
Wie vorhergehend beschrieben, gibt es Vorteile bei der vorliegenden Erfindung,
wie beispielsweise ein Verringern des Leistungsverbrauchs, ein Sicherstellen von An
steuerkapazität der LA-Treiber und ein Verbessern der Geschwindigkeit beim Lesen
und der aktiven Wiederherstellung von Speicherzellen auf der Basis eines herkömmli
chen Teilwortleitungsansteuerverfahrens. Daher besteht ein Vorteil in der Verbesserung
der Leistungsfähigkeit einer Halbleiterspeichervorrichtung.
Es ist ersichtlich, daß alle physikalischen Größen, die hierin offenbart sind, soweit
es nicht explizit anderweitig ausgedrückt worden ist, nicht so auszulegen sind, daß sie
exakt der offenbarten Größe entsprechen, sondern vielmehr ungefähr der offenbarten
Größe entsprechen. Ferner ist das ledigliche Fehlen eines Vermerks wie beispielsweise
"ungefähr" oder dergleichen nicht als eine explizite Angabe dahingehend auszulegen,
daß jede offenbarte physikalische Größe eine exakte Größe ist, unabhängig davon, ob
derartige Vermerke in Bezug auf irgendeine andere der hierin offenbarten physikali
schen Größen verwendet worden ist.
Obwohl bevorzugte Ausführungsformen gezeigt und beschrieben worden sind,
können zahlreiche Modifikationen und Substitutionen daran vorgenommen werden,
ohne von dem Inhalt und Umfang der Erfindung abzuweichen. Dementsprechend ist es
ersichtlich, daß die vorliegende Erfindung lediglich in einer darstellenden Art und Wei
se beschrieben worden ist, und das Darstellungen und Ausführungsformen, die hierin
offenbart worden sind, nicht als für die Ansprüche begrenzend auszulegen sind.
Claims (20)
1. Halbleiterspeichervorrichtung, die aufweist:
eine Vielzahl von Unterwortleitungstreibern, die bei allen Speicherzellenarray blöcken in der Richtung von Bitleitungen angeordnet sind und jeweils durch zwei Speicherzellenarrayblöcke gemeinsam genutzt werden;
eine Vielzahl von Blockleseverstärkern, die in allen Speicherzellenarrayblöcken in der Richtung von Wortleitungen angeordnet sind und die jeweils von zwei Spei cherzellenarrayblöcken gemeinsam genutzt werden;
eine Vielzahl von Speicherblöcken, die jeweils bei Verbindungsbereichen ange ordnet sind, wo Bereiche, die Unterwortleitungstreiber und Blockleseverstärker aufnehmen, sich kreuzen, wobei die Verbindungsbereiche aufweisen:
eine oder mehrere LA-Treiber, die zum Ansteuern der Blockleseverstär ker in der Lage sind;
einen oder mehreren PXiD-Schaltungen, die zum Erzeugen von Ansteu ersteuersignalen zum Steuern von Unterwortleitungstreibern in der Lage sind; und
eine oder mehrere BSYD-Schaltungen, die zum selektiven Freigeben von LA-Treibern aufgrund von übermittelten Blocksteuersignalen in der Lage sind; und
eine Vielzahl von Blocksteuereinheiten, die zum Erzeugen von oberen und unte ren Blocksteuersignalen durch Kombinieren von Spalten- und Zeilenblockadress dekodiersignalen in der Lage sind, und gleichzeitig zwei oder mehrere BSYD- Schaltungen mit den Blocksteuersignalen aktivieren.
eine Vielzahl von Unterwortleitungstreibern, die bei allen Speicherzellenarray blöcken in der Richtung von Bitleitungen angeordnet sind und jeweils durch zwei Speicherzellenarrayblöcke gemeinsam genutzt werden;
eine Vielzahl von Blockleseverstärkern, die in allen Speicherzellenarrayblöcken in der Richtung von Wortleitungen angeordnet sind und die jeweils von zwei Spei cherzellenarrayblöcken gemeinsam genutzt werden;
eine Vielzahl von Speicherblöcken, die jeweils bei Verbindungsbereichen ange ordnet sind, wo Bereiche, die Unterwortleitungstreiber und Blockleseverstärker aufnehmen, sich kreuzen, wobei die Verbindungsbereiche aufweisen:
eine oder mehrere LA-Treiber, die zum Ansteuern der Blockleseverstär ker in der Lage sind;
einen oder mehreren PXiD-Schaltungen, die zum Erzeugen von Ansteu ersteuersignalen zum Steuern von Unterwortleitungstreibern in der Lage sind; und
eine oder mehrere BSYD-Schaltungen, die zum selektiven Freigeben von LA-Treibern aufgrund von übermittelten Blocksteuersignalen in der Lage sind; und
eine Vielzahl von Blocksteuereinheiten, die zum Erzeugen von oberen und unte ren Blocksteuersignalen durch Kombinieren von Spalten- und Zeilenblockadress dekodiersignalen in der Lage sind, und gleichzeitig zwei oder mehrere BSYD- Schaltungen mit den Blocksteuersignalen aktivieren.
2. Vorrichtung nach Anspruch 1, wobei die Blocksteuereinheit obere und untere
Blocksteuersignale BSYou und BSYod und Blocksteuersignale durch Kombina
tion mit Spaltenblockadressdekodierungssignalen SY1-SYm Zeilenadressde
kodierungs-LSB-Signale X0 und X0# und Ausgangssignalen BSYid und BSYiu
der Blocksteuereinheit erzeugt.
3. Vorrrichtung nach Anspruch 2, wobei das Zeilenadressdekodierungs-LSB-Signal
X0 zur gleichen Zeit erzeugt wird, wenn ungerade Wortleitungsansteuersignale
PX1 oder PX3 aktiviert sind, und das Zeilenadress-Dekodierungs-LSB-Signal
X0# zur gleichen Zeit aktiviert ist, bei dem gerade Wortleitungsansteuersignale
PX0 oder PX2 aktiviert sind.
4. Vorrichtung nach Anspruch 1, wobei der Pegel des Blocksteuersignals, das durch
die Blocksteuereinheit erzeugt wird, ein hoher Spannungspegel VPP ist, der höher
als der Pegel der normalen Versorgungsspannung ist.
5. Vorrichtung nach Anspruch 1, wobei die LA-Treiber aus einer Vielzahl von
Schaltungsblöcken in jedem Verbindungsbereich angeordnet sind.
6. Vorrichtung nach Anspruch 1, wobei die LA-Treiber aus einer Vielzahl von
Schaltungsblöcken in Verbindungsbereichen jeweils zu zweit angeordnet sind.
7. Vorrichtung nach Anspruch 1, wobei alle Blocksteuersignale BSYi, die jeweils
von einer Vielzahl von Blocksteuereinheiten ausgegeben werden, während des
Refreshbetriebs der Speicherzellen auf ihren Hochpegel eingestellt werden.
8. Halbleiterspeichervorrichtung, die aufweist:
eine Vielzahl von Speicherzellenarrayblöcken, die aus einer Vielzahl von Spei cherzellen des Refreshtyps aufgebaut sind;
eine Refresh-Schaltung, die zum Erzeugen von Refreshadress-Signalen zum Auf frischen der Speicherzellen während eines Refreshbetriebs in der Lage ist;
Zeilen- und Spaltendekoder, die zum Bestimmen von Adressen von einer oder mehrerer Speicherzellen gemäß den Adress-Signalen in der Lage sind;
eine Vielzahl von Unterwortleitungstreiber, die bei den Speicherzellenarrayblöc ken in der ersten Richtung angeordnet sind und durch zwei Speicherzellenarray blöcken gemeinsam genutzt werden;
eine Vielzahl von Blockleseverstärkem, die bei den Speicherzellenarrayblöcken in der zweiten Richtung, die senkrecht zu der ersten Richtung ist, angeordnet sind, und die von zwei Speicherzellenarrayblöcken gemeinsam genutzt werden;
eine Vielzahl von Schaltungsblöcken, die aus LA-Treibern, die jeweils an jedem Verbindungsbereich angeordnet sind, in denen sich Bereiche kreuzen, in denen Unterwortleitungstreiber und Blockleseverstärker untergebracht sind, und die in der Lage sind, die Blockleseverstärker anzusteuern; aus einer PXD-Schaltung, die Ansteuersteuersignale zum Steuern von Unterwortleitungstreibern zum Aktivieren von mit den Speicherzellen verbundenen Unterwortleitungen erzeugt; und aus ei ner BSYD-Schaltung aufgebaut sind, die zum selektiven Freigeben der LA- Treiber aufgrund von übermittelten Blocksteuersignalen in der Lage ist; und
eine Vielzahl von Blocksteuereinheiten, die entsprechend zu der Anzahl an Schaltungsblöcken angeordnet sind und die durch Kombinieren von Spalten- und Zeilenblockadress-Dekodierungssignalen und durch gleichzeitiges Aktivieren von zwei oder mehr BSYD-Schaltungen der Schaltungsblöcke zum jeweiligen Erzeu gen von oberen und unteren Blocksteuersignalen in der Lage sind.
eine Vielzahl von Speicherzellenarrayblöcken, die aus einer Vielzahl von Spei cherzellen des Refreshtyps aufgebaut sind;
eine Refresh-Schaltung, die zum Erzeugen von Refreshadress-Signalen zum Auf frischen der Speicherzellen während eines Refreshbetriebs in der Lage ist;
Zeilen- und Spaltendekoder, die zum Bestimmen von Adressen von einer oder mehrerer Speicherzellen gemäß den Adress-Signalen in der Lage sind;
eine Vielzahl von Unterwortleitungstreiber, die bei den Speicherzellenarrayblöc ken in der ersten Richtung angeordnet sind und durch zwei Speicherzellenarray blöcken gemeinsam genutzt werden;
eine Vielzahl von Blockleseverstärkem, die bei den Speicherzellenarrayblöcken in der zweiten Richtung, die senkrecht zu der ersten Richtung ist, angeordnet sind, und die von zwei Speicherzellenarrayblöcken gemeinsam genutzt werden;
eine Vielzahl von Schaltungsblöcken, die aus LA-Treibern, die jeweils an jedem Verbindungsbereich angeordnet sind, in denen sich Bereiche kreuzen, in denen Unterwortleitungstreiber und Blockleseverstärker untergebracht sind, und die in der Lage sind, die Blockleseverstärker anzusteuern; aus einer PXD-Schaltung, die Ansteuersteuersignale zum Steuern von Unterwortleitungstreibern zum Aktivieren von mit den Speicherzellen verbundenen Unterwortleitungen erzeugt; und aus ei ner BSYD-Schaltung aufgebaut sind, die zum selektiven Freigeben der LA- Treiber aufgrund von übermittelten Blocksteuersignalen in der Lage ist; und
eine Vielzahl von Blocksteuereinheiten, die entsprechend zu der Anzahl an Schaltungsblöcken angeordnet sind und die durch Kombinieren von Spalten- und Zeilenblockadress-Dekodierungssignalen und durch gleichzeitiges Aktivieren von zwei oder mehr BSYD-Schaltungen der Schaltungsblöcke zum jeweiligen Erzeu gen von oberen und unteren Blocksteuersignalen in der Lage sind.
9. Vorrichtung nach Anspruch 8, wobei die Blocksteuereinheiten ferner aufweisen:
ein erstes NAND-Gatter, das zum Erzeugen einer NAND-Antwort durch Auf nehmen einer der Zeilenadress-Dekodierung-LSB-Signalen X0 und X0# und Spaltenblockadress-Dekodierungssignal SYi in der Lage ist;
ein zweites NAND-Gatter, das zum Erzeugen einer NAND-Antwort durch Auf nehmen des Rests der Zeilenadress-Dekodierungs-LSB-Signal X0 und X0# und der Spaltenblockadress-Dekodierungssignale SYi in der Lage ist;
ein NOR-Gatter, das zum Erzeugen einer NOR-Antwort durch Aufnehmen der Spaltenblockadress-Dekodierungssignale und der Ausgangssignale BSYid und BSYiu der Blocksteuereinheit, die jeweils an seinem oberen und unteren Teilen angeordnet sind, in der Lage ist;
einen ersten Inverter, der um Invertieren eines Ausgangs des ersten NAND- Gatters und zum Erzeugen eines oberen Blocksteuersignals BSYou in der Lage ist;
einen zweiten Inverter, der zum Invertieren eines Ausgangs des zweiten NAND- Gatters und zum Erzeugen eines unteren Blocksteuersignals BSYod in der Lage ist; und
einen dritten Inverter, der zum Invertieren eines Ausgangs des NOR-Gatters und zum Erzeugen eines Blocksteuersignals BSYi in der Lage ist.
ein erstes NAND-Gatter, das zum Erzeugen einer NAND-Antwort durch Auf nehmen einer der Zeilenadress-Dekodierung-LSB-Signalen X0 und X0# und Spaltenblockadress-Dekodierungssignal SYi in der Lage ist;
ein zweites NAND-Gatter, das zum Erzeugen einer NAND-Antwort durch Auf nehmen des Rests der Zeilenadress-Dekodierungs-LSB-Signal X0 und X0# und der Spaltenblockadress-Dekodierungssignale SYi in der Lage ist;
ein NOR-Gatter, das zum Erzeugen einer NOR-Antwort durch Aufnehmen der Spaltenblockadress-Dekodierungssignale und der Ausgangssignale BSYid und BSYiu der Blocksteuereinheit, die jeweils an seinem oberen und unteren Teilen angeordnet sind, in der Lage ist;
einen ersten Inverter, der um Invertieren eines Ausgangs des ersten NAND- Gatters und zum Erzeugen eines oberen Blocksteuersignals BSYou in der Lage ist;
einen zweiten Inverter, der zum Invertieren eines Ausgangs des zweiten NAND- Gatters und zum Erzeugen eines unteren Blocksteuersignals BSYod in der Lage ist; und
einen dritten Inverter, der zum Invertieren eines Ausgangs des NOR-Gatters und zum Erzeugen eines Blocksteuersignals BSYi in der Lage ist.
10. Vorrichtung nach Anspruch 8, wobei die BSYD-Schaltung aufweist:
einen ersten Inverter, der zum Invertieren der Blockstseuersignale in der Lage ist;
einen zweiten Inverter, der zum Invertieren eines Ausgangs des ersten Inverters in der Lage ist;
ein NAND-Gatter, das zum Aufnehmen eines Ausgangs des zweiten Inverters und des ersten Ansteuerfreigabesignals in der Lage ist und ein Ergebnis dieser NAND- Verknüpfung als erstes Treiberaktivierungssteuersignal ausgibt; und
ein NOR-Gatter 104, das zum Aufnehmen eines Ausgangs des ersten Inverters und des zweiten Aktivierungsfreigabesignals in der Lage ist und ein Ergebnis die ser NOR-Verknüpfung als das zweite Treiberaktivierungssteuersignal ausgibt.
einen ersten Inverter, der zum Invertieren der Blockstseuersignale in der Lage ist;
einen zweiten Inverter, der zum Invertieren eines Ausgangs des ersten Inverters in der Lage ist;
ein NAND-Gatter, das zum Aufnehmen eines Ausgangs des zweiten Inverters und des ersten Ansteuerfreigabesignals in der Lage ist und ein Ergebnis dieser NAND- Verknüpfung als erstes Treiberaktivierungssteuersignal ausgibt; und
ein NOR-Gatter 104, das zum Aufnehmen eines Ausgangs des ersten Inverters und des zweiten Aktivierungsfreigabesignals in der Lage ist und ein Ergebnis die ser NOR-Verknüpfung als das zweite Treiberaktivierungssteuersignal ausgibt.
11. Vorrichtung nach Anspruch 8, wobei die PXiD-Schaltung aufweist:
ein erstes NAND-Gatter, das zum Aufnehmen von Adresskodierungs-LSB- Signalen PXi und Blocksteuersignalen zum Erzeugen einer NAND-Antwort in der Lage ist;
ein zweites NAND-Gatter, das zum Aufnehmen von Adresskodierungs-LSB- Signalen PXi und dem Blocksteuersignalen zum Erzeugen einer NAND-Antwort in der Lage ist;
einen ersten Inverter, der mit einer Hochpegelspannung betrieben wird und der in der Lage ist, einen Ausgang des ersten NAND-Gatters zu invertieren und das erste Ansteuersteuersignal zum Steuern der Unterwortleitungstreiber erzeugt; und
einem zweiten Inverter, der zum Invertieren eines Ausgangs des zweiten NAND- Gatters in der Lage ist, und das zweite Ansteuersteuersignal PXiDD zum Steuern des Unterwortleitungstreibers erzeugt.
ein erstes NAND-Gatter, das zum Aufnehmen von Adresskodierungs-LSB- Signalen PXi und Blocksteuersignalen zum Erzeugen einer NAND-Antwort in der Lage ist;
ein zweites NAND-Gatter, das zum Aufnehmen von Adresskodierungs-LSB- Signalen PXi und dem Blocksteuersignalen zum Erzeugen einer NAND-Antwort in der Lage ist;
einen ersten Inverter, der mit einer Hochpegelspannung betrieben wird und der in der Lage ist, einen Ausgang des ersten NAND-Gatters zu invertieren und das erste Ansteuersteuersignal zum Steuern der Unterwortleitungstreiber erzeugt; und
einem zweiten Inverter, der zum Invertieren eines Ausgangs des zweiten NAND- Gatters in der Lage ist, und das zweite Ansteuersteuersignal PXiDD zum Steuern des Unterwortleitungstreibers erzeugt.
12. Vorrichtung nach Anspruch 8, wobei die LA-Treiber aufweisen:
einen PMOS-Transistor, der mit seiner Source mit einem Knoten verbunden ist, der mit der Zellarrayversorgungsspannung versorgt wird, dessen Gate zum Emp fangen des ersten Treiberaktivierungssteuersignals in der Lage ist und dessen Drain zum Ausgeben eines ersten Blockleseverstärkeraktivierungssignals in der Lage ist;
einen NMOS-Transistor, dessen Source mit einem Knoten verbunden ist, bei dem eine Versorgungsspannung vorgesehen wird, dessen Gate zum Empfangen des zweiten Treiberaktivierungssteuersignals in der Lage ist, und dessen Drain zum Ausgeben des zweiten Blockleseverstärkeraktivierungssignals in der Lage ist;
erste und zweite NMOS-Transistoren, deren Drain-Source Kanal zwischen den Drains der PMOS- und NMOS-Transistoren verbunden sind und deren Gates ein Ausgleichsignal gemeinsam aufnehmen; und
einen NMOS-Ausgleichstransistor, dessen Gate zum Aufnehmen des Ausgleich signals in der Lage ist, und dessen Drain-Source Kanal zwischen den Drains des PMOS und NMOS-Transistor verbunden ist.
einen PMOS-Transistor, der mit seiner Source mit einem Knoten verbunden ist, der mit der Zellarrayversorgungsspannung versorgt wird, dessen Gate zum Emp fangen des ersten Treiberaktivierungssteuersignals in der Lage ist und dessen Drain zum Ausgeben eines ersten Blockleseverstärkeraktivierungssignals in der Lage ist;
einen NMOS-Transistor, dessen Source mit einem Knoten verbunden ist, bei dem eine Versorgungsspannung vorgesehen wird, dessen Gate zum Empfangen des zweiten Treiberaktivierungssteuersignals in der Lage ist, und dessen Drain zum Ausgeben des zweiten Blockleseverstärkeraktivierungssignals in der Lage ist;
erste und zweite NMOS-Transistoren, deren Drain-Source Kanal zwischen den Drains der PMOS- und NMOS-Transistoren verbunden sind und deren Gates ein Ausgleichsignal gemeinsam aufnehmen; und
einen NMOS-Ausgleichstransistor, dessen Gate zum Aufnehmen des Ausgleich signals in der Lage ist, und dessen Drain-Source Kanal zwischen den Drains des PMOS und NMOS-Transistor verbunden ist.
13. Vorrichtung nach Anspruch 8 wobei die BSYD-Schaltung aufweist:
einen ersten Inverter, der zum Invertieren von Blocksteuersignalen in der Lage ist;
einen zweiten Inverter, der zum Invertieren eines Ausgangs des ersten Inverters in der Lage ist;
ein NAND-Gatter, das zum Aufnehmen eines Ausgangs des zweiten Inverters und des ersten Ansteuerfreigabesignals in der Lage ist, und eine Ergebnis dieser NAND-Verknüpfung als erstes Treiberaktivieningssteuersignal ausgibt;
ein NOR-Gatter 104, das zum Aufnehmen eines Ausgangs des ersten Inverters und des zweiten Aktivierungsfreigabesignals in der Lage ist, und ein Ergebnis dieser NOR-Verknüpfung als ein zweites Treiberaktivierungssteuersignal ausgibt.
einen ersten Inverter, der zum Invertieren von Blocksteuersignalen in der Lage ist;
einen zweiten Inverter, der zum Invertieren eines Ausgangs des ersten Inverters in der Lage ist;
ein NAND-Gatter, das zum Aufnehmen eines Ausgangs des zweiten Inverters und des ersten Ansteuerfreigabesignals in der Lage ist, und eine Ergebnis dieser NAND-Verknüpfung als erstes Treiberaktivieningssteuersignal ausgibt;
ein NOR-Gatter 104, das zum Aufnehmen eines Ausgangs des ersten Inverters und des zweiten Aktivierungsfreigabesignals in der Lage ist, und ein Ergebnis dieser NOR-Verknüpfung als ein zweites Treiberaktivierungssteuersignal ausgibt.
14. Betriebsverfahren einer Halbleiterspeichervorrichtung, die aufweist:
Kombinieren von dekodierten Blockadress-Signalen und dekodierten Zeilena dress-LSB-Signalen; und
Aktivieren von jeweils zwei BSYD-Schaltungen mit kombinierten Signalen, die in Verbindungsbereichen angeordnete LA-Treiber ansteuern.
Kombinieren von dekodierten Blockadress-Signalen und dekodierten Zeilena dress-LSB-Signalen; und
Aktivieren von jeweils zwei BSYD-Schaltungen mit kombinierten Signalen, die in Verbindungsbereichen angeordnete LA-Treiber ansteuern.
15. Verfahren nach Anspruch 14, wobei 4 LA-Treiber angesteuert werden, um zwei
Blockleseverstärker anzusteuern, wenn zwei BSYD-Schaltungen aktiviert sind.
16. Verfahren nach Anspruch 14, wobei Lese- und aktive Wiederherstellungsverfah
ren bei nicht ausgewählte Spaltenzellenarrayblöcke, die Wortleitungen von aus
gewählten Speicherzellenarrayblöcken gemeinsam nutzen, ebenso wie bei Spal
tenspeicherzellenarrayblöcke durchgeführt werden, die ausgewählt worden sind,
wenn zwei BSYD-Schaltungen aktiv sind.
17. Halbleiterspeichervorrichtung die aufweist:
eine Vielzahl von Unterwortleitungstreibern, wie bei allen Speicherzellenarray blöcken in der Richtung der Bitleitungen angeordnet sind und jeweils von zwei Speicherzellenarrayblöcken gemeinsam genutzt werden;
eine Vielzahl von Blockleseverstärkern, die bei allen Speicherzellenarrayblöcken in der Richtung von Wortleitungen angeordnet sind und jeweils durch zwei Spei cherzellenarrayblöcke gemeinsam genutzt werden;
eine Vielzahl von Schaltungsblöcken, die jeweils an Verbindungsbereichen ange ordnet sind, in denen sich Bereiche kreuzen, in denen die Unterwortleitungstreiber und Blockleseverstärker untergebracht sind, wobei die Verbindungsbereiche auf weisen:
eine oder mehrere LA-Treibervorrichtungen zum Ansteuern der Blockle severstärker;
eine oder mehrere PXID-Schaltungsvorrichtungen zum Erzeugen von Ansteuersteuersignalen zum Steuern von Unterwortleitungstreibern; und
eine oder mehrere BSYD-Schaltungsvorrichtungen zum selektiven Frei geben von LA-Treibern aufgrund von übermittelten Blocksteuersignalen;
und
eine Vielzahl von Blocksteuereinheitenvorrichtungen zum Erzeugen von oberen und unteren Blocksteuersignalen.
eine Vielzahl von Unterwortleitungstreibern, wie bei allen Speicherzellenarray blöcken in der Richtung der Bitleitungen angeordnet sind und jeweils von zwei Speicherzellenarrayblöcken gemeinsam genutzt werden;
eine Vielzahl von Blockleseverstärkern, die bei allen Speicherzellenarrayblöcken in der Richtung von Wortleitungen angeordnet sind und jeweils durch zwei Spei cherzellenarrayblöcke gemeinsam genutzt werden;
eine Vielzahl von Schaltungsblöcken, die jeweils an Verbindungsbereichen ange ordnet sind, in denen sich Bereiche kreuzen, in denen die Unterwortleitungstreiber und Blockleseverstärker untergebracht sind, wobei die Verbindungsbereiche auf weisen:
eine oder mehrere LA-Treibervorrichtungen zum Ansteuern der Blockle severstärker;
eine oder mehrere PXID-Schaltungsvorrichtungen zum Erzeugen von Ansteuersteuersignalen zum Steuern von Unterwortleitungstreibern; und
eine oder mehrere BSYD-Schaltungsvorrichtungen zum selektiven Frei geben von LA-Treibern aufgrund von übermittelten Blocksteuersignalen;
und
eine Vielzahl von Blocksteuereinheitenvorrichtungen zum Erzeugen von oberen und unteren Blocksteuersignalen.
18. Halbleiterspeichervorrichtung, die aufweist:
eine Vielzahl von Speicherzellenblöcken, wobei die Speicherzellenblöcke eine Vielzahl von Speicherzellen des Refreshtyps aufweisen;
eine Vielzahl von Unterwortleitungstreibern, die in allen Speicherzellenarrayblöc ken in Richtung von Bitleitungen angeordnet sind und die von zwei Speicherzel lenarrayblöcken gemeinsam genutzt werden;
eine Vielzahl von Blockleseverstärkem, die alle bei Speicherzellenarrayblöcken in der Richtung von Wortleitungen angeordnet sind und von zwei Speicherzel lenarrayblöcken gemeinsam genutzt werden, aus den Speicherzellenarrayblöcken durch eine Zeilenadresse und Blockspaltenadresse und gleichzeitiges Aktivieren von Speicherzellenarrayblöcken, die benachbart zu bestimmten Speicherzel lenarrayblöcken, durch einen Teil der Bits von der Zeilenadresse.
eine Vielzahl von Speicherzellenblöcken, wobei die Speicherzellenblöcke eine Vielzahl von Speicherzellen des Refreshtyps aufweisen;
eine Vielzahl von Unterwortleitungstreibern, die in allen Speicherzellenarrayblöc ken in Richtung von Bitleitungen angeordnet sind und die von zwei Speicherzel lenarrayblöcken gemeinsam genutzt werden;
eine Vielzahl von Blockleseverstärkem, die alle bei Speicherzellenarrayblöcken in der Richtung von Wortleitungen angeordnet sind und von zwei Speicherzel lenarrayblöcken gemeinsam genutzt werden, aus den Speicherzellenarrayblöcken durch eine Zeilenadresse und Blockspaltenadresse und gleichzeitiges Aktivieren von Speicherzellenarrayblöcken, die benachbart zu bestimmten Speicherzel lenarrayblöcken, durch einen Teil der Bits von der Zeilenadresse.
19. Halbleiterspeichervorrichtung, die aufweist:
eine Vielzahl von Speicherzellenblöcken, wobei die Speicherzellenblöcke eine Vielzahl von Speicherzellen des Refreshtyps aufweisen;
eine Vielzahl von Unterwortleitungstreibern, die alle in den Speicherzellenarray blöcken in der Richtung von Bitleitungen angeordnet sind, und die von zwei Spei cherzellenarrayblöcken gemeinsam benutzt werden;
eine Vielzahl von Blockleseverstärkern, die bei allen Speicherzellenarrayblöcken in der Richtung von Wortleitungen angeordnet sind und von zwei Speicherzel lenarrayblöcken genutzt werden, aus den Speicherzellenarrayblöcken durch eine Zeilenadresse und eine Blockspaltenadresse und gleichzeitigem Aktivieren von Speicherzellenarrayblöcken, die benachbart zu den bestimmten Speicherzel lenarrayblöcken sind, durch Kombinieren von zahlreichen Bits der Zeilenadresse.
eine Vielzahl von Speicherzellenblöcken, wobei die Speicherzellenblöcke eine Vielzahl von Speicherzellen des Refreshtyps aufweisen;
eine Vielzahl von Unterwortleitungstreibern, die alle in den Speicherzellenarray blöcken in der Richtung von Bitleitungen angeordnet sind, und die von zwei Spei cherzellenarrayblöcken gemeinsam benutzt werden;
eine Vielzahl von Blockleseverstärkern, die bei allen Speicherzellenarrayblöcken in der Richtung von Wortleitungen angeordnet sind und von zwei Speicherzel lenarrayblöcken genutzt werden, aus den Speicherzellenarrayblöcken durch eine Zeilenadresse und eine Blockspaltenadresse und gleichzeitigem Aktivieren von Speicherzellenarrayblöcken, die benachbart zu den bestimmten Speicherzel lenarrayblöcken sind, durch Kombinieren von zahlreichen Bits der Zeilenadresse.
20. Vorrichtung nach Anspruch 18, wobei die benachbarten Speicherzellenarrayblöc
ke die Unterwortleitungen zusammen mit den bestimmten Speicherzellenarray
blöcke gemeinsam benutzen.
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