KR100752669B1 - 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 비트라인 센스 앰프 - Google Patents

오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 비트라인 센스 앰프 Download PDF

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Abstract

오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 비트 라인 센스 앰프는, 센스 앰프 블락들, 제1 전압 드라이버들, 및 제2 전압 드라이버를 포함한다. 센스 앰프 블락들은 비트 라인 및 상보 비트 라인 사이의 신호 차이를 각각 감지하여 증폭하는 제1 센스 앰프 및 제2 센스 앰프를 포함한다. 제1 전압 드라이버들은 제1 센스 앰프에 전원 전압을 공급하고, 제2 전압 드라이버는 제2 센스 앰프에 접지 전압을 공급한다. 제1 전압 드라이버는 적어도 두 개의 센스 앰프 블락들 단위로 센스 앰프 블락들이 배치되는 비트 라인 센스 앰프 영역에 배치되고, 제2 전압 드라이버는 센스 앰프 블락들을 제어하는 제어 회로가 배치되는 컨정션 영역에 배치된다.

Description

오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 비트 라인 센스 앰프{Bit line sense amplifier of semiconductor memory device having open bit line structure}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 오픈 비트 라인 구조를 가지는 반도체 메모리 장치(5)를 설명하는 도면이다.
도 2는 도 1에 도시된 비트 라인 센스 앰프의 구성을 설명하는 도면이다.
도 3은 도 2에 도시된 NSA 드라이버(10)와 접지 전압 공급 라인(LAB)의 연결 관계를 설명하는 도면이다.
도 4는 도 2에 도시된 센스 앰프 블락의 레이아웃을 설명하는 도면이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프를 설명하는 도면이다.
도 6은 도 5에 도시된 PSA 드라이버(30)의 피모스 트랜지스터와 PSA의 피모스 트랜지스터를 설명하는 도면이다.
도 7은 도 5에 도시된 PSA 드라이버(30) 및 NSA 드라이버(40)의 배치 위치를 설명하는 도면이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프를 설명하는 도면이다.
도 9는 도 8에 도시된 비트 라인 센스 앰프에 포함된 센스 앰프 블락의 레이 아웃의 일례를 설명하는 도면이다.
도 10은 도 8에 도시된 비트 라인 센스 앰프에 포함된 센스 앰프 블락의 레이 아웃의 다른 일례를 설명하는 도면이다.
< 도면의 주요 부분에 대한 부호의 설명>
30: PSA 드라이버 40: NSA 드라이버
EQ: 등화부
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는, 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 비트 라인 센스 앰프에 관한 것이다.
디램(dynamic random access memory)과 같은 반도체 메모리 장치의 비트 라인 센스 앰프는, 메모리 셀(memory cell)이 액세스(access)된 후 메모리 셀과 비트 라인과의 전하 분배(charge sharing)에 의해 비트 라인에 발생한 작은 신호 차이를 첫 번째로 증폭하므로, 반도체 메모리 장치의 동작에서 중요한 회로이다.
일반적으로, 반도체 메모리 장치의 비트 라인의 구조에는 오픈 비트 라인 구조 및 폴디드 비트 라인 구조(folded bit line structure)가 있을 수 있다. 오픈 비트 라인 구조의 반도체 메모리 장치는 비트 라인 센스 앰프로부터 서로 반대 방향으로 연장되는 비트 라인과 상보(complimentary) 비트 라인(또는 반전(inverted) 비트 라인)을 포함하고, 폴디드 비트 라인 구조의 반도체 메모리 장치는 비트 라인 센스 앰프로부터 동일한 방향으로 연장되는 비트 라인 및 상보 비트 라인을 포함한다. 상기 비트 라인 및 상보 비트 라인은 비트 라인 쌍(pair)을 구성한다.
오픈 비트 라인 구조의 반도체 메모리 장치는 폴디드 비트 라인 구조의 반도체 메모리 장치 보다 많은 메모리 셀들을 포함한다. 따라서, 최근에는 오픈 비트 라인 구조의 반도체 메모리 장치가 널리 사용된다.
도 1은 오픈 비트 라인 구조를 가지는 반도체 메모리 장치(5)를 설명하는 도면이다. 도 1을 참조하면, 오픈 비트 라인 구조의 반도체 메모리 장치(5)는, 각각의 센스 앰프 블락들(blocks)(SA)을 중심으로 좌우로 배치되는 비트 라인(BL) 및 상보 비트 라인(BLB)을 포함한다. 상기 센스 앰프 블락들(SA)은 비트 라인 센스 앰프를 구성한다.
데이터를 저장하는 메모리 셀들(MC)은 비트 라인(BL)과 서브-워드 라인(sub-word line)(SWL)의 교차 영역들과, 상보 비트 라인(BLB)과 서브-워드 라인(SWL)의 교차 영역들에 배치된다. 메모리 셀(MC)은 셀 트랜지스터인 엔모스(NMOS) 트랜지스터 및 셀 커패시터(cell capacitor)를 포함한다.
서브-워드 라인(예를 들어, SWL1)이 활성화되어 센스 앰프 블락들(SA)의 왼쪽에 있는 메모리 셀들(MC)이 선택될 때, 센스 앰프 블락들(SA)의 오른쪽에 있는 메모리 셀들(MC)은 선택되지 않으므로, 비트 라인들(BL1, BL2)에 발생되는 잡 음(noise)(즉, 커플링 커패시턴스(coupling capacitance)에 의한 잡음)과 상보 비트 라인들(BLB1, BLB2)에 발생되는 잡음은 서로 다르게 된다. 즉, 비트 라인(BL)과 상보 비트 라인(BLB) 사이에는 커플링 커패시턴스의 부정합(mismatch)이 발생된다.
따라서, 오픈 비트 라인 구조의 반도체 메모리 장치(5)에서는, 상기 커플링 커패시턴스의 부정합으로 인해 비트 라인(BL) 또는 상보 비트 라인(BLB)에 대한 비트 라인 센스 앰프의 감지 동작(sensing operation)이 불안정해질 수 있다.
도 2는 도 1에 도시된 비트 라인 센스 앰프의 구성(configuration)을 설명하는 도면이다. 도 2를 참조하면, 상기 비트 라인 센스 앰프는, 다수의 센스 앰프 블락들(SA1 ~ SAn), 다수의 엔모스(NMOS) 센스 앰프 드라이버들(이하, NSA 드라이버들이라 한다.)(10), 및 피모스(PMOS) 센스 앰프 드라이버(이하, PSA 드라이버라 한다.)(20)를 포함한다.
센스 앰프 블락들(SA1 ~ SAn)은 다수의 메모리 셀들이 배치되는 메모리 셀 영역들(MCA) 사이에 배치된다. NSA 드라이버들(10)은 엔모스 트랜지스터를 포함하고, 엔모스(NMOS) 센스 앰프(NSA)의 감지(sensing) 능력을 향상시키기 위해 비트 라인 센스 앰프가 배치되는 비트 라인 센스 앰프 영역에 분산 배치(distribution)된다. 예를 들어, 적어도 두 개의 센스 앰프 블락들 단위로 하나의 NSA 드라이버(10)가 배치될 수 있다. NSA 드라이버들(10)은 센스 앰프 블락들(SA1 ~ SAn)의 프리차지부(PCH)를 구성하는 엔모스 트랜지스터들과 센스 앰프 블락들(SA1 ~ SAn)의 제2 칼럼 선택부(CS2)를 구성하는 엔모스 트랜지스터 사이에 배치된다.
PSA 드라이버(20)는 NSA 드라이버(10)에 포함된 엔모스 트랜지스터의 크 기(size) 보다 큰 피모스 트랜지스터를 포함하고, 서브-워드 라인 드라이버 영역들(SWD) 사이에 위치하는 컨정션 영역(conjunction area)(CONJ)에 배치된다. 서브-워드 라인 드라이버 영역(SWD)에는 메모리 셀 영역에 배치되는 메모리 셀의 셀 트랜지스터에 연결되는 서브-워드 라인을 구동하는 서브-워드 라인 드라이버가 배치된다. 서브-워드 라인은 서브-워드 라인 드라이버를 통해 메인(main) 워드 라인에 연결된다. 컨정션 영역(CONJ)에는 상기 서브-워드 라인 드라이버 및 상기 비트 라인 센스 앰프를 제어하는 제어 회로 등이 배치된다.
제1 센스 앰프 블락(SA1)은, 제1 칼럼 선택부(column selection unit)(CS1), 피모스(PMOS) 센스 앰프(PSA), 엔모스(NMOS) 센스 앰프(NSA), 등화부(equalization unit)(EQ), 프리차지부(precharge unit)(PCH), 및 제2 칼럼 선택부(CS2)를 포함한다.
제1 칼럼 선택부(CS1)는, 제1 칼럼 선택 라인(CSL1)을 통해 전달되는 신호에 응답하여, 비트 라인(BL)과, 데이터 입출력 핀(data input/output pin)에 연결되는 로컬(local) 입출력 라인(LIO)을 연결 또는 분리한다. 제1 칼럼 선택부(CS1)는 엔모스 트랜지스터를 포함한다.
PSA는, 전원 전압 공급 라인(LA)을 통해 전달되는 전원 전압(VDD)에 응답하여, 비트 라인(BL)과 상보 비트 라인(BLB) 사이의 신호 차이를 감지(sensing)하고 증폭한다. PSA는 피모스 트랜지스터들을 포함한다. PSA 드라이버(20)는, 제1 센싱 인에이블 신호(LAE)에 응답하여, 전원 전압 공급 라인(LA)을 통해 전원 전압(VDD)을 PSA에 공급한다.
NSA는, 접지 전압 공급 라인(LAB)을 통해 전달되는 접지 전압(VSS)에 응답하여, 비트 라인(BL)과 상보 비트 라인(BLB) 사이의 신호 차이를 증폭한다. NSA는 엔모스 트랜지스터들을 포함한다. NSA 드라이버들(10)은, 제2 센싱 인에이블 신호(LABE)에 응답하여, 접지 전압 공급 라인(LAB)을 통해 접지 전압(VSS)을 NSA에 공급한다. NSA 드라이버(10)는 도 3에 보다 상세히 도시되어 있다.
등화부(EQ)는, 프리차지/등화 신호 라인(PEQ)을 통해 전달되는 신호에 응답하여, 비트 라인(BL)의 전압과 상보 비트 라인(BLB)의 전압을 동일하게 한다. 등화부(EQ)는 엔모스 트랜지스터를 포함한다.
프리차지부(PCH)는, 프리차지/등화 신호 라인(PEQ)을 통해 전달되는 신호에 응답하여, 비트 라인(BL)의 전압과 상보 비트 라인의 전압을 프리차지(precharge) 전압(즉, 전원 전압(VDD)/2)으로 프리차지한다. 프리차지부(PCH)는 엔모스 트랜지스터들을 포함한다. 상기 프리차지 전압은 프리차지 전압 라인(VBL)을 통해 공급된다.
제2 칼럼 선택부(CS2)는, 제2 칼럼 선택 라인(CSL2)을 통해 전달되는 신호에 응답하여, 상보 비트 라인(BLB)과, 데이터 입출력 핀에 연결되는 상보 로컬 입출력 라인(LIOB)을 연결 또는 분리한다. 제2 칼럼 선택부(CS2)는 엔모스 트랜지스터를 포함한다.
제2 내지 제n 센스 앰프 블락들(SA2 ~ SAn)은 제1 센스 앰프 블락(SA1)의 구성 요소와 동일한 구성 요소를 포함한다.
도 3은 도 2에 도시된 NSA 드라이버(10)와 접지 전압 공급 라인(LAB)의 연결 관계를 설명하는 도면이다.
도 3을 참조하면, NSA 드라이버(10)는 제2 센싱 인에이블 신호(LABE)에 응답하여 동작하는 엔모스 트랜지스터로 구현될 수 있다.
엔모스 트랜지스터(10)의 소스(source) 영역은 제1 다이렉트 컨택(direct contact)(DC1)을 통해 제1 메탈 라인(metal line)인 접지 전압 라인(VSS)에 연결된다. 엔모스 트랜지스터(10)의 드레인(drain) 영역은 제2 다이렉트 컨택(DC2)을 통해 상기 제1 메탈 라인 위에 배치되는 제2 메탈 라인(M2)에 연결된다. 그리고, 제2 메탈 라인(M2)은 바이어(via)(VIA)를 통해 제1 메탈 라인인 접지 전압 공급 라인(LAB)에 연결된다. 상기 접지 전압 라인(VSS)의 배치 방향은 접지 전압 공급 라인(LAB)의 배치 방향과 동일하다.
엔모스 트랜지스터(10)의 드레인 영역이 제2 메탈 라인(M2)을 통해 연결되는 이유는, 도 2에 도시된 바와 같이, NSA 드라이버(10)를 구성하는 엔모스 트랜지스터가 프리차지부(PCH)를 구성하는 엔모스 트랜지스터들과 제2 칼럼 선택부(CS2)를 구성하는 엔모스 트랜지스터 사이에 위치하는 레이아웃(layout) 면적이 작은 영역에 배치되기 때문이다.
NSA 드라이버(10)가, 제2 다이렉트 컨택(DC2), 제2 메탈 라인(M2), 및 바이어(VIA)를 통해 접지 전압 공급 라인(LAB)에 연결되므로, NSA 드라이버(10)와 접지 전압 공급 라인(LAB) 사이의 저항값(resistance)이 증가한다. 따라서, NSA 드라이버(10)는 NSA의 안정된 감지 동작을 위한 접지 전압(VSS)을 안정적으로 제공할 수 없다. 안정적인 접지 전압(VSS)을 제공하기 위해 NSA 드라이버(10)의 트랜지스터의 크기를 크게 하면, 반도체 메모리 칩(chip)의 크기가 증가할 수 있다.
도 4는 도 2에 도시된 센스 앰프 블락의 레이아웃을 설명하는 도면이다.
도 4를 참조하면, CS1L, PSAL, NSAL, PEQL, 및 CS2L은, 제1 칼럼 선택부(CS1)를 구성하는 엔모스 트랜지스터의 레이아웃, PSA를 구성하는 피모스 트랜지스터들(PM1, PM2)의 레이아웃, NSA를 구성하는 엔모스 트랜지스터들(NM1, NM2)의 레이아웃, 등화부(EQ)와 프리차지부(PCH)를 구성하는 엔모스 트랜지스터들의 레이아웃, 및 제2 칼럼 선택부(CS2)를 구성하는 엔모스 트랜지스터의 레이아웃에 대응한다.
제1 칼럼 선택부(CS1)의 레이아웃(CS1L) 내에는 제1 칼럼 선택부를 구성하는 엔모스 트랜지스터의 게이트(gate)(GATE)와, 상기 엔모스 트랜지스터의 액티브 영역(active area)(ACT)이 도시되어 있다. 나머지 모스(MOS) 트랜지스터의 레이아웃도 제1 칼럼 선택부(CS1)의 엔모스 트랜지스터의 레이아웃과 동일한 방식으로 도시된다.
제1 칼럼 선택부(CS1)의 엔모스 트랜지스터, NSA의 엔모스 트랜지스터들(NM1, NM2), 등화부(EQ)와 프리차지부(PCH)의 엔모스 트랜지스터들, 및 제2 칼럼 선택부(CS2)의 엔모스 트랜지스터는 P형 기판(P type substrate)(PSUB)에 형성된다. PSA의 피모스 트랜지스터들(PM1, PM2)은 P형 기판(PSUB) 내의 N형 웰(N type well)(NWELL)에 형성된다.
도 4에 도시된 바와 같이, 비트 라인(BL) 및 상보 비트 라인(BLB)에 대해 PSA 및 NSA를 구성하는 모스(MOS) 트랜지스터들이 비대칭적으로 배치되어 있고, 등 화부(EQ)와 프리차지부(PCH)의 모스 트랜지스터들이 센스 앰프 블락의 레이아웃의 중앙에서 오른쪽에 배치되는 것에 의해 비트 라인(BL) 및 상보 비트 라인(BLB)에 대해 비대칭적으로 배치되어 있으므로, 반도체 메모리 장치의 데이터 기입 동작(data write operation) 또는 데이터 독출 동작(data read operation)이 수행될 때 발생되는 비트 라인(BL)의 커플링 커패시턴스와 상보 비트 라인(BLB)의 커플링 커패시턴가 서로 다르게 된다. 따라서, 데이터 기입 동작 또는 데이터 독출 동작을 위한 비트 라인 센스 앰프의 감지 동작이 불안정해질 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 비트 라인 센스 앰프의 감지 동작을 안정적으로 수행할 수 있는 반도체 메모리 장치의 비트 라인 센스 앰프를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일면에 따른 반도체 메모리 장치의 비트 라인 센스 앰프는, 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 비트 라인 센스 앰프에 관한 것이다. 상기 비트 라인 센스 앰프는, 비트 라인 및 상보 비트 라인 사이의 신호 차이를 각각 감지하여 증폭하는 제1 센스 앰프 및 제2 센스 앰프를 포함하는 다수의 센스 앰프 블락들; 상기 제1 센스 앰프에 전원 전압을 공급하는 제1 전압 드라이버들; 및 상기 제2 센스 앰프에 접지 전압을 공급하는 제2 전압 드라이버를 구비하며, 상기 제1 전압 드라이버는 적어도 두 개의 상기 센스 앰프 블락들 단위로 상기 센스 앰프 블락들이 배치되는 비트 라인 센스 앰 프 영역에 배치되고, 상기 제2 전압 드라이버는 상기 센스 앰프 블락들을 제어하는 제어 회로가 배치되는 컨정션 영역에 배치되는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 제1 전압 드라이버는 피모스 트랜지스터를 포함하고, 상기 제2 전압 드라이버는 엔모스 트랜지스터를 포함한다.
바람직한 실시예에 따르면, 상기 제2 전압 드라이버의 엔모스 트랜지스터의 크기는, 상기 제1 전압 드라이버의 피모스 트랜지스터의 크기 보다 크다.
바람직한 실시예에 따르면, 상기 제1 센스 앰프는 피모스 트랜지스터들을 포함하는 피모스 센스 앰프이고, 상기 제2 센스 앰프는 엔모스 트랜지스터들을 포함하는 엔모스 센스 앰프이다.
바람직한 실시예에 따르면, 상기 제1 전압 드라이버의 피모스 트랜지스터 및 상기 제1 센스 앰프의 피모스 트랜지스터들은 P형 기판 내의 N형 웰에 형성되고, 상기 제1 전압 드라이버의 피모스 트랜지스터에 포함되고 전원 전압에 연결된 소스는 상기 전원 전압이 웰 바이어스 전압으로서 인가되는 고농도 N형 불순물 확산 영역에 인접하여 배치된다.
바람직한 실시예에 따르면, 상기 센스 앰프 블락들 각각은, 제1 칼럼 선택 라인을 통해 전달되는 신호에 응답하여, 상기 비트 라인과, 데이터 입출력 핀에 연결되는 로컬 입출력 라인을 연결 또는 분리하는 제1 칼럼 선택부; 프리차지/등화 신호 라인을 통해 전달되는 신호에 응답하여, 상기 비트 라인의 전압과 상기 상보 비트 라인의 전압을 동일하게 하는 등화부; 상기 프리차지/등화 신호 라인을 통해 전달되는 신호에 응답하여, 상기 비트 라인의 전압과 상기 상보 비트 라인의 전압 을 프리차지하는 프리차지부; 및 제2 칼럼 선택 라인을 통해 전달되는 신호에 응답하여, 상기 상보 비트 라인과, 데이터 입출력 핀에 연결되는 상보 로컬 입출력 라인을 연결 또는 분리하는 제2 칼럼 선택부를 더 포함한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 일면에 따른 반도체 메모리 장치의 비트 라인 센스 앰프는, 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 비트 라인 센스 앰프에 관한 것이다. 상기 비트 라인 센스 앰프는, 비트 라인 및 상보 비트 라인 사이의 신호 차이를 감지하여 증폭하는 다수의 센스 앰프 블락들을 구비하며, 상기 센스 앰프 블락들 각각은, 상기 비트 라인 및 상기 상보 비트 라인 사이의 신호 차이를 감지하여 증폭하는 제1 및 제2 피모스 센스 앰프 트랜지스터들; 상기 비트 라인 및 상기 상보 비트 라인 사이의 신호 차이를 감지하여 증폭하는 제1 및 제2 엔모스 센스 앰프 트랜지스터들; 상기 제1 및 제2 엔모스 센스 앰프 트랜지스터들에 접지 전압을 각각 공급하는 제1 및 제2 센스 앰프 드라이버들; 제1 칼럼 선택 라인을 통해 전달되는 신호에 응답하여, 상기 비트 라인과, 데이터 입출력 핀에 연결되는 로컬 입출력 라인을 연결 또는 분리하는 제1 칼럼 선택부; 프리차지/등화 신호 라인을 통해 전달되는 신호에 응답하여, 상기 비트 라인의 전압과 상기 상보 비트 라인의 전압을 동일하게 하는 등화부; 상기 프리차지/등화 신호 라인을 통해 전달되는 신호에 응답하여, 상기 비트 라인의 전압과 상기 상보 비트 라인의 전압을 프리차지하는 제1 및 제2 프리차지부들; 및 제2 칼럼 선택 라인을 통해 전달되는 신호에 응답하여, 상기 상보 비트 라인과, 데이터 입출력 핀에 연결되는 상보 로컬 입출력 라인을 연결 또는 분리하는 제2 칼럼 선택부를 포함 하며, 상기 제1 및 제2 칼럼 선택부들, 상기 제1 및 제2 센스 앰프 드라이버들, 상기 제1 및 제2 엔모스 센스 앰프 트랜지스터들, 상기 제1 및 제2 피모스 센스 앰프 트랜지스터들, 및 상기 제1 및 제2 프리차지부들 각각은 상기 등화부를 중심으로 서로 대칭적으로 배치되고, 상기 제1 및 제2 칼럼 선택부들, 상기 제1 및 제2 센스 앰프 드라이버들, 상기 제1 및 제2 엔모스 센스 앰프 트랜지스터들, 상기 제1 및 제2 피모스 센스 앰프 트랜지스터들, 및 상기 제1 및 제2 프리차지부들 각각은 상기 비트 라인과 상기 상보 비트 라인에 대해 대칭적으로 배치되는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 반도체 메모리 장치의 비트 라인 센스 앰프는, 제1 및 제2 피모스 센스 앰프 트랜지스터들에 전원 전압을 공급하는 피모스 센스 앰프 드라이버를 더 구비하며, 상기 피모스 센스 앰프 드라이버는 상기 센스 앰프 블락들을 제어하는 제어 회로가 배치되는 컨정션 영역에 배치된다.
바람직한 실시예에 따르면, 상기 피모스 센스 앰프 드라이버에 포함되는 모스 트랜지스터의 크기는, 상기 제1 및 제2 센스 앰프 드라이버들 각각에 포함되는 모스 트랜지스터의 크기 보다 크다.
바람직한 실시예에 따르면, 상기 제1 칼럼 선택부, 상기 제2 칼럼 선택부, 및 상기 제1 및 제2 센스 앰프 드라이버들 각각은 엔모스 트랜지스터를 포함하고, 상기 제1 및 제2 프리차지부들, 및 상기 등화부 각각은 피모스 트랜지스터를 포함한다.
바람직한 실시예에 따르면, 상기 제1 칼럼 선택부, 상기 제2 칼럼 선택부, 및 상기 제1 및 제2 센스 앰프 드라이버들 각각은 피모스 트랜지스터를 포함하고, 상기 제1 및 제2 프리차지부들, 및 상기 등화부 각각은 엔모스 트랜지스터를 포함한다.
이러한 본 발명에 따른 반도체 메모리 장치의 비트 라인 센스 앰프는 데이터 기입 동작 또는 데이터 독출 동작을 위한 비트 라인 센스 앰프의 감지 동작을 안정적으로 수행할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프를 설명하는 도면이다. 도 5를 참조하면, 상기 반도체 메모리 장치의 비트 라인 센스 앰프는, 다수의 센스 앰프 블락들(SA1 ~ SAn), 다수의 피모스(PMOS) 센스 앰프 드라이버들(이하, PSA 드라이버들이라 한다.)(30), 및 엔모스(NMOS) 센스 앰프 드라이버(이하, PSA 드라이버라 한다.)(40)를 포함한다.
센스 앰프 블락들(SA1 ~ SAn)은 다수의 메모리 셀들이 배치되는 메모리 셀 영역들(MCA) 사이에 배치된다. PSA 드라이버들(30)은 피모스(PMOS) 센스 앰프(PSA)의 감지 능력을 향상시키기 위해 비트 라인 센스 앰프가 배치되는 비트 라인 센스 앰프 영역에 분산 배치(distribution)된다. 예를 들어, 적어도 두 개의 센스 앰프 블락들 단위로 하나의 PSA 드라이버(10)가 배치될 수 있다. PSA 드라이버들(30)은 센스 앰프 블락들(SA1 ~ SAn)의 제1 칼럼 선택부(CS1)를 구성하는 엔모스 트랜지스터와 센스 앰프 블락들(SA1 ~ SAn)의 PSA를 구성하는 피모스 트랜지스터들 사이에 배치된다.
제1 전압 드라이버인 PSA 드라이버(30)는, 도 5에 도시된 바와 같이, 제1 메탈 라인(M1)을 통해 전원 전압 공급 라인(LA)에 연결될 수 있으므로, PSA 드라이버(30)와 전원 전압 공급 라인(LA) 사이의 저항값은 상대적으로 작다. 따라서, PSA 드라이버(30)는 안정적인 전원 전압(VDD)을 제공할 수 있다.
제2 전압 드라이버인 NSA 드라이버(40)는 PSA 드라이버(30)에 포함된 피모스 트랜지스터의 크기 보다 큰 엔모스 트랜지스터를 포함하고, 서브-워드 라인 드라이버 영역들(SWD) 사이에 위치하는 컨정션 영역(CONJ)에 배치된다. 서브-워드 라인 드라이버 영역(SWD)에는 메모리 셀 영역에 배치되는 메모리 셀의 셀 트랜지스터에 연결되는 서브-워드 라인을 구동하는 서브-워드 라인 드라이버가 배치된다. 서브-워드 라인은 서브-워드 라인 드라이버를 통해 메인 워드 라인에 연결된다. 컨정션 영역(CONJ)에는 상기 서브-워드 라인 드라이버 및 상기 비트 라인 센스 앰프를 제어하는 제어 회로 등이 배치된다.
NSA 드라이버(40)의 엔모스 트랜지스터는 비트 라인 센스 앰프 영역 보다 모스(MOS) 트랜지스터의 레이아웃이 용이하고 P형 기판이 형성된 컨정션 영역(CONJ)에 배치되므로, NSA 드라이버(40)의 엔모스 트랜지스터의 크기는 커질 수 있다. 따 라서, 크기가 큰 NSA 드라이버(40)의 엔모스 트랜지스터는 접지 전압(VSS)을 NSA에 안정적으로 제공할 수 있다.
제1 센스 앰프 블락(SA1)은, 제1 칼럼 선택부(CS1), 피모스(PMOS) 센스 앰프(PSA), 엔모스(NMOS) 센스 앰프(NSA), 등화부(EQ), 프리차지부(PCH), 및 제2 칼럼 선택부(CS2)를 포함한다.
제1 칼럼 선택부(CS1)는, 제1 칼럼 선택 라인(CSL1)을 통해 전달되는 신호에 응답하여, 비트 라인(BL)과, 데이터 입출력 핀에 연결되는 로컬 입출력 라인(LIO)을 연결 또는 분리한다. 제1 칼럼 선택부(CS1)는 엔모스 트랜지스터를 포함한다.
PSA는, 전원 전압 공급 라인(LA)을 통해 공급되는 전원 전압(VDD)에 응답하여, 비트 라인(BL)과 상보 비트 라인(BLB) 사이의 신호 차이를 감지(sensing)하고 증폭한다. PSA는 피모스 트랜지스터들을 포함한다. PSA 드라이버들(30)은, 제1 센싱 인에이블 신호(LAE)에 응답하여, 전원 전압 공급 라인(LA)을 통해 전원 전압(VDD)을 PSA에 공급한다.
NSA는, 접지 전압 공급 라인(LAB)을 통해 공급되는 접지 전압(VSS)에 응답하여, 비트 라인(BL)과 상보 비트 라인(BLB) 사이의 신호 차이를 증폭한다. NSA는 엔모스 트랜지스터들을 포함한다. NSA 드라이버(40)는, 제2 센싱 인에이블 신호(LABE)에 응답하여, 접지 전압 공급 라인(LAB)을 통해 접지 전압(VSS)을 NSA에 공급한다.
등화부(EQ)는, 프리차지/등화 신호 라인(PEQ)을 통해 전달되는 신호에 응답하여, 비트 라인(BL)의 전압과 상보 비트 라인(BLB)의 전압을 동일하게 한다. 등화 부(EQ)는 엔모스 트랜지스터를 포함한다.
프리차지부(PCH)는, 프리차지/등화 신호 라인(PEQ)을 통해 전달되는 신호에 응답하여, 비트 라인(BL)의 전압과 상보 비트 라인의 전압을 프리차지(precharge) 전압(즉, 전원 전압(VDD)/2)으로 프리차지한다. 프리차지부(PCH)는 엔모스 트랜지스터들을 포함한다. 상기 프리차지 전압은 프리차지 전압 라인(VBL)을 통해 공급된다.
제2 칼럼 선택부(CS2)는, 제2 칼럼 선택 라인(CSL2)을 통해 전달되는 신호에 응답하여, 상보 비트 라인(BLB)과, 데이터 입출력 핀에 연결되는 상보 로컬 입출력 라인(LIOB)에 연결 또는 분리한다. 제2 칼럼 선택부(CS2)는 엔모스 트랜지스터를 포함한다.
제2 내지 제n 센스 앰프 블락들(SA2 ~ SAn)은 제1 센스 앰프 블락(SA1)의 구성 요소와 동일한 구성 요소를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프는, 안정적인 전원 전압 및 접지 전압을 각각 제공하는 PSA 드라이버 및 NSA 드라이버를 포함하므로, 비트 라인 센스 앰프의 감지 동작을 안정적으로 수행할 수 있다.
도 6은 도 5에 도시된 PSA 드라이버(30)의 피모스 트랜지스터와 PSA의 피모스 트랜지스터를 설명하는 도면이다.
도 6을 참조하면, P형 기판(PSUB)에 N형 웰(NWELL) 및 고농도 P형(P+) 불순물 확산 영역(50)이 형성된다. P형 기판(PSUB)과 N형 웰(NWELL)이 순방향 바이어스(forward bias)가 되지 않도록, 고농도 P형 불순물 확산 영역(50)에 기판 바이어 스 전압인 접지 전압(VSS)이 인가된다.
N형 웰(NWELL)에 고농도 N형(N+) 불순물 확산 영역(60), PSA 드라이버(30)를 구성하는 피모스 트랜지스터, 및 PSA를 구성하는 피모스 트랜지스터들 중 하나(PM1)가 형성된다. 설명의 편의를 위해, 도 6에는 PSA를 구성하는 피모스 트랜지스터들 중 하나(PM1)만 도시된다.
P형 기판(PSUB)과 N형 웰(NWELL)이 순방향 바이어스가 되지 않도록, 고농도 N형 불순물 확산 영역(60)에 전원 전압(VDD)이 웰 바이어스(well bias) 전압으로서 인가된다.
피모스 트랜지스터(30)는, 전원 전압(VDD)에 연결되고 소스(source)인 고농도 P형 불순물 확산 영역, 게이트 전극(gate electrode)(GATE), 및 드레인(drain)인 고농도 P형 불순물 확산 영역을 포함한다. 피모스 트랜지스터(30)의 소스는 고농도 N형 불순물 확산 영역(60)에 인접하여 배치된다.
피모스 트랜지스터(PM1)도, 소스인 고농도 P형 불순물 확산 영역, 게이트 전극(GATE), 및 드레인인 고농도 P형 불순물 확산 영역을 포함한다.
따라서, 본 발명에 따른 반도체 메모리 장치의 비트 라인 센스 앰프의 레이아웃에서는, 피모스 트랜지스터(30) 및 피모스 트랜지스터(PM1)가 고농도 N형 불순물 확산 영역(60)을 공동으로 사용할 수 있다.
도 7은 도 5에 도시된 PSA 드라이버(30) 및 NSA 드라이버(40)의 배치 위치를 설명하는 도면이다.
도 7을 참조하면, PSA 드라이버는 전원 전압 공급 라인(LA) 아래의 비트 라 인 센스 앰프 영역(BLSA)에 배치되고, NSA 드라이버는 접지 전압 공급 라인(LAB) 아래의 컨정션 영역(CONJ)에 배치된다.
도 7에서는, 예를 들어, 8개의 PSA 드라이버들에 하나의 NSA 드라이버가 대응하여 배치되는 것으로 도시되어 있다. 그리고, 반도체 메모리 칩의 크기를 감소시키기 위하여, PSA 드라이버들과, PSA 드라이버들에 대응하는 NSA 드라이버가 지그재그(zigzag) 형태로 배치되어 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프를 설명하는 도면이다. 도 8은 도 2에 도시된 비트 라인 센스 앰프의 구성 요소들을 비트 라인 및 상보 비트 라인에 대해 대칭적으로 도시한 도면이다.
도 8을 참조하면, 상기 반도체 메모리 장치의 비트 라인 센스 앰프는, 센스 앰프 블락들, 다수의 엔모스 센스 앰프 드라이버들(NSA 드라이버들)(10), 및 피모스 센스 앰프 드라이버(PSA 드라이버)(20)를 포함한다.
상기 각각의 센스 앰프 블락들은, 제1 칼럼 선택부(CS1), 피모스 센스 앰프(PSA), 엔모스 센스 앰프(NSA), 등화부(EQ), 프리차지부(PCH), 및 제2 칼럼 선택부(CS2)를 포함한다. 도 8에 도시된 제1 칼럼 선택부(CS1), 피모스 센스 앰프(PSA), 엔모스 센스 앰프(NSA), 등화부(EQ), 프리차지부(PCH), 및 제2 칼럼 선택부(CS2)에 대한 설명은, 도 2에 도시된 제1 칼럼 선택부(CS1), 피모스(PMOS) 센스 앰프(PSA), 엔모스(NMOS) 센스 앰프(NSA), 등화부(EQ), 프리차지부(PCH), 및 제2 칼럼 선택부(CS2)에 대한 설명과 유사하므로, 본 명세서에서는 생략된다. 다만, 도 8에 도시된 등화부(EQ) 및 프리차지부(PCH)를 구성하는 모스 트랜지스터가 피모스 트랜지스터이지만, 도 2에 도시된 등화부(EQ) 및 프리차지부(PCH)를 구성하는 모스 트랜지스터는 엔모스 트랜지스터이다.
도 9는 도 8에 도시된 비트 라인 센스 앰프에 포함된 센스 앰프 블락의 레이 아웃의 일례를 설명하는 도면이다.
도 9를 참조하면, CS1L, NSAD1L, NSA1L, PSA1L, PCH1L, EQL, PCH2L, PSA2L, NSA2L, NSAD2L, 및 CS2L은, 제1 칼럼 선택부(CS1)를 구성하는 엔모스 트랜지스터의 레이아웃, NSA 드라이버를 구성하는 엔모스 트랜지스터의 레이아웃, NSA를 구성하는 엔모스 트랜지스터들 중 하나의 레이아웃, PSA를 구성하는 피모스 트랜지스터들 중 하나의 레이아웃, 프리차지부(PCH)를 구성하는 피모스 트랜지스터들 중 하나의 레이아웃, 등화부(EQ)를 구성하는 피모스 트랜지스터의 레이아웃, 프리차지부(PCH)를 구성하는 피모스 트랜지스터들 중 다른 하나의 레이아웃, PSA를 구성하는 피모스 트랜지스터들 중 다른 하나의 레이아웃, NSA를 구성하는 엔모스 트랜지스터들 중 다른 하나의 레이아웃, NSA 드라이버를 구성하는 엔모스 트랜지스터의 레이아웃, 및 제2 칼럼 선택부(CS2)를 구성하는 엔모스 트랜지스터의 레이아웃에 대응한다.
제1 칼럼 선택부(CS1)의 레이아웃(CS1L) 내에는 제1 칼럼 선택부를 구성하는 엔모스 트랜지스터의 게이트(gate)(GATE)와, 상기 엔모스 트랜지스터의 액티브 영역(ACT)이 도시되어 있다. 나머지 모스(MOS) 트랜지스터의 레이아웃도 제1 칼럼 선택부(CS1)의 엔모스 트랜지스터의 레이아웃과 동일한 방식으로 도시된다.
제1 칼럼 선택부(CS1)의 엔모스 트랜지스터, NSA 드라이버들의 엔모스 트랜 지스터들, 및 NSA의 엔모스 트랜지스터들은 P형 기판(PSUB)에 형성된다. PSA의 피모스 트랜지스터들, 프리차지부(PCH)의 피모스 트랜지스터들, 및 등화부(EQ)의 피모스 트랜지스터는 P형 기판(PSUB) 내의 N형 웰(NWELL)에 형성된다.
도 9에 도시된 바와 같이, 등화부를 중심으로 좌우로 비트 라인 센스 앰프의 대응하는 구성 요소들이 대칭적으로 배치되어 있고, 비트 라인 센스 앰프의 대응하는 구성 요소들이 비트 라인(BL) 및 상보 비트 라인(BLB)에 대해 대칭적으로 배치되어 있다. 그 결과, 반도체 메모리 장치의 데이터 기입 동작 또는 데이터 독출 동작이 수행될 때 발생되는 비트 라인(BL)의 커플링 커패시턴스와 상보 비트 라인(BLB)의 커플링 커패시턴가 동일하게 된다. 따라서, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프는 데이터 기입 동작 또는 데이터 독출 동작을 위한 비트 라인 센스 앰프의 감지 동작을 안정적으로 수행할 수 있다.
도 10은 도 8에 도시된 비트 라인 센스 앰프에 포함된 센스 앰프 블락의 레이 아웃의 다른 일례를 설명하는 도면이다. 보다 구체적으로 설명하면, 도 10의 다른 일례에서는, 도 9에 도시된 센스 앰프 블락의 구성 요소들을 구성하는 모스 트랜지스터의 종류가 변경되고 비트 라인 및 상보 비트 라인에 대해 대칭적으로 배치되는 센스 앰프 블락의 구성 요소들이 도시되어 있다. 모스 트랜지스터의 종류가 변경될 때, 상기 모스 트랜지스터를 제어하는 신호의 활성화 레벨(activation level)도 변경된다.
도 10을 참조하면, CS1L, NSAD1L, PSA1L, NSA1L, PCH1L, EQL, PCH2L, NSA2L, PSA2L, NSAD2L, 및 CS2L은, 제1 칼럼 선택부(CS1)를 구성하는 피모스 트랜지스터의 레이아웃, NSA 드라이버를 구성하는 피모스 트랜지스터의 레이아웃, PSA를 구성하는 피모스 트랜지스터들 중 하나의 레이아웃, NSA를 구성하는 엔모스 트랜지스터들 중 하나의 레이아웃, 프리차지부(PCH)를 구성하는 엔모스 트랜지스터들 중 하나의 레이아웃, 등화부(EQ)를 구성하는 엔모스 트랜지스터의 레이아웃, 프리차지부(PCH)를 구성하는 엔모스 트랜지스터들 중 다른 하나의 레이아웃, NSA를 구성하는 엔모스 트랜지스터들 중 다른 하나의 레이아웃, PSA를 구성하는 피모스 트랜지스터들 중 다른 하나의 레이아웃, NSA 드라이버를 구성하는 피모스 트랜지스터의 레이아웃, 및 제2 칼럼 선택부(CS2)를 구성하는 피모스 트랜지스터의 레이아웃에 각각 대응한다.
제1 칼럼 선택부(CS1)의 레이아웃(CS1L) 내에는 제1 칼럼 선택부를 구성하는 피모스 트랜지스터의 게이트(gate)(GATE)와, 상기 피모스 트랜지스터의 액티브 영역(ACT)이 도시되어 있다. 나머지 모스(MOS) 트랜지스터의 레이아웃도 제1 칼럼 선택부(CS1)의 피모스 트랜지스터의 레이아웃과 동일한 방식으로 도시된다.
제1 칼럼 선택부(CS1)의 피모스 트랜지스터, NSA 드라이버들의 피모스 트랜지스터들, 및 PSA의 피모스 트랜지스터들은 P형 기판(PSUB) 내의 N형 웰(NWELL)에 형성된다. NSA의 엔모스 트랜지스터들, 프리차지부(PCH)의 엔모스 트랜지스터들, 및 등화부(EQ)의 엔모스 트랜지스터는 P형 기판(PSUB)에 형성된다.
도 10에 도시된 바와 같이, 등화부를 중심으로 좌우로 비트 라인 센스 앰프의 대응하는 구성 요소들이 대칭적으로 배치되어 있고, 비트 라인 센스 앰프의 대응하는 구성 요소들이 비트 라인(BL) 및 상보 비트 라인(BLB)에 대해 대칭적으로 배치되어 있다. 그 결과, 반도체 메모리 장치의 데이터 기입 동작 또는 데이터 독출 동작이 수행될 때 발생되는 비트 라인(BL)의 커플링 커패시턴스와 상보 비트 라인(BLB)의 커플링 커패시턴가 동일하게 된다. 따라서, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프는 데이터 기입 동작 또는 데이터 독출 동작을 위한 비트 라인 센스 앰프의 감지 동작을 안정적으로 수행할 수 있다.
이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 반도체 메모리 장치의 비트 라인 센스 앰프는 데이터 기입 동작 또는 데이터 독출 동작을 위한 비트 라인 센스 앰프의 감지 동작을 안정적으로 수행할 수 있다.

Claims (11)

  1. 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 비트 라인 센스 앰프에 있어서,
    비트 라인 및 상보 비트 라인 사이의 신호 차이를 각각 감지하여 증폭하는 제1 센스 앰프 및 제2 센스 앰프를 포함하는 다수의 센스 앰프 블락들;
    상기 제1 센스 앰프에 전원 전압을 공급하는 제1 전압 드라이버들; 및
    상기 제2 센스 앰프에 접지 전압을 공급하는 제2 전압 드라이버를 구비하며,
    상기 제1 전압 드라이버는 적어도 두 개의 상기 센스 앰프 블락들 단위로 상기 센스 앰프 블락들이 배치되는 비트 라인 센스 앰프 영역에 배치되고,
    상기 제2 전압 드라이버는 상기 센스 앰프 블락들을 제어하는 제어 회로가 배치되는 컨정션 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센스 앰프.
  2. 제1항에 있어서,
    상기 제1 전압 드라이버는 피모스 트랜지스터를 포함하고, 상기 제2 전압 드라이버는 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센스 앰프.
  3. 제2항에 있어서,
    상기 제2 전압 드라이버의 엔모스 트랜지스터의 크기는, 상기 제1 전압 드라이버의 피모스 트랜지스터의 크기 보다 큰 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센스 앰프.
  4. 제3항에 있어서,
    상기 제1 센스 앰프는 피모스 트랜지스터들을 포함하는 피모스 센스 앰프이고,
    상기 제2 센스 앰프는 엔모스 트랜지스터들을 포함하는 엔모스 센스 앰프인 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센스 앰프.
  5. 제4항에 있어서,
    상기 제1 전압 드라이버의 피모스 트랜지스터 및 상기 제1 센스 앰프의 피모스 트랜지스터들은 P형 기판 내의 N형 웰에 형성되고,
    상기 제1 전압 드라이버의 피모스 트랜지스터에 포함되고 전원 전압에 연결된 소스는 상기 전원 전압이 웰 바이어스 전압으로서 인가되는 고농도 N형 불순물 확산 영역에 인접하여 배치되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센스 앰프.
  6. 제1항에 있어서, 상기 센스 앰프 블락들 각각은,
    제1 칼럼 선택 라인을 통해 전달되는 신호에 응답하여, 상기 비트 라인과, 데이터 입출력 핀에 연결되는 로컬 입출력 라인을 연결 또는 분리하는 제1 칼럼 선택부;
    프리차지/등화 신호 라인을 통해 전달되는 신호에 응답하여, 상기 비트 라인의 전압과 상기 상보 비트 라인의 전압을 동일하게 하는 등화부;
    상기 프리차지/등화 신호 라인을 통해 전달되는 신호에 응답하여, 상기 비트 라인의 전압과 상기 상보 비트 라인의 전압을 프리차지하는 프리차지부; 및
    제2 칼럼 선택 라인을 통해 전달되는 신호에 응답하여, 상기 상보 비트 라인과, 데이터 입출력 핀에 연결되는 상보 로컬 입출력 라인을 연결 또는 분리하는 제2 칼럼 선택부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센스 앰프.
  7. 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 비트 라인 센스 앰프에 있어서,
    비트 라인 및 상보 비트 라인 사이의 신호 차이를 감지하여 증폭하는 다수의 센스 앰프 블락들을 구비하며,
    상기 센스 앰프 블락들 각각은,
    상기 비트 라인 및 상기 상보 비트 라인 사이의 신호 차이를 감지하여 증폭하는 제1 및 제2 피모스 센스 앰프 트랜지스터들;
    상기 비트 라인 및 상기 상보 비트 라인 사이의 신호 차이를 감지하여 증폭하는 제1 및 제2 엔모스 센스 앰프 트랜지스터들;
    상기 제1 및 제2 엔모스 센스 앰프 트랜지스터들에 접지 전압을 각각 공급하는 제1 및 제2 센스 앰프 드라이버들;
    제1 칼럼 선택 라인을 통해 전달되는 신호에 응답하여, 상기 비트 라인과, 데이터 입출력 핀에 연결되는 로컬 입출력 라인을 연결 또는 분리하는 제1 칼럼 선택부;
    프리차지/등화 신호 라인을 통해 전달되는 신호에 응답하여, 상기 비트 라인의 전압과 상기 상보 비트 라인의 전압을 동일하게 하는 등화부;
    상기 프리차지/등화 신호 라인을 통해 전달되는 신호에 응답하여, 상기 비트 라인의 전압과 상기 상보 비트 라인의 전압을 프리차지하는 제1 및 제2 프리차지부들; 및
    제2 칼럼 선택 라인을 통해 전달되는 신호에 응답하여, 상기 상보 비트 라인과, 데이터 입출력 핀에 연결되는 상보 로컬 입출력 라인을 연결 또는 분리하는 제2 칼럼 선택부를 포함하며,
    상기 제1 및 제2 칼럼 선택부들, 상기 제1 및 제2 센스 앰프 드라이버들, 상기 제1 및 제2 엔모스 센스 앰프 트랜지스터들, 상기 제1 및 제2 피모스 센스 앰프 트랜지스터들, 및 상기 제1 및 제2 프리차지부들 각각은 상기 등화부를 중심으로 서로 대칭적으로 배치되고,
    상기 제1 및 제2 칼럼 선택부들, 상기 제1 및 제2 센스 앰프 드라이버들, 상기 제1 및 제2 엔모스 센스 앰프 트랜지스터들, 상기 제1 및 제2 피모스 센스 앰프 트랜지스터들, 및 상기 제1 및 제2 프리차지부들 각각은 상기 비트 라인과 상기 상 보 비트 라인에 대해 대칭적으로 배치되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센스 앰프.
  8. 제7항에 있어서, 상기 반도체 메모리 장치의 비트 라인 센스 앰프는,
    제1 및 제2 피모스 센스 앰프 트랜지스터들에 전원 전압을 공급하는 피모스 센스 앰프 드라이버를 더 구비하며, 상기 피모스 센스 앰프 드라이버는 상기 센스 앰프 블락들을 제어하는 제어 회로가 배치되는 컨정션 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센스 앰프.
  9. 제8항에 있어서,
    상기 피모스 센스 앰프 드라이버에 포함되는 모스 트랜지스터의 크기는, 상기 제1 및 제2 센스 앰프 드라이버들 각각에 포함되는 모스 트랜지스터의 크기 보다 큰 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센스 앰프.
  10. 제7항에 있어서,
    상기 제1 칼럼 선택부, 상기 제2 칼럼 선택부, 및 상기 제1 및 제2 센스 앰프 드라이버들 각각은 엔모스 트랜지스터를 포함하고,
    상기 제1 및 제2 프리차지부들, 및 상기 등화부 각각은 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센스 앰프.
  11. 제7항에 있어서,
    상기 제1 칼럼 선택부, 상기 제2 칼럼 선택부, 및 상기 제1 및 제2 센스 앰프 드라이버들 각각은 피모스 트랜지스터를 포함하고,
    상기 제1 및 제2 프리차지부들, 및 상기 등화부 각각은 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센스 앰프.
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