KR100417856B1 - 프리챠지 모드를 갖는 반도체 메모리 장치 및 비트 라인쌍의 프리챠지 방법 - Google Patents

Abstract

프리챠지를 위한 시간을 경감함으로써 향상된 메모리 액세스 시간을 갖는 반도체 메모리 장치가 제공된다. 이 반도체 메모리 장치는 데이터 판독 및 기록을 위한 준비상태로 프리챠지 모드(precharge mode)를 갖는 반도체 메모리 장치에 있어서, 복수개의 메모리 셀 어레이들과, 상기 복수개의 메모리 셀 어레이들의 각각에 연결된 복수개의 비트 라인 쌍들과, 상기 비트 라인 쌍에 지그재그 형태로 연결되어 있으며, 상기 프리챠지 모드에서 상기 복수개의 비트 라인 쌍들의 각각을 프리챠지하는 복수개의 프리챠지 회로들과, 상기 프리챠지 모드에서 일 비트 라인 쌍(a bit line pair)의 일 비트 라인(a bit line)을 인접한 다른 비트 라인 쌍의 비트 라인들 중 인접한 비트 라인과 서로 연결시키며, 적어도 2개 이상이 복수 개의 비트 라인 쌍들에 연결되는 스위치 수단(switch means)과, 상기 스위치 수단은 일 비트 라인 쌍에서 상기 프리챠지 회로의 반대쪽에 설치되며, 상기 프리챠지 회로를 활성화시키는 제어신호를 포함하는 것을 특징으로 한다. 본 발명에 의하면 프리챠지 회로가 설치되어 있지 않은 쪽의 비트 라인 부분도 인접한 프리챠지 회로에 의한 제어를 받으므로, 프리챠지 타임을 경감할 수 있게 된다.

Description

프리챠지 모드를 갖는 반도체 메모리 장치 및 비트 라인 쌍의 프리챠지 방법{A SEMICONDUCTOR DEVISE WITH PRECHARGE MODE AND METHOD OF PRECHARGING BIT LINE PAIR}

본 발명은 프리챠지 모드를 갖는 반도체 메모리 장치 및 비트 라인 쌍의 프리챠지 방법에 관한 것으로서, 특히 다이나믹 랜던 액세스 메모리(dynamic random access memory : 이하, "DRAM"이라고 함)에서 새로운 데이터를 판독 또는 기록할 때 준비상태로서 수행되는 비트 라인 쌍에 대한 프리챠지(precharge)의 속도를 개선하는 것에 관한 것이다.

반도체 메모리 장치들, 특히 DRAM은 대용량의 디지털 정보를 저장하기 위한 다양한 데이터 처리 시스템에 널리 사용된다. 하지만 이러한 데이터 처리 시스템이 더 빠른 처리 속도로 동작하게 됨에 따라 DRAM들로부터 데이터를 읽거나 또는 DRAM들에 데이터를 쓰기 위한 액세스 시간은 고성능 데이터 처리 시스템을 설계할 때중요한 요소가 된다. 이러한 까닭에 DRAM 액세스 시간을 향상시키기 위한 다양한 기술이 개발되고 있다.

도 1은 종래의 반도체 메모리 장치에서의 프리챠지를 설명하는 도면으로서, 도 1A는 본 발명과 관련된 부분만을 도시한 반도체 메모리 장치의 구성도이고, 도 1B는 도 1A에 도시된 메모리 장치에서의 신호 파형도이다. 도 1A에서 101은 비트 라인(bit line : BL)을, 103은 비트 바 라인(bit bar line : BLB)을, 105는 디커플링 회로(decoupling circuit)를, 107 : 프리챠지 회로(precharge circuit)를 각각 가리킨다. 또한 BS0는 디커플링 회로의 제어신호를, PRE는 프리챠지 회로의 제어신호를, VBLP는 비트 라인 프리챠지 전압을 각각 가리킨다. 이하에서 비트 라인 쌍은 일 블록의 메모리 셀 어레이를 위한 하나의 비트 라인과 하나의 비트 바 라인으로 이루어진 것을 말한다. 비트 바 라인(BLB) 역시 비트 라인의 일종으로서 설명의 편의상 비트 라인과 구별하고 있으나, 때로는 구별없이 사용한다. 도 1A에 도시되어 있는 바와 같이, 종래의 반도체 메모리 장치에서는 프리챠지 회로(107)가 비트 라인 쌍의 어느 일 끝단(〈1〉, 〈2〉, 〈3〉)에 설치되어 있을 뿐이며, 그 반대 끝단(〈1'〉, 〈2'〉, 〈3'〉)에는 프리챠지와 관련된 아무런 회로가 설치되어 있지 않다.

도 1B를 참조하여 데이터 판독시의 종래 반도체 메모리 장치에서의 프리챠지 타임을 좀더 구체적으로 설명한다. 먼저 BS0가 H 레벨이 되므로써 메모리 셀 어레이와 프리챠지 회로와 연결된다. 그후 워드 라인 제어신호(WL)가 인가되면 메모리 셀의 데이터(여기서는 "1"로 가정함)가 비트 라인(BL)과 비트 바 라인(BLB)을 경유하여 센스 앰프에 전달되어 감지 및 증폭된다. 증폭 후에 비트 라인과 비트 바 라인은 다음의 읽기, 쓰기 동작을 위하여 VBLP(=VDD/2) 전압 레벨로 되돌아 가야 하는데, 이는 센스 앰프 내의 프리챠지 트랜지스터가 맡으며, 이러한 동작은 프리챠지 제어신호(PRE)를 인가받음으로써 이루어진다. 비트 라인, 비트 바 라인이 VBLP 레벨로 되돌아가는데 tPRE의 시간이 소요되는데, 이는 센스 앰프 내의 프리챠지 트랜지스터의 능력에 의존하는 요소이며, DRAM 요구성능 중 하나인 프리챠지 타임(tRP)를 결정하는 중요 요소이다.

현재는 도 1A에 도시되어 있는 바오 같이, 비트 라인, 비트 바 라인에 대한 프리챠지가 한쪽 끝에서만 이루어지므로(예를 들어, 〈A〉의 경우 〈1〉부분의 비트 라인에서만 이루어지며, 〈1'〉 부분의 비트 라인에서는 이루어지지 않음), 프리챠지 타임의 개선에 대한 여지가 남는다. 즉, 프리챠지 회로가 설치되지 않은 끝단(〈1'〉, 〈2'〉, 〈3'〉)이 소정의 프리챠지 전압 레벨, 즉 VBLP로 되는데 소요되는 시간은 센스 앰프가 설치되어 있는 끝단(〈1〉, 〈2〉, 〈3〉)이 VBLP로 되는데 소요되는 시간에 비해 상당히 크므로, 전체적으로 프리챠지를 위해 소요되는 시간이 길어지는 문제점이 있다.

본 발명은 전술한 문제점을 해결하기 위한 것으로서, 프리챠지를 위한 시간을 경감함으로써 향상된 메모리 액세스 시간을 갖는 반도체 메모리 장치를 제공하는 것을 일 목적으로 한다.

또한 본 발명은 비트 라인 쌍의 프리챠지를 위해 소요되는 시간을 줄일 수있는 프리챠지 방법을 제공하는 것을 다른 목적으로 한다.

도 1은 종래의 반도체 메모리 장치에서 프리챠지를 설명하는 도면.

도 2는 본 발명의 일 실시예에 의한 프리챠지를 설명하는 도면.

도 3은 종래의 반도체 메모리 장치에서 센스 앰프와 셀 어레이 접합부분의 레이아웃과 공정 단면을 도시한 도면.

도 4는 본 발명의 일 실시예에서 센스 앰프와 셀 어레이 접합부분의 레이아웃과 공정 단면을 도시한 도면.

[도면의 참조부호에 대한 설명]

101 : 비트 라인 103 : 비트 바 라인

105 : 디커플링 회로(decoupling circuit)

107 : 프리챠지 회로 201 : 스위치 트랜지스터

203 : 스위치 트랜지스터 제어신호

301 : 더미 셀의 활성 영역

303, 403 : BS0 스위치 게이트 313, 413 : 디커플링 스위치

305, 405 : 더미 셀 영역 307, 407 : 정규 셀 영역

309, 409 : 비트 라인 센스 앰프의 비트 라인

311, 411 : 셀 어레이의 비트 라인 401 : 스위치 트랜지스터 영역

417 : BS1 스위치

BL : 비트 라인 BLB : 비트 바 라인

DWL : 더미 워드 라인(dummy word line)

VBLP : 프리챠지 전압 PRE : 프리챠지 제어신호

WL : 워드라인 제어신호 BS0 : 센스 앰프 연결회로 제어신호

tPRE : 프리챠지 타임 BS1 : 스위치 트랜지스터 제어신호

전술한 목적을 구현하기 위하여, 데이터 판독 및 기록을 위한 준비상태로 프리챠지 모드(precharge mode)를 갖는 반도체 메모리 장치에 있어서, 복수개의 메모리 셀 어레이들과, 상기 복수개의 메모리 셀 어레이들의 각각에 연결된 복수개의 비트 라인 쌍들과, 상기 비트 라인 쌍에 지그재그 형태로 연결되어 있으며, 상기 프리챠지 모드에서 상기 복수개의 비트 라인 쌍들의 각각을 프리챠지하는 복수개의 프리챠지 회로들과, 상기 프리챠지 모드에서 일 비트 라인 쌍(a bit line pair)의 일 비트 라인(a bit line)을 인접한 다른 비트 라인 쌍의 비트 라인들 중 인접한 비트 라인과 서로 연결시키며, 적어도 2개 이상이 복수 개의 비트 라인 쌍들에 연결되는 스위치 수단(switch means)과, 상기 스위치 수단은 일 비트 라인 쌍에서 상기 프리챠지 회로의 반대쪽에 설치되며, 상기 프리챠지 회로를 활성화시키는 제어신호를 포함하는 것을 특징으로 한다.또한, 본 발명은 복수의 비트 라인 쌍들과 각각의 비트 라인 쌍에 대한 프리챠지 회로를 갖는 반도체 메모리 장치에서 비트 라인 쌍을 프리챠지하는 방법에 있어서, 일 비트 라인 쌍의 일 비트 라인과 인접한 다른 비트 라인 쌍의 비트 라인들 중 인접한 비트 라인을 서로 연결하는 단계와, 상기 비트 라인 쌍들이 스위치 수단에 제어신호를 인가하는 단계; 및 상기 스위치 수단에 의해 프리챠지 회로를 활성화시키는 단계를 포함하는 것을 특징으로 한다.

DRAM의 센스 앰프는 셀 어레이에 연결된 비트 라인(BL)과 비트 바 라인(BLB) 사이의 미세 전압을 감지하고, 이를 중폭하여 읽기, 쓰기 동작을 수행한다. 비트 라인(BL)과 비트 바 라인(BLB)은 읽기, 쓰기 동작때 VSS, VDD 전압으로 전위차가 증폭되지만, 그 이외의 동작때는 읽기, 쓰기 동작 준비상태로서 VBLP 전압을 유지하여야 하고, 이는 센스 앰프의 프리챠지 동작으로써 가능해진다. 종래에는 하나의 비트 라인, 비트 바 라인은 한쪽 끝단에서 해당하는 하나의 센스 앰프에만 연결되므로써 읽기, 쓰기 동작의 감지 증폭 동작, 프리챠지 동작을 하였다. 그러나 본 발명에서는 읽기, 쓰기 동작시에는 비트 라인 쌍이 한쪽 끝단에서 해당하는 하나의 센스 앰프에만 연결되고, 프리챠지 동작시에는 비트 라인 쌍이 다른 끝단에서도 별도의 스위치 트랜지스터를 통해 다른 비트 라인 쌍에 해당하는 센스 앰프에 연결됨으로써 양 끝단에서 동시에 프리챠지 동작이 수행된다. 이러한 본 발명에 의하면 DRAM 제품의 성능 향상의 중요한 요소 중 하나인 프리챠지 시간(tRP)를 개선할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시에를 상세히 설명한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 또는 신호를 가리킨다.

먼저, 도 2는 본 발명의 일 실시예에 의한 프리챠지를 설명하는 도면이다. 도 2A에서 DRAM의 최소 기억소자의 최소 밀집단위인 셀 어레이가 있고, 각 셀에 연결되는 비트 라인, 비트 바 라인의 어느 한 끝에 프리챠지 회로(또는 센스 앰프)가 연결되는 것은 도 1A에 도시된 종래의 DRAM과 동일하다. 그러나 도 2A에 도시된 바와 같이, 본 실시예에 의한 반도체 메모리 장치에서는 비트 라인 쌍의 양끝단 중에서 센스 앰프가 설치된 끝단의 반대편 끝단에 별도의 스위치 트랜지스터를 두어서 다른 센스 앰프의 프리챠지 제어를 받도록 하였다. 예를 들어 도 2A에서 블록〈B〉의 비트 라인과 비트 바 라인의 경우, 센스 앰프에 연결되는 〈2〉위치의 비트 라인, 비트 바 라인은 〈2〉위치에 연결된 센스 앰프의 프리챠지 제어를 받고, 센스 앰프가 연결되지 않은 〈2'〉위치의 비트 라인과 비트 바 라인은 스위치 트랜지스터를 통해 〈1〉, 〈3〉의 센스 앰프의 제어를 받는다.

도 2A 및 도 2B를 참조하여 구체적인 동작을 설명한다. 워드 라인의 제어신호(WL)와, 디커프링 회로의 제어신호(또는 비트 라인 선택 라인의 제어신호)(BS0)가 인가되면, 해당 주소의 기억소자로부터 미세 전압이 센스 앰프에 의해 감지되고, 이는 VDD, VSS 레벨로 증폭된다. 여기에서는 데이터 "1"이 감지되었다고 가정한다. 읽기, 쓰기 동작 전후에 비트 라인, 비트 바 라인은 준비전압인 VBLP(=VDD/2)의 레벨을 유지하여야 하는데, 이는 센스 앰프의 프리챠지 트랜지스터(Qpr)에 의해 이루어진다. 센스 앰프는 프리챠지 제어신호(PRE)를 인가받아서 비트 라인, 비트 바 라인을 VBLP 전압 레벨이 되도록 한다. 이와 동시에 센스 앰프가 적접적으로 연결되지 않은 〈1'〉, 〈2'〉, 〈3'〉부분의 비트 라인, 비트 바 라인들은 스위치 트랜지스터(201)에 제어신호(BS1)를 인가해 줌으로써 근접한 영역에 위치한 센스 앰프의 프리챠지 제어를 받을 수 있도록 한다. 이로써 기존에 비해 프리챠지에 소요되는 시간인 tPRE를 줄일 수 있다.

도 3은 본 발명과의 비교를 위해 도시한, 종래의 반도체 메모리 장치에서의 센스 앰프와 셀 어레이 접합 부분의 레이아웃과 공정 단면도이다. 도 3A는 종래의반도체 메모리 장치에서 셀 어레이와 센스 앰프의 접합 부분의 레이 아웃을 도시한 도면이다. 도 3A에서는 단순화하여 더미 셀(dummy cell)의 액티브 영역(301), 더미 셀의 워드 라인(DWL), 복수의 비트 라인 쌍(BL, BLB), BS0 스위치의 게이트(303)와 액티브 영역(305)만을 나타내었다. DRAM에서 셀 어레이 부분(더미 셀 부분 포함)과 코어 부분(센스 앰프 포함)은 통상 다른 디자인 규칙(design rule)을 적용한다. 통상 셀 어레이 부분이 훨씬 더 미세한 공정을 실시하므로 미세한 디자인 규칙을 적용받는다. 도 3A에서 비트 라인, 비트 바 라인이 센스 앰프와 연결되는 영역을 볼 때, 비트 라인의 선폭이 셀 부분에서는 아주 가늘고, 센스 앰프 영역으로 넘어오면서 굵은 선폭으로 바뀌는 것을 볼 수 있다. 넘어온 비트 라인은 센스 앰프의 BS0의 트랜지스터에 연결되어서 읽기, 쓰기의 동작이 가능하게 된다. 도 3B는 비트 라인 쌍과 센스 앰프(또는 프리챠지 회로)가 연결된 쪽의 공정 단면이고, 도 3C는 비트 라인 쌍과 센스 앰프가 연결되지 않은 쪽의 공정 단면이다. 여기에서 305는 더미 셀 영역을, 307은 정규 셀 영역을, 309는 비트 라인 센스 앰프의 비트 라인을, 311은 셀 어레이의 비트 라인을, 313는 BS0 스위치(또는 디커플링 회로의 트랜지스터)를 각각 가리킨다.

도 4는 본 발명의 일 실시예에 의한 센스 앰프와 셀 어레이 접합부분의 레이아웃과 공정 단면을 도시한 도면이다. 도 4A에서 401은 인접하는 비트 라인 쌍 사이에 설치된 스위치 트랜지스터이고, BS1은 스위치 트랜지스터의 게이트를 각각 가리킨다. 도 4A에 도시된 바와 같이, BS1 스위치를 만들기 위하여 레이아웃에서 센스 앰프와 연결되지 않은 비트 라인 부분에 있는 더미 셀을 이용한다. 이용한 부분의 더미 셀의 영역이 길게 늘여뜨려지도록 레이아웃하여 센스 앰프의 BS0 트랜지스터의 액티브 영역과 연결되도록 하다. 스위치 트랜지스터의 게이트(BS1)은 기존의 더미 셀의 워드 라인을 이용한다. 이로써 BS1에 H 레벨이 인가되면 서로 다른 인접한 비트 라인 쌍 사이에서 인접한 비트 라인이 전기적으로 연결된다.

도 4B는 비트 라인 쌍과 센스 앰프(또는 프리챠지 회로)가 연결된 쪽의 공정 단면이고, 도 4C는 비트 라인 쌍과 센스 앰프가 연결되지 않은 쪽의 공정 단면이다. 여기에서 405는 더미 셀 영역을, 407은 정규 셀 영역을, 409는 비트 라인 센스 앰프의 비트 라인을, 411은 셀 어레이의 비트 라인을, 413는 BS0 스위치(또는 디커플링 회로의 트랜지스터)를 각각 가리킨다. 또한 415는 더미 셀의 확장된 활성 영역을, 417은 BS1 스위치를 각각 가리킨다. 도 4C에 도시된 바와 같이, BS1 스위치는 점선원 표시가 된 더미 셀로써 구현할 수 있다. 본 발명에서 추가로 필요한 비트 라인 스위치 트랜지스터(417)를 구현함에 있어서 별도의 트랜지스터를 쓰지 않고 기존의 기술에서 이미 존재하던 더미 셀을 이용함으로써 면적의 손실이 없거나 면적의 손실을 대폭 줄인다.

전술한 바와 같은 본 발명의 구성과 동작은 본 발명의 일 실시예에 관한 것으로써, 당업자들이 용이하게 이해하고 구현할 수 있도록 하기 위한 것일 뿐이며 본 발명의 권리범위를 한정하려는 것은 아니다. 따라서 당업자들은 전술한 바와 같은 구성에 대해 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 권리범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.

본 발명에 의하면 비트 라인, 비트 바 라인의 프리챠지가 센스 앰프가 연결된 한쪽 끝에서만 이루어지던 것을 센스 앰프가 연결되지 않은 다른 쪽 끝에서도 이루어지게 하여 보다 빠른 프리챠지 타임을 얻을 수 있다.

Claims (8)

1. 데이터 판독 및 기록을 위한 준비상태로 프리챠지 모드(precharge mode)를 갖는 반도체 메모리 장치에 있어서,

   복수개의 메모리 셀 어레이들과,

   상기 복수개의 메모리 셀 어레이들의 각각에 연결된 복수개의 비트 라인 쌍들과,

   상기 비트 라인 쌍에 지그재그 형태로 연결되어 있으며, 상기 프리챠지 모드에서 상기 복수개의 비트 라인 쌍들의 각각을 프리챠지하는 복수개의 프리챠지 회로들과,

   상기 프리챠지 모드에서 일 비트 라인 쌍(a bit line pair)의 일 비트 라인(a bit line)을 인접한 다른 비트 라인 쌍의 비트 라인들 중 인접한 비트 라인과 서로 연결시키며, 적어도 2개 이상이 복수 개의 비트 라인 쌍들에 연결되는 스위치 수단(switch means)과,

   상기 스위치 수단은 일 비트 라인 쌍에서 상기 프리챠지 회로의 반대쪽에 설치되며,

   상기 프리챠지 회로를 활성화시키는 제어신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서,

   상기 스위치 수단은 상기 일 비트 라인 쌍의 일 비트 라인과 상기 인접한 다른 비트 라인 쌍의 비트 라인 중 인접한 비트 라인 사이에 소오스와 드레인이 연결된 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
3. 제2항에 있어서,

   상기 MOS 트랜지스터는 그 게이트에 상기 프리챠지 회로를 활성화시키는 제어신호가 제공되는 것을 특징으로 하는 반도체 메모리 장치.
4. 제2항에 있어서, 상기 MOS 트랜지스터는 프리챠지 회로와 연결되지 않은 비트 라인 부분을 사용하여 구현되는 것을 특징으로 하는 반도체 메모리 장치.
5. 데이터 판독 및 기록을 위한 준비상태로 프리챠지 모드를 갖는 반도체 메모리 장치에 있어서,

   복수개의 메모리 셀 어레이들과,

   상기 복수개의 메모리 셀 어레이들의 각각에 연결된 복수개의 비트 라인 쌍들과,

   프리챠지 모드에서 상기 복수개의 비트 라인 쌍들의 각각을 프리챠지하는 복수개의 프리챠지 회로들과,

   일 비트 라인 쌍의 일 비트 라인과 인접한 다른 비트 라인 쌍의 비트 라인들 중 인접한 비트 라인에 소오스와 드레인이 연결되고, 상기 프리챠지 회로를 활성화시키는 제어신호가 게이트에 입력되는 MOS 트랜지스터(a MOS transistor)를 포함하며,

   상기 MOS 트랜지스터는 일 비트 라인 쌍에서 상기 프리챠지 회로의 반대쪽에설치되는 것을 특징으로 하는 반도체 메모리 장치.
6. 제5항에 있어서, 상기 MOS 트랜지스터는 프리챠지 회로와 연결되지 않은 비트 라인 부분을 사용하여 구현되는 것을 특징으로 하는 반도체 메모리 장치.
7. 복수의 비트 라인 쌍들과 각각의 비트 라인 쌍에 대한 프리챠지 회로를 갖는 반도체 메모리 장치에서 비트 라인 쌍을 프리챠지하는 방법에 있어서,

   일 비트 라인 쌍의 일 비트 라인과 인접한 다른 비트 라인 쌍의 비트 라인들 중 인접한 비트 라인을 서로 연결하는 단계와,

   상기 비트 라인 쌍들이 스위치 수단에 제어신호를 인가하는 단계; 및

   상기 스위치 수단에 의해 프리챠지 회로를 활성화시키는 단계를 포함하는 것을 특징으로 하는 비트 라인 쌍의 프리챠지 방법.
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