KR100649351B1

KR100649351B1 - 저전압용 반도체 메모리 장치

Info

Publication number: KR100649351B1
Application number: KR1020050027341A
Authority: KR
Inventors: 강희복; 안진홍
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-03-31
Filing date: 2005-03-31
Publication date: 2006-11-27
Also published as: US20060221665A1; KR20060104858A; US7359268B2

Abstract

본 발명은 구동전압(예를 들어 1.0V이하에서도)이 저전압인 경우에도 고전압을 사용하지 않으면서도 동작속도의 저하가 없는 반도체 메모리 장치를 제공함을 목적으로 한다. 특히, 저전압에서 데이터의 리드/라이트 동작시 동작마진을 향상할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 전원전압과 접지전압을 인가받아 동작하는 반도체 메모리 장치에 있어서, 데이터에 대응하여 한 쌍의 라인에 배타적으로 인가되는 신호를 감지하여, 상대적으로 높은 신호를 상기 전원전압 레벨로 증폭하고, 상대적으로 낮은 신호를 상기 접지전압 레벨보다 더 낮은 저전압으로 증폭하는 비트라인 센스앰프; 상기 비트라인 센스앰프에 의해 증폭된 신호를 이용하여 글로벌 데이터라인에 리드용 데이터로 전달하기 위한 리드앰프부; 및 상기 글로벌 데이터 라인을 통해 전달된 라이트용 데이터에 대응하여 상기 전원전압 레벨과 상기 저전압 레벨을 가지는 두 신호를 상기 비트라인 센스앰프로 제공하기 위한 라이트 드라이버를 구비하는 반도체 메모리 장치를 제공한다.

반도체, 메모리, 저전압, 비트라인 센스앰프, I/O 센스앰프.

Description

저전압용 반도체 메모리 장치{SEMICONDUCTOR DEVICE FOR LOW VOLTAGE}

도1은 통상적인 반도체 메모리장치의 블럭구성도.

도2은 종래기술에 의해 반도체 메모리 장치의 셀어레이를 나타내는 블럭구성도.

도3은 종래기술에 의해 센스앰프와 셀어레이간의 연결관계를 나타내는 블럭구성도로서, 특히 쉐어드 비트라인 센스앰프 구조를 나타내는 블럭구성도.

도4는 도2에 도시된 센스앰프부의 일예를 나타내는 블럭구성도.

도5는 종래기술에 의해 반도체 메모리 장치의 동작을 나타내는 파형도.

도6은 종래기술에 의한 반도체 메모리 장치의 문제점을 나타내기 위한 단면도.

도7은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭구성도.

도8은 도7에 도시된 I/O 스위치부를 나타내는 회로도.

도9는 도7에 도시된 반도체 메모리 장치를 나타내는 회로도로서, 특히 레퍼런스셀 블럭을 자세히 나타내는 회로도.

도10은 도7에 도시된 센스앰프부를 나타내는 회로도.

도11은 도7 내지 도10에 도시된 반도체 메모리 장치의 리드 동작에 따른 타 이밍도.

도12는 도7 내지 도10에 도시된 반도체 메모리 장치의 라이트 동작에 따른 타이밍도.

도13은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 비트라인 센스앰프부를 나타내는 회로도.

도14는 도13에 도시된 반도체 메모리 장치의 리드 동작에 따른 타이밍도.

도15는 도13에 도시된 반도체 메모리 장치의 라이트 동작에 따른 타이밍도.

* 도면의 주요부분에 대한 부호의 설명 *

TC1,TC2 : 단위셀용 모스트랜지스터

Cap1,Cap2 : 단위셀용 캐패시터

TS1 ~ TS4 : 센스앰프용 모스트랜지스터

TO1, TO2 : 데이터 출력용 모스트랜지스터

TBH1,TBH2, TBL1,TBL2 : 연결용 모스트랜지스터

TSB1 ~ TSB4 : 보조앰프용 모스트랜지스터

TP1, TP2 : 프리차지용 모스트랜지스터

Top_NM1 ~ Top_NM3, Bot_NM1 ~ Bot_NM3 : 레퍼런스용 모스트랜지스터

Top_RC, Bot_RC : 레퍼런스용 캐패시터

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 전원전압이 낮을 때 효율적으로 동작하기 위한 반도체 메모리 장치에 관한 것이다.

도1은 통상적인 반도체 메모리장치의 블럭구성도이다.

도1을 참조하여 살펴보면, 통상적인 메모리 장치는 로우어드레스를 입력받아 디코딩하여 출력하는 로우어드레스 입력부(20)와, 컬럼어드레스를 입력받아 디코딩하여 출력하는 컬럼어드레스 입력부(30)와, 다수개의 단위셀로 구성된 셀어레이(Cell array)(110,120,130,140)를 다수 구비하여 로우어드레스 입력부(20)와 컬럼어드레스 입력부(30)에서 출력되는 신호에 해당되는 데이터를 출력하는 셀영역(100)과, 셀영역(100)에서 출력되는 데이터를 외부로 출력하거나, 외부에서 입력된 데이터를 셀영역으로 전달하기 위한 데이터 입출력부(40)를 구비한다.

셀영역(100)은 셀어레이(110,120,130,140)에서 출력되는 데이터신호를 증폭하여 데이터 출력부(40)로 출력하기 위한 센스앰프부(150,160)를 구비하고 있다.

또한, 셀영역의 각 셀어레이(110,120,130,140)는 다수의 단위셀을 각각 구비하고 있다.

센스앰프부는 메모리 장치가 리드 동작시에는 전술한 바와 같이 셀어레이에 전달되는 데이터신호를 감지증폭하여 데이터 입출력부(40)로 출력하고, 메모리 장치가 라이트동작시에는 데이터 입출력부(40)에서 전달된 데이터를 래치하고 셀어레이로 전달하는 역활을 하게 된다.

도2은 종래기술에 의해 반도체 메모리 장치를 나타내는 블럭도로서, 특히 셀어레이를 나타내는 블럭구성도이다.

도2를 참조하여 살펴보면, 반도체 메모리 장치의 셀어레이는 다수의 워드라인(WL0, WL1, WL2, ...)과 다수의 비트라인(BL,/BL)이 교차하면서 구비되며, 교차되는 지점마다 하나의 단위셀이 구비된다.

하나의 단위셀(CELL1)은 스위치 역할을 하는 모스트랜지스터(예를 들어 M0)와 데이터를 저장하기 위한 캐패시터(예를 들어 C0)로 구성되는데, 단위셀을 구성하는 모스트랜지스터(M0)는 게이트가 워드라인(WL0)과 접속되며, 일측은 비트라인(BL)에 타측은 캐패시터(C0)에 접속되며, 캐패시터(C0)는 일측이 모스트랜지스터(M0)의 타측에 접속되며, 타측은 플레이트 전압(PL)을 인가받게 된다.

이웃한 워드라인(WL0,WL1)에 접속되는 두개의 단위셀(CELL1,CELL2)은 짝을 이루며 하나의 비트라인(BL)에 공통으로 연결되도록 되어 있으며, 두 비트라인바(BL,/BL)은 셀어레이의 일측에 구비되는 센스앰프부(150)의 센스앰프(152a)에 접속되도록 되어 있다.

만약 단위셀(CELL1)의 데이터를 리드하려면, 워드라인(WL0)이 선택되어 활성화되고, 그로 인해 단위셀(CELL1)의 모스트랜지스터(M0)가 턴온되어 캐패시터(C0)에 저장된 데이터가 비트라인(BL)에 인가된다.

비트라인 센스앰프(152a)는 데이터신호가 인가된 비트라인(BL)과 데이터신호가 인가되지 않은 비트라인바(/BL)의 전압레벨 차이를 감지하여 증폭하게 된다.

비트라인 센스앰프(152a)의 증폭 동작이 완료된 이후에, 두 비트라인쌍(BL) 에 래치된 감지 증폭된 데이터는 외부 데이터라인(LDB,LDBB)을 통해 외부로 출력된다.

이 때 데이터신호는 비트라인(BL)에 있게 되는데, 비트라인바(/BL)에도 상대적인 데이터를 증폭 및 래치시켜, 셀어레이의 외부로 데이터를 전달할 때에는 쌍으로 데이터를 전달하게 된다.

단위셀(CELL1)의 캐패시터(C0)에 데이터 '1'(즉 전하가 충전되어 있는 경우)이 저장되어 있다면, 비트라인(BL)은 전원전압 레벨로 증폭되고 비트라인바(/BL)는 접지전압 레벨로 증폭 된다. 또한 단위셀(CELL1)의 캐패시터에 데이터 '0'(즉 전하가 방전되어 있는 상태)이 저장되어 있다면, 비트라인(BL)은 접지전압 레벨로 증폭되고, 비트라인바(/BL)는 전원전압레벨로 증폭된다.

이 때 단위셀에 데이터를 나타내기 위해 저장된 전하는 매우 작은 양이기 때문에 비트라인의 전압을 증가시키는데 사용한 후에는 단위셀의 캐패시터는 방전전 상태가 되고, 이전의 데이터를 캐패시터에 계속 유지시키기 위해서는 재충전 동작을 해야한다. 재충전동작은 센스앰프에 래치된 데이터신호를 이용해 단위셀의 캐패시터로 전달하는 동작이며, 재충전동작이 완료되면 워드라인이 비활성화된다.

만약 단위셀(CELL3)의 데이터를 리드하는 경우에는 워드라인(WL2)이 활성화되어 모스트랜지스터(M2)가 턴온되어 캐패시터(C2)에 저장된 데이터가 비트라인바(/BL)에 인가된다. 센스앰프(152a)는 비트라인(/BL)와 비트라인(BL)의 전압레벨 차이를 감지하여 증폭하게 되고, 증폭이 끝난 후에는 외부 데이터라인(LDB,LDBB)을 통해 외부로 출력된다. 이 때에는 비트라인바(/BL)에 데이터신호가 인가되며, 그 반대의 신호가 비트라인에 인가되는 것이다.

계속해서 살펴보면, 단위셀에 데이터를 라이트하는 경우에도 전술한 리드동작에서와 같이, 선택된 단위셀에 대응하는 워드라인이 활성화된 이후에 단위셀에 있는 데이터를 감지증폭하게 된다. 이후에 비트라인 센스앰프(152a)에 감지증폭되어 래치된 데이터가 외부에서 전달된 라이트할 데이터로 교체된다.

교체된 데이터는 비트라인 센스앰프(152a)에 래치되고, 그 래치된 데이터는 이후에 단위셀의 캐패시터에 저장이 된다. 선택된 단위셀의 캐패시터에 저장이 완료되면, 워드라인이 비활성화된다.

도3은 종래기술에 의해 센스앰프와 셀어레이간의 연결관계를 나타내는 블럭구성도로서, 특히 쉐어드(Shared) 비트라인 센스앰프 구조를 나타내는 블럭구성도이다.

도3을 참조하여 살펴보면, 셀영역(100)에는 다수의 셀어레이(100,130,180)에는 구비된 단위셀의 데이터를 감지증폭하기 위한 센스앰프를 구비한 센스앰프부(150,170)가 셀어레이의 사이사이에 구비되어 있다.

센스앱프부(150)에는 다수의 센스앰프가 구비되는데, 하나의 셀어레이에 접속된 트라인쌍의 갯수에 대응하는 수만큼의 센스앰프가 구비되어야 한다.

쉐어드 비트라인 센스앰프 구조인 경우에는 회로의 면적을 줄이기 위해 사용하는 두개의 셀어레이당 하나의 센스앰프부를 공휴하기 때문에, 두개의 비트라인 쌍마다 하나의 센스앰프가 구비되면 된다.

쉐어드 비트라인 센스앰프 구조인 경우 2개의 셀어레이(110,130)) 당 하나의 센스앰프부(150)를 구비하고, 적절한 연결신호(BISH, BISL)에 따라 센스앰프부와 셀 어레이(110,130)를 연결 또는 분리 시켜고 있다.

예컨대, 제1 연결신호(BISH)에 활성화되면, 제1 연결부(151)가 인에이블되어 센스앰프부(150)과 셀어레이0(110)가 연결되고, 제2 연결신호(BISL)가 활성화되면, 제2 연결부(153)가 인에이블되어 센스앰프부(150)와 셀어레이1(130)가 연결된다.

센스앰프부(150)에는 연결부와 센스앰프외에도 프리차지부와 데이터출력부등이 구비되는데, 도4에 자세하게 도시하였다.

도4는 도2에 도시된 센스앰프부의 일예를 나타내는 블럭구성도이다.

도4를 참조하여 살펴보면, 센스앰프부(150)는 센스앰프 전원공급신호(SAP,SAN)에 의해 동작하여, 비트라인쌍(BL, /BL)의 신호 차이를 증폭하기 위한 센스앰프(152a)와, 센스앰프(152a)가 동작하지 않을 때에 출력되는 프리차지신호(BLEQ)에 인에이블되어 비트라인 프리차지 전압(VBLP)으로 비트라인쌍(BL,/BL)을 프리차지하기 위한 프리차지부(155a)와, 프리차지신호(BLEQ)에 응답하여 셀어레이0(110)에 연결된 두 비트라인(BL,/BL)의 전압레벨을 같게 하기 위한 제1 이퀄라이제이션부(154a)와, 프리차지신호(BLEQ)에 응답하여 셀어레이1(130)에 연결된 비트라인쌍(BL,/BL)의 전압레벨을 같게 하기 위한 제2 이퀄라이제이션부(157a)와, 칼럼어드레스에 의해 생성되는 컬럼제어신호(YI)에 의해 센스앰프(152a)에 의해 증폭된 데이터신호를 데이터 라인(LDB, LDBB)을 통해 외부로 출력하기 위한 데이터출력부(156a)로 구성된다.

또한, 전술한 바와 같이 센스앰프부(150)는 센스앰프(155a)를 셀어레이0 또 는 셀어레이1과 연결 또는 분리시키기 위한 제1 및 제2 연결부(151a,153a)를 구비한다.

도5는 종래기술에 의해 반도체 메모리 장치의 동작을 나타내는 파형도이다.

계속해서 도1 내지 도4를 참조하여 종래기술에 의한 반도체 메모리 장치의 동작을 자세히 살펴본다.

반도체 메모리 장치는 데이터를 리드하는 동작을 프리차지구간(Precharge), 리드명령어구간(Read), 센싱구간(Sense), 재저장구간(Restore)으로 나누어서 동작한다.

또한 데이터를 라이트하는 동작도 전술한 리드하는 동작과 전체적인 구성은 같으며, 리드명령어구간 대신에 라이트명령어가 입력된 구간이 있으며, 데이터가 외부로 출력되는 대신에 외부에서 입력된 데이터가 센스앰프에 래치되는 동작이 다를 뿐이다. 이하에서는 리드에 관한 동작을 자세히 살펴본다.

또한 이하의 설명에서 캐패시터에 전하가 충전되어 데이터 1이 저장되어 있는 것으로 가정하며, 데이터 리드 동작시 제1 연결부(151a)가 인에이블되고 제2 연결부(153a)는 디스에이블되어 센스앰프부(150)는 셀어레이0(110)에 연결되는 것으로 가정한다.

프리차지 구간(Precharge)동안에는 두 비트라인쌍(BL,/BL)은 프리차지 전압이 인가되어 있는 상태이며 모든 워드라인은 비활성화되어 있는 상태이다. 프리차지 전압은 보편적으로 1/2 코어전압(Vcore/2 =VBLP)을 사용한다.

이 구간에서는 프리차지신호(BLEQ)가 하이레벨로 인에이블되어 제1 및 제2 이퀄라이제이션부(154a, 157a)와 프리차지부(155a)가 인에이블되어 두 비트라인쌍의 전압레벨은 1/2 코어전압(Vcore)을 유지한다. 이 때 제1 및 제2 연결부(151a,153a)는 인에이블되어 있는 상태이다.

도5의 파형 SN은 단위셀의 캐패시터에 인가되는 전압레벨로서, 데이터 1을 저장하고 있는 경우를 나타냈기 때문에 코어전압(Vcore) 레벨을 나타낸다.

이어서 리드명령어가 입력되어 실행되는 리드명령어 구간(Read)에서는 제1 연결부(151a)는 인에이블상태를 유지하고 제2 연결부(153a)는 디스에이블 상태가 되어 비트라인 센스앰프부(150)는 일측에 구비되는 셀어레이0(110)와 연결되고, 타측에 구비되는 셀어레이1(130)과는 분리된다.

워드라인(WL)은 고전압에 의해 활성화되어 재저장 구간(Restore)까지 유지된다. 이 때 워드라인에는 전원전압보다 높은 고전압(Vpp)이 인가되는 이유는 단위셀을 구성하는 앤모스트랜지스터의 문턱전압 만큼 캐패시터에 저장된 데이터 '1'이 비트라인으로 전달되면서 발생하는 손실을 줄이기 위해서이다.

반도체 메모리 장치의 전원전압이 낮아지는 반면, 동작속도는 더 고속으로 동작되도록 요구되는데, 반도체 메모리 장치의 셀영역에 공급되는 코어전압(Vcore)보다 더 높은 고전압(Vpp)을 생성하여 워드라인(WL)의 활성화에 사용함으로서, 고속으로 워드라인을 활성화시킬 수 있게 된다.

워드라인(WL)이 활성화되면, 대응하는 단위셀의 모스트랜지스터가 턴온되어 캐패시터에 저장된 데이터가 비트라인(BL)에 인가된다.

따라서 1/2 코어전압(Vcore)으로 프리차지되어 있던 비트라인(BL)의 전압이 일정부분 상승하게 되는데, 이 때 캐패시터에 코어전압레벨로 충전되어 있었다 하더라도 비트라인(BL)의 기생캐패시턴스(Cb)에 비해 단위셀의 캐패시터가 가지는 캐패시턴스(Cc)가 매우 작아서 비트라인의 전압을 코어전압까지 상승시키지 못하고, 1/2 코어전압에서 일정전압(ΔV) 만큼만 상승시키게 된다.

도5에서 단위셀 캐패시터에 인가되는 전압레벨과 비트라인(BL)에 인가되는 전압레벨이 리드명령어 구간(Read)에서 1/2 코어전압에서 일정전압(ΔV)만큼만 상승한 것을 알 수 있다.

한편, 비트라인에는 어떠한 추가적인 전하도 공급되지 않아서 1/2 코어전압(Vcore)을 유지하게 된다.

이어서 센싱구간(Sense)에서 비트라인 센스앰프(152a)에 프리차지 구간동안 1/2 코어전압(Vcore)을 유지하던 제1 및 제2 구동전압(SAP,SAN)이 각각 코어전압과 접지전압으로 공급되고, 그로 인해 비트라인 센스앰프(152a)는 두 비트라인(BL,/BL)의 전압차이를 감지하고, 증폭하여 두 비트라인(BL,/BL)에서 상대적으로 전압레벨이 높은 쪽은 코어전압(Vcore)으로 증폭하고, 상대적으로 전압레벨이 낮은 쪽은 접지전압으로 증폭한다.

여기서는 비트라인(BL)이 비트라인바(/BL)보다 높은 전압레벨을 유지하기 때문에 감지증폭이 끝나면 비트라인(BL)은 코어전압(Vcore)으로 비트라인바(/BL)는 접지전압으로 된다.

이어서 재저장구간(Restore)에서는 리드 구간에서 비트라인의 전압레벨을 1/2 코어전압(Vcore)에서 상승시키기 위해 단위셀의 캐패시터에 저장된 데이터용 전하가 방전되었던 것을 재충전하게 된다. 재충전이 완료나면 워드라인은 다시 비활성화된다.

이어서 다시 프리차지구간으로 되어 센스앰프로 공급되던 제1 및 제2 구동전압(SAP,SAN)이 1/2 코어전압으로 유지되고, 프리차지 신호(BLEQ)가 활성화되어 입력되어 제1 및 제2 이퀄라이제이션부(154a,157a)와 프리차지부(155a)가 활성화되어 프리차지 전압(VBLP)이 비트라인쌍(BL,/BL)에 공급된다. 이 때 제1 및 제2 연결부(151a,153a)가 활성화되어 센스앰프부(150)는 일측과 타측에 구비된 셀어레이0,1(110,130)와 모두 연결된다.

기술이 점점 더 발달하면서, 메모리 장치를 구동하는 전원전압의 레벨은 점차 작아져 왔다. 그러나, 전원전압의 크기가 줄어들더라도 메모리 장치의 동작속도는 유지되거나 오히려 더 고속으로 움직이도록 요구받게 된다.

전술한 바와 같이 종래기술에 의한 메모리 장치에 전원전압을 이용하여 전원전압보다는 낮은 레벨의 코어전압(Vcore)과 코어전압(Vcore) 보다는 높은 레벨의 고전압을 내부적으로 생성시켜 적절하게 사용하고 있다.

지금까지는 전원전압을 적당히 줄이더라도 별다른 방법을 사용하지 않고, 메모리 장치의 공정기술을 더 줄이는 것만으로도 요구되는 동작속도를 확보할 수 있었다.

예를 들면, 3.3V에서 2.5V 또는 더 이하로 전원전압을 줄인다 하더라도 제조공정 기술을 500nm 에서 100nm까지 점차적으로 줄이게 되는 과정에서 요구되는 동작속도를 만족시킬 수 있었던 것이다. 즉, 공정기술을 줄이게 되면, 제조되는 트랜 지스터의 소비전력이 이전보다 줄며, 같은 전압을 공급하게 되면 이전보다 고속으로 동작시킬 수 있기 때문이다.

그러나, 100nm이하에서는 공정기술을 예전과 같이 줄이는 것이 매우 어렵게 된다.

또한, 요구되는 전원전압은 더 낮아져 2.0V 이하 1.5V 까지 심지어는 1.0V까지 낮아지고 있는 상황에서는 공정기술을 줄이는 것만으로 요구되는 동작속도를 이전과 같이 유지하는 것이 매우 어렵게 되고 있다.

또한, 메모리 장치에 입력되는 전원전압의 레벨이 일정한 레벨이하로 작아지게 되면, 메모리 장치를 이루고 있는 모스트랜지스터의 동작 마진이 매우 작아서 요구되는 동작속도에 맞게 동작되지도 않을 뿐더러, 안정적으로 동작하는 것도 신뢰할 수 없게 된다.

기본적으로 모스트랜지스터의 턴온전압이 일정한 레벨을 유지하는 상황에서는 메모리 장치에 입력되는 구동전압의 레벨이 일정한 레벨이하로 작아지면, 비트라인 센스앰프에서 안정적으로 두 비트라인쌍에 인가된 전압의 차이를 감지하여 증폭하는데 많은 시간이 걸리게 된다.

이 때 약간의 노이즈만 발생하여도(즉 1/2코어전압에서 약간의 노이즈로 인해 비트라인전압 레벨이 상승하거나 하강한 경우에) 센스앰프가 감지하지 못하게 되는 경우도 있다.

따라서 메모리 장치의 구동전압을 일정한 레벨이하로 줄이는 것이 현재의 기술로는 매우 어려운 일이다.

또한, 메모리 장치의 제조기술이 매우 줄어들게 되면, 각 단위셀을 이루는 모스트랜지스터의 게이트 전극과 바로 이웃하여 배치되는 비트라인간의 간격도 매우 작아져, 게이트 전극와 비트라인간에 누설전류가 흐르게 된다. 이 때 흐르는 누설전류를 블리드 전류(Bleed Current)라고 한다.

도6은 종래기술에 의한 반도체 메모리 장치의 문제점을 나타내기 위한 단면도로서 특히 저전압 고집적 반도체 메모리 장치에서 누설전류의 문제점을 나타내는 단면도이다.

도6은 반도체 메모리 장치의 한 단위셀의 단면도로서, 기판(10)상에 소자분리막(11)과 소스/드레인 접합영역(12a,12b)와, 게이트 전극(13)과, 비트라인(17)과, 캐패시터(14,16,16)와, 절연막(18,19)들이 구비되어 있다.

반도체 메모리 장치의 공정기술이 줄어들게됨으로서, 게이트 전극(13)과 비트라인(17)의 간격(A)가 점점 더 좁하지게 되어 충분한 절연을 시키기가 매우 어렵게 된다.

이 상태에서 프리차지 구간동안에는 비트라인에 1/2 코어전압이 인가되어 있게 되고, 워드라인이 되는 게이트 전극에는 접지전압이 인가되어 있다.

공정상의 에러로 인해 비트라인과 워드라인으로 구비되는 게이트 전극과 단락이 될 수도 있는데, 이 경우에는 비트라인에서 워드라인으로 누설전류인 블리드 전류가 프리차지 동안에 계속 흐르게 되는 것이다.

메모리 장치를 제조하고 난 이후에 결함이 있는 에러셀은 여분으로 준비된 예비셀로 대체하게 되는 리페어 공정을 진행하게 되는데, 이 때에 메모리 장치의 특성상 하나의 단위셀로 대체되는 것이 아니라고 워드라인별로 리페어 공정을 진행한다.

따라서 메모리 장치가 동작할 때에는 결함이 발견된 단위셀에 대응하는 워드라인은 사용하지 않고 여분으로 준비된 예비 워드라인을 사용하게 되는 것이다.

이 때에 결함이 전술한 워드라인인 게이트 전극과 비트라인간의 단락으로 발생한 것이라면 예비워드라인으로 대체되어 동작상에는 문제가 없다 하더라도, 여전히 1/2 코어전압으로 프리차지되는 비트라인에서 워드라인으로 블리드 전류가 계속 흐르게 되는 것이다.

기술이 발달하면서 저전력으로 동작시키는 것은 매우 중요한 문제인데, 전술한 블리드 전류가 발생하게 되면 동작상으로는 문제가 없다 하더라도 반도체 메모리 장치를 시스템에 사용할 수 없게 되는 것이다.

블리드 전류를 줄이기 위해 블리드 전류가 흐르는 경로에 저항을 추가적으로 구비하는 아이디어도 있으나, 블리드 전류를 일정부분 감소시키는 역할만 할 뿐 근본적인 해결책은 되지 못한다.

또하나의 문제점은 비트라인 센스앰프와 연결되지 않은 셀어레이간에 누설전류이다.

셀어레이가 비트라인 센스앰프와 연결되어 동작할 때 타측의 셀어레이는 연결부에 구비되는 앤모스트랜지스터가 턴오프됨으로서, 비트라인 센스앰프와 분리된다.

이 때 연결되지 않는 셀어레이의 비트라인은 프리차지전압(주로 1/2VDD)으로 유지되고 있고, 비트라인 센스앰프는 데이터 신호가 전달되는 한쪽의 비트라인은 전원전압 나머지 데이터 신호가 전달되지 않는 비트라인은 접지전압을 유지하게 된다.

따라서 연결부를 구성하는 모스트랜지스터가 턴오프되더라도 선택되지 않는 셀어레이에서 비트라인 센스앰프 쪽으로 누설전류가 흐르게 되어, 데이터의 억세스시에 동작전류가 증가하게 되는 원인이된다. 도4의 Sub_Vt Leak Current는 이 누설전류를 표현하고 있는 것이다.

본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 구동전압(예를 들어 1.0V이하에서도)이 저전압인 경우에도 고전압을 사용하지 않으면서도 동작속도의 저하가 없는 반도체 메모리 장치를 제공함을 목적으로 한다. 특히, 저전압에서 데이터의 리드/라이트 동작시 동작마진을 향상할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.

본 발명은 전원전압과 접지전압을 인가받아 동작하는 반도체 메모리 장치에 있어서, 데이터에 대응하여 한 쌍의 라인에 배타적으로 인가되는 신호를 감지하여, 상대적으로 높은 신호를 상기 전원전압 레벨로 증폭하고, 상대적으로 낮은 신호를 상기 접지전압 레벨보다 더 낮은 저전압으로 증폭하는 비트라인 센스앰프; 상기 비트라인 센스앰프에 의해 증폭된 신호를 이용하여 글로벌 데이터라인에 리드용 데이터로 전달하기 위한 리드앰프부; 및 상기 글로벌 데이터 라인을 통해 전달된 라이트용 데이터에 대응하여 상기 전원전압 레벨과 상기 저전압 레벨을 가지는 두 신호를 상기 비트라인 센스앰프로 제공하기 위한 라이트 드라이버를 구비하는 반도체 메모리 장치를 제공한다.

또한, 본 발명은 전원전압과 접지전압을 인가받아 동작하는 반도체 메모리 장치에 있어서, 저장된 데이터에 대응하여 비트라인과 비트라인바에 신호를 인가하는 단계;상기 비트라인쌍에 인가된 신호중 낮은 레벨의 신호를 상기 접지전압보다 낮은 저전압으로 증폭하고, 높은 레벨의 신호를 상기 전원전압으로 증폭하여 래치하는 단계; 제1 및 제2 데이터라인을 통해 상기 저전압 레벨 및 상기 전원전압 레벨을 가지는 두 신호를 전달하는 단계; 및 상기 제1 및 제2 데이터라인에 전달된 두 신호에 대응하는 데이터를 외부로 출력하는 단계를 포함하는 특징으로 하는 반도체 메모리 장치의 구동방법을 제공한다.

또한 본 발명은 전원전압과 접지전압을 인가받아 동작하는 반도체 메모리 장치에 있어서, 저장된 데이터에 대응하여 비트라인과 비트라인바에 신호를 인가하는 단계;상기 비트라인쌍에 인가된 신호중 낮은 레벨의 신호를 상기 접지전압보다 낮은 저전압으로 증폭하고, 높은 레벨의 신호를 상기 전원전압으로 증폭하여 래치하는 단계; 라이트명령에 대응하는 데이터를 인가받는 단계; 상기 데이터에 대응하는, 상기 접지전압 보다 낮은 저전압 레벨과 상기 전원전압 레벨을 가지는 두 신호 를 제1 및 제2 데이터라인에 인가하는 단계; 상기 래치된 신호를 상기 제1 및 제2 데이터라인에 의해 전달된 두 신호로 덮어쓰는 단계; 및 상기 덮어쓰여진 두 신호에 대응하는 데이터를 저장하는 단계를 포함하는 반도체 메모리 장치의 구동방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도7은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭구성도이다.

도7을 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 다수의 뱅크를 구비하고, 각각의 뱅크는 X어드레스를 입력받아 디코딩하여 다수의 워드라인중 하나를 선택하기 위한 X 디코더와, 다수의 비트라인중 선택된 비트라인에 의해 전달되는 데이터를 감지 증폭하여 외부로 출력하기 위한 I/O 센스앰프부를 구비한다. 또한, 도시하지는 않았지만, Y어드레스를 디코딩하여 다수의 비트라이중 하나를 선택하기 위한 Y 디코더를 각각의 뱅크를 구비하고 있다.

또한, 각각의 뱅크는 비트라인에 의해 전달된 데이터를 I/O 센스앰프부로 전달하기 위한 I/O 스위치부를 각각 구비하는데, 각 뱅크는 구비된 제1 로컬 데이터라인(SIO,SIOB)의 수에 대응하는 I/O 스위치부를 구비한다.

일반적인 반도체 메모리 장치는 다수의 데이터를 저장하기 위해 최대한 많은 단위셀을 배치하고, 각 단위셀에 저장되는 데이터 신호를 최대한 작게 하고 있다. 그로 인해 각 단위셀에 있는 데이터 신호는 필연적으로 증폭을 해야 메모리 장치의 외부로 무리없이 주고 받을 수 있다. 따라서 단위셀에 저장된 데이터 신호를 외부로 출력하는데 몇단계로 감지 증폭하고, 이를 계층적으로 전달하기 위해서는 각 단계별로 데이터라인이 배치된다.

본 실시예에 따른 반도체 메모리 장치도 단위셀의 데이터 신호를 외부로 전달하기 위해 비트라인 센스앰프와, I/O 센스앰프를 구비하게 된다.

단위셀의 저장된 데이터신호가 비트라인에 인가되면, 이를 먼저 비트라인 센스앰프가 감지 및 증폭하게 된다. 비트라인 센스앰프는 데이터 신호가 인가된 비트라인과, 기준신호가 인가된 비트라인바의 전압 차이를 감지하여 증폭하게 된다.

비트라인 센스앰프에 의해 감지 및 증폭된 데이터는 제1 로컬 데이터라인(SIO,SIOB)으로 전달되고, I/O 스위치부는 제1 로컬 데이터라인(SIO,SIOB)에 인가된 데이터 신호를 제2 로컬 데이터라인(LIO,LIOB)으로 전달한다.

I/O 센스앰프부에 구비되는 센스앰프는 제2 로컬 데이터라인(LIO,LIOB)에 인가된 데이터 신호를 감지 및 증폭한 후 글로벌 데이터 라인으로 전달한다. 글로벌 데이터 라인에 인가된 신호는 데이터 입출력버퍼를 통해 외부로 출력된다.

도8은 도7에 도시된 I/O 스위치부를 나타내는 회로도이다.

도8을 참조하여 살펴보면, I/O 스위치부는 비트라인 센스앰프에 의해 감지 증폭되어 제1 로컬 데이터라인(SIO,SIOB)에 의해 전달된 데이터 신호를 제어신호(IOSW_CON)에 응답하여 제2 로컬 데이터라인(LIO,LIOB)로 전달하기 위한 2개의 피 모스트랜지스터와, 제어신호(LIO_RST)에 응답하여 제1 로컬 데이터라인(SIO,SIOB)과, 제2 로컬 데이터라인(LIO,LIOB)의 두 라인 전압을 같게 하여 주기 위한 2개의 피모스트랜지스터를 구비한다.

여기서 I/O 스위치부는 각 뱅크에 다수 구비하게 되는데, 한 뱅크에 구비되는 제1 로컬 데이터라인(SIO,SIOB)의 수에 따라서 구비되는 수가 정해진다.

또한, I/O 센스앰프부는 제2 로컬 데이터라인(LIO,LIOB)에 전달된 데이터 신호를 감지 및 증폭하여 글로벌 비트라인(GIO)으로 전달하기 위한 리드 앰프부와, 외부에서 글로벌 비트라인(GIO)을 통해 전달된 데이터 신호를 제2 로컬 데이터라인(LIO,LIOB)으로 전달하기 위한 라이트 드라이버를 구비한다.

글로벌 비트라인(GIO)과 데이터 입출력 패드 사이에는 데이터 입출력버퍼부가 구비되어, 입출력패드를 통해 전달되는 데이터 신호를 글로벌 비트라인(GIO)으로 전달해주고, 글로벌 비트라인(GIO)에 전달된 데이터 신호를 입출력패드를 통해 외부로 출력하게 된다.

도9는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 비트라인 센스앰프부를 나타내는 회로도이다.

도9는 도7에 도시된 반도체 메모리 장치를 나타내는 회로도로서, 특히 레퍼런스셀 블럭을 자세히 나타내는 회로도이며, 도10는 도7에 도시된 센스앰프부를 자세히 나타내는 회로도이다.

도9와 도10을 참조하여 살펴보면, 본 실시예에 따른 메모리 장치는 전원전압(VDD)과 접지전압(VSS)을 인가받아 동작하는데, 피모스트랜지스터와 캐패시터로 각 각 구성된 다수의 단위셀을 구비하고, 다수의 단위셀에 저장된 데이터 신호를 각각 전달하기 위해 다수 구비된 비트라인쌍중 선택된 제1 비트라인(BL) 또는 제1 비트라인바(/BL)에 데이터 신호를 인가하는 제1 셀어레이(미도시)와, 제1 비트라인(BL) 또는 제1 비트라인바(/BL)에 데이터 신호가 인가되면, 제1 비트라인(BL)과 제1 비트라인바(/BL)에 인가된 신호의 차이를 감지 및 증폭하는 비트라인 센스앰프(210)와, 데이터 신호가 제1 비트라인(BL)에 인가될 때에 기준신호를 제1 비트라인바(/BL)에 인가하거나, 데이터 신호가 제1 비트라인바(/BL)에 인가될 때에 기준신호를 제1 비트라인(BL)에 인가하기 위한 제1 레퍼런스셀 블럭(미도시)과, 프리차지 구간에 제1 셀어레이(300a)에 구비된 제1 비트라인(BL)과 제1 비트라인바(/BL)의 전압레벨을 등가화시키기 위한 제1 프리차지부(220a)를 구비하며, 프리차지 구간에 제1 비트라인(BL)과 제1 비트라인바(/BL)에 프리차지 전압을 별도로 인가하지 않아 플로팅시키는 것을 특징으로 한다.

또한, 제1 프리차지부(220a)는 프리차지 구간에 제1 비트라인(BL)과 제1 비트라인바(/BL)를 연결하기 위한 피모스트랜지스터(TP1)를 구비한다.

또한 제1 레퍼런스셀 블럭(400a)은 일측으로 기준신호용 전원공급단(Top_RPL)이 접속된 레퍼런스용 캐패시터(Top_RC)와, 데이터 신호가 제1 비트라인바(/BL)에 인가될 때에, 레퍼런스용 캐패시터(Top_RC)의 타측을 제1 비트라인(BL)에 연결하기 위한 레퍼런스용 제1 스위치용 피모스트랜지스터(Top_PM1)와, 데이터 신호가 제1 비트라인(BL)에 인가될 때에, 레퍼런스용 캐패시터(Top_RC)의 타측을 제1 비트라인바(/BL)와 연결하기 위한 레퍼런스용 제2 스위치용 피모스트랜지스터 (Top_PM2)를 구비한다.

여기서 레퍼런스용 캐패시터(Top_RC)의 캐패시턴스는 제1 셀어레이(400a)에 구비되는 단위셀 캐패시터(Cap1)가 가지는 캐패시턴스와 실질적으로 같은 것을 특징으로 한다.

또한 기준신호용 전원공급단(Top_RPL)에서 공급되는 전압레벨은 접지전압(VSS), 전원전압(VDD)의 1/2, 전원전압(VDD)중 선택된 하나인 것을 특징으로 한다.

제1 레퍼런스셀 블럭(400a)에 구비되는 레퍼런스 캐패시터의 수는 대응하는 셀어레이(300a)에 구비되는 비트라인쌍의 수에 따라 대응되는데, 셀어레이에 만약 256개의 비트라인쌍이 구비된다면, 제1 레퍼런스셀 블럭(400a)에는 256개의 레퍼런스용 캐패시터를 구비하게 된다.

각각의 레퍼런스 캐패시터는 대응하는 비트라인쌍(BL,/BL)중 데이터 신호가 인가되지 않는 비트라인와 연결되어 레퍼런스 캐패시터에 저장된 기준신호를 제공하게 된다.

또한, 본 실시예에 따른 반도체 메모리 장치는 제1 셀어레이(300a)에 배치된 제1 비트라인(BL) 및 제1 비트라인바(/BL)와 비트라인 센스앰프(210)를 연결 또는 분리하며, 비트라인 센스앰프(210)와 제1 프리차지부(220a)의 사이에 구비되는 제1 연결부(250a)를 더 구비하는 것을 특징으로 한다.

제1 연결부(250a)는 연결제어신호(BISH)를 입력받아 제1 비트라인(BL)과 비트라인 센스앰프(210)를 연결하기 위한 제1 피모스트랜지스터(TBH1)와, 연결제어신호(BISH)를 입력받아 제1 비트라인바(/BL)와 비트라인 센스앰프(210)를 연결하기 위한 제2 피모스트랜지스터(TBH2)를 구비한다.

또한, 제1 셀어레이(300a)와 제1 연결부(250a) 사이의 제1 비트라인(BL)과 제1 비트라인바(/BL)의 전압레벨중 낮은 레벨의 라인 전압을 접지전압(VSS) 레벨로 증폭 및 유지시키기 위한 제1 보조 비트라인 센스앰프(230a)를 더 구비한다.

제1 보조 비트라인 센스앰프(230a)에 제공되는 신호(BLEQ_H))는 비트라인 센스앰프가 동작하는 구간에서 접지전압 레벨을 가지게 된다.

제1 보조 비트라인 센스앰프(260a)는 일측으로 비트라인 센스앰프(210)가 활성화되는 구간에 활성화되어 입력되는 신호(BLPD_H)를 입력받고, 타측이 제1 셀어레이(300a)와 제1 연결부(250a) 사이에 구비된 제1 비트라인(BL)에 접속되고, 게이트가 제1 셀어레이(300a)와 제1 연결부(250a) 사이에 구비된 제1 비트라인바(/BL)에 접속된 제1 보조앰프용 모스트랜지스터(TSB1)와, 일측으로 비트라인 센스앰프(210)가 활성화되는 구간에 활성화되어 입력되는 신호(BLPD_H)를 입력받고, 타측이 제1 셀어레이(300c)와 제1 연결부(250a) 사이에 구비된 제1 비트라인바(/BL)에 접속되고, 게이트가 제1 셀어레이(300a)와 제1 연결부(250a) 사이에 구비된 제1 비트라인(BL)에 접속된 제2 보조앰프용 모스트랜지스터(TSB2)를 구비한다.

본 실시예에 대한 반도체 메모리 장치는 셀어레이가 폴디드 구조를 가지면서도, 이웃한 2개의 셀어레이당 하나의 비트라인 센스앰프(210)를 구비하는 쉐어드(shared) 구조를 가진다.

쉐어드 구조를 위해 비트라인 센스앰프(210)의 타측에 제2 셀어레이(300b)가 구비되며, 제2 셀어레이(300b)와 비트라인 센스앰프(210)를 연결 또는 분리하기 위 해 제2 연결부(250b)를 구비한다.

이를 자세히 살펴봅면, 본 실시예에 따른 반도체 메모리 장치는 피모스트랜지스터와 캐패시터로 각각 구성된 다수의 단위셀을 구비하고, 다수의 단위셀에 저장된 데이터 신호를 각각 전달하기 위해 다수 구비된 비트라인쌍중 선택된 제2 비트라인 또는 제2 비트라인바에 데이터 신호를 인가하는 제2 셀어레이(300b)와, 제2 비트라인(Bot_BL)과 제2 비트라인바(/Bot_BL)와 비트라인 센스앰프(210)를 연결 또는 분리하기 위한 제2 연결부(250b)와, 데이터 신호가 제2 비트라인(Bot_BL)에 인가될 때에 기준신호를 제2 비트라인바(/Bot_BL)에 인가하거나, 데이터 신호가 제2 비트라인바(/Bot_BL)에 인가될 때에 기준신호를 제2 비트라인(Bot_BL)에 인가하기 위한 제2 레퍼런스셀 블럭(400b)과, 프리차지 구간에 제2 셀어레이(300b)에 구비된 제2 비트라인(Bot_BL)과 제2 비트라인바(/Bot_BL)의 전압레벨을 등가화시키기 위한 제2 프리차지부(220b)를 구비하며, 프리차지 구간에 제2 비트라인(Bot_BL)과 제2 비트라인바(/Bot_BL)에 프리차지 전압을 별도로 인가하지 않아 플로팅시킨다.

또한 제2 셀어레이(300b)와 비트라인 센스앰프(210)의 사이에도 보조 비트라인 센스앰프(230b)가 구비되어, 제2 셀어레이(300b)와 제2 연결부(250b) 사이의 제2 비트라인(Bot_BL)과 제2 비트라인바(/Bot_BL)의 전압레벨중 낮은 레벨의 라인 전압을 접지전압 레벨로 증폭 및 유지시키는 동작을 수행한다.

제2 보조 비트라인 센스앰프(230b)는 일측으로 비트라인 센스앰프(210)가 활성화되는 구간에 활성화되어 입력되는 신호(BLPD_L)를 입력받고, 타측이 제2 셀어레이(300a)와 제2 연결부(250b) 사이에 구비된 제2 비트라인(Bot_BL)에 접속되고, 게이트가 제2 셀어레이(300b)와 제2 연결부(250b) 사이에 구비된 제2 비트라인바(/Bot_BL)에 접속된 제1 보조앰프용 앤모스트랜지스터(TSB3)와, 일측으로 비트라인 센스앰프(210)가 활성화되는 구간에 활성화되어 입력되는 신호(BLPD_L)를 입력받고, 타측이 제2 셀어레이(300b)와 제2 연결부(250b) 사이에 구비된 제2 비트라인바(/Bot_BL)에 접속되고, 게이트가 제2 셀어레이(300b)와 제2 연결부(250b) 사이에 구비된 제2 비트라인(Bot_BL)에 접속된 제2 보조앰프용 앤모스트랜지스터(TSB4)를 구비한다.

제2 프리차지부(220b)는 프리차지구간에 제2 비트라인(Bot_BL)과 제2 비트라인바(/Bot_BL)를 연결하기 위한 피모스트랜지스터(TP2)를 구비한다.

비트라인 센스앰프(210)는 게이트는 제1 연결부(250a)에 의해 연결된 제1 비트라인바(/BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인바(/Bot_BL)에 접속되며, 전원전압(VDD)을 일측으로 인가받고, 타측으로는 제1 연결부(250a)에 의해 연결된 제1 비트라인(BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인(Bot_BL)과 접속된 센스앰프용 제1 피모스트랜지스터(TS1)와, 게이트는 제1 연결부(250a)에 의해 연결된 제1 비트라인(BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인바(/Bot_BL)에 접속되며, 전원전압(VDD)을 일측으로 인가받고, 타측으로는 제1 연결부(250a)에 의해 연결된 제1 비트라인바(/BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인바(/Bot_BL)와 접속된 센스앰프용 제2 피모스트랜지스터(TS2)와, 게이트는 제1 연결부(250a)에 의해 연결된 제1 비트라인바(/BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인바(/Bot_BL)에 접속되며, 제1 저전압 (VBB)을 일측으로 인가받고, 타측으로는 제1 연결부(250a)에 의해 연결된 제1 비트라인(BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인(Bot_BL)과 접속된 센스앰프용 제1 앤모스트랜지스터(TS3)와, 게이트는 제1 연결부(250a)에 의해 연결된 제1 비트라인(BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인(Bot_BL)에 접속되며, 제1 저전압(VBB)을 일측으로 인가받고, 타측으로는 제1 연결부(250a)에 의해 연결된 제1 비트라인바(/BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인바(/Bot_BL)와 접속된 센스앰프용 제2 앤모스트랜지스터(TS4)를 구비한다. 전술한 바와 같이, 비트라인 센스앰프(210)는 접지전압(VSS)보다 낮은 레벨의 제1 저전압(VBB:-0.5V)과 전원전압(VDD)를 이용하여 감지 및 증폭동작을 수행하는 것을 특징으로 한다.

한편, 단위셀에 구비된 피모스트랜지스터(TC1,TC2,..)는 제1 저전압(VBB)보다 더 낮은 레벨의 제2 저전압(VBBW:-2.0V)에 응답하여 턴온되는 것을 특징으로 한다. 또한 제1 셀어레이(300a)에 구비된 다수의 단위셀중 선택된 단위셀이 활성화시에는 단위셀(310)에 구비된 피모스트랜지스터(TC1)는 제2 저전압(VBBW)으로 턴온시키고, 단위셀(310)이 비활성화시에는 전원전압(VDD)으로 턴오프시킨다.

또한, 본 실시예에 따른 반도체 메모리 장치의 센스앰프부는 비트라인 센스앰프(210)에 의해 감지증폭된 데이터를 데이터 라인(LDB,LDBB)을 통해 외부로 전달하거나, 데이터 라인(LDB,LDBB)을 통해 외부에서 전달된 데이터를 비트라인 센스앰프(210)로 전달하기 위한 데이터입출력부(240)를 더 구비한다.

데이터입출력부(240)는 게이트로 입출력제어신호를 입력받으며, 일측은 상기 제1 및 제2 비트라인에 접속되며 타측은 제1 데이터라인(LDB)에 접속되는 제1 입출력용 모스트랜지스터(TO1)와, 게이트로 입출력제어신호를 입력받으며, 일측은 제1 및 제2 비트라인바에 접속되며 타측은 제2 데이터라인(LDBB)에 접속되는 제2 입출력용 모스트랜지스터(TO2)를 구비한다.

도11은 도7 내지 도10에 도시된 반도체 메모리 장치의 리드 동작에 따른 타이밍도이고, 도12는 도7 내지 도10에 도시된 반도체 메모리 장치의 라이트 동작에 따른 타이밍도이다. 이하에서는 도7 내지 도12을 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작을 살펴본다.

본 실시예에 따른 반도체 메모리 장치의 가장 큰 특징은 하이레벨의 데이터는 전원전압 레벨로 처리하고, 로우레벨의 데이터는 접지전압보다 낮은 저전압 레벨로 처리하는 것이다.

이를 위해 비트라인 센스앰프는 전원전압(VDD)과 저전압(VBB)를 이용하여 비트라인쌍에 인가된 두 신호의 차이를 감지하여 높은 쪽의 라인을 전원전압 레벨로 증폭하고, 낮은 쪽의 라인을 저전압(VBB)레벨로 증폭하게 된다. 또한 데이터 신호를 전달하는 라인도 하이레벨의 데이터 신호를 전달하는 경우에는 전원전압 레벨로 전달하고, 로우레벨의 데이터 신호를 전달하는 경우에는 저전압 레벨로 전달하게 된다.

사용되는 저전압 레벨은 하나를 사용할 수도 있으며, 다수의 서로 다른 레벨을 가지는 저전압을 사용할 수도 있는데, 본 실시예에서 사용하는 저전압 레벨은 크게 2개를 사용하고 있다. 하나는 데이터 신호를 전달하고, 감지 증폭하는 데 사용되는 저전압(VBB_SA)이고, 나머지 하나는 제어신호(IOSW_CON)를 활성화시킬 때 사용되는 저전압(VBB_BIS)이다.

두개의 저전압레벨중 저전압(VBB_ BIS)이 더 낮은 것이 바람직하며, 이는 데이터 신호가 I/O 스위치부의 피모스트랜지스터를 통해 전달될 때 효과적으로 전달될 수 있도록 하기 위해서이다.

본 실시예에 따른 반도체 메모리 장치는 전술한 바와 같이 비트라인 센스앰프가 접지전압(GND)과 전원전압(VDD)를 사용하여 감지 증폭 동작을 수행하는 것이 아니라, 접지전압(GND)보다 낮은 레벨의 저전압(VBB)과 전원전압(VDD)을 사용하여 두 비트라인(BL,/BL)에 인가된 전압차이를 감지하고 증폭하는 것을 특징으로 하고 있다.

따라서 전원전압레벨로 증폭된 하이레벨의 데이터 신호와 저전압(VBB_SA) 레벨로 증폭된 로우레벨의 데이터 신호를 보다 효과적으로 전달하기 위해, I/O 스위치부를 피모스트랜지스터로 구비하고, 저전압(VBB_BIS)으로 제어하는 것이다.

피모스트랜지스터의 특성상 하이레벨의 데이터는 잘 전달되지만, 로우레벨의 데이터 신호는 잘 전달되지 못하게 되는데, 이를 극복하기 위해 접지전압보다 더 낮은 저전압 레벨을 사용하는 것이다.

또한, 본 실시예에 따른 반도체 메모리 장치는 프리차지 구간에 비트라인(BL)과 비트라인바(/BL)에 프리차지 전압을 별도로 인가하지 않아 플로팅시키는 것이 특징으로 하고 있다. 이를 위해 레퍼런스셀 블럭이 구비된다.

한편, 전원전압의 전압레벨이 점점 더 감소하게 되면, 저전압(VBB)과 전원전압(VDD)의 절대값이 같아지는 경우도 생기게 된다. 이 때에는 비트라인 센스앰프의 센싱동작 후에 두 비트라인의 전압레벨을 같게 유지시켜 주면 자연스럽게 접지전압(VSS) 레벨로 비트라인의 프리차지 전압레벨이 유지된다.

또한, 비트라인 센스앰프가 일측에 연결된 비트라인쌍의 신호를 감지 증폭할 때에 이웃한 나머지 비트라인쌍은 대응하는 레퍼런스셀블럭을 이용하여 프리차지 전압을 유지하도록 동작시킨다. 이렇게 함으로서, 비트라인의 전압변화를 막아 안정적인 셀데이터의 센싱이 가능하도록 하는 것이다.

또한, 본 실시에에 따른 반도체 메모리 장치는 비트라인 센스앰프에 대응하는 셀어레이에 보조 비트라인 센스앰프를 구비하고, 비트라인 센스앰프가 데이터 억세스를 위해 동작할 때에 이웃한 비트라인쌍을 레퍼런스셀 블럭과 프리차지부를 이용하여 1/2VDD로 유지시키게 된다. 이하에서는 전술한 특징들이 어떻게 수행되는지를 중심으로 자세히 설명한다.

먼저 데이터 '1'을 리드하는 경우를 살펴본다. 이 때 데이터 신호는 비트라인(BL)에 의해 인가되는 것으로 가정한다.

본 실시예에 따른 반도체 메모리 장치도 데이터를 억세스하는 과정은 프리차지 구간(Precharge), 리드 또는 라이트의 명령어 실행구간(Rdad, Write), 센싱구간(Sense), 재저장구간(Restore)으로 나누어지는데, 먼저 프리차지 구간의 동작을 살펴본다.

프리차지 구간(Precharge)부터 살펴보면, 프리차지 구간(Precharge)동안 프 리차지 신호(BLEQ_H,BLEQ_L)가 인에이블된 상태를 유지하여 제1 셀어레이(300a)의 제1 비트라인(BL) 및 제1 비트라인바(/BL)와, 제1 비트라인(Top_BL) 및 제2 비트라인바(Top_/BL)의 전압레벨은 등가화된다.

본 실시예에 따른 반도체 메모리 장치는 전술한 바와 같이, 프리차지구간에서 별도의 전압을 두지 않기 때문에 비트라인쌍(BL,/BL, SA_BL, SA_/BL, Bot_BL, /Bot_BL)은 플로팅상태를 유지한다.(t0) 이 때 연결부(250a,250b)는 모두 턴온된 상태이다.

따라서 데이터를 리드하거나 라이트하고 난 직후의 프리차지 구간에서는 활성화된 프리차지부(220a,220b)에 의해서 비트라인쌍(BL,/BL, SA_BL, SA_/BL, Bot_BL, /Bot_BL)은 1/2 전원전압레벨을 유지하게 된다(비트라인 센스앰프에 의해 감지증폭된 이후에는 비트라인쌍중 하나의 전압레벨은 전원전압이고, 나머지 하나는 접지전압을 유지하게 된다.). 이후 프리차지구간이 길어지면 별도의 프리차지용 전압을 공급하기 않기 때문에, 일정한 시간뒤에는 누설절류로 인해 1/2 전원전압 레벨을 유지하던 비트라인의 전압레벨이 점차적으로 감소하게 된다.

계속해서 데이터를 리드 하거나 라이트 하지 않고 프리차지 구간만이 계속된다면 결국 프리차지 구간동안 비트라인(BL,/BL, SA_BL,SA_/BL)의 전압은 접지전압까지 감소하게 된다.

따라서 프리차지 구간의 길이에 따라 플로팅된 비트라인의 프리차지 전압레벨은 1/2 전원전압에서 접지전압 사이의 변동된 값을 가질 수 있다. 그러므로 프리차지 구간의 어느 시점에서 리드명령어를 수행하느냐에 따라서 플로팅된 비트라인 의 전압레벨이 달라지게 되는 것이다.

이어서 프리차지 구간(Precharge)이 끝나고 리드명령어 구간(Read)이 되면, 입력된 어드레스가 디코딩되어 하나의 워드라인이 선택된다. 활성화된 워드라인에 대응하는 모든 단위셀의 모스트랜지스터는 턴온되고, 턴온된 모스트랜지스터를 통해 캐패시터에 저장된 데이터신호가 비트라인(BL)에 인가된다.

비트라인(BL)에 데이터 신호가 인가되면(여기서 인가되는 데이터신호는 '1'이다.), 그 이전까지 플로팅되어 조금씩 감소하여 접지전압에서 1/2전원전압 사이의 어떤 레벨로 되어 있는 상태에서 인가되는 데이터 신호만큼 비트라인(BL,SA_BL)의 전압레벨이 상승한다.(t1)

한편, 데이터신호가 인가되지 않는 비트라인(/BL,SA_/BL)에는 기준신호가 공급된다.

레퍼런스셀 블럭(400a)에서 데이터 신호가 인가되지 않는 레퍼런스 워드라인(/Top_RWL)이 활성화되고, 이로 인해 레퍼런스용 모스트랜지스터(Top_NM2)가 턴온되어 레퍼런스용 캐패시터(Top_RC)에 저장되어 있던 기준신호는 비트라인(/BL,SA_/BL)에 인가되어 비트라인(/BL,SA_/BL)의 전압레벨을 일정레벨 상승시킨다.

이 때에도 비트라인(/BL,SA_/BL)은 플로팅된 상태로 인해 1/2 전원전압에서 점차적으로 감소하여 어떤 레벨로 되어 있는 상태에서(비트라인(BL,SA_BL)과 같은 전압 레벨에서), 인가되는 기준신호만큼 전압레벨이 상승하게 된다.

전술한 바와 같이 레퍼런스용 캐패시터(Top_RC)는 단위셀을 이루는 캐패시터 (Cap)와 캐패시턴스를 같게 형성하고, 저장되는 전하량은 데이터가 1에 대응하여 단위셀 캐패시터에 저장되는 전하량의 1/2을 기준신호로 저장하고 있다.

레퍼런스셀 블럭(400a)의 기준전압 공급단(Half VDD,Top_RPL,Bot_RPL)은 1/2 VDD 전압이 제공되기 때문에 기준신호용 캐패시터(Top_RC)에 저장되는 전하량은 데이터가 1에 대응하여 단위셀 캐패시터에 저장되는 전하량의 1/2을 기준신호로 저장하게 되는 것이다. 이 때 기준전압 공급단(Top_RPL,Bot_RPL)은 셀어레이에 구비되는 단위셀 캐패시터의 플레이트 전압(PL)레벨과 같은 레벨의 전압을 공급하게 된다.

이 때 공급할 수 있는 전압레벨의 예로서는 전원전압(VDD), 1/2 전원전압(VDD), 접지전압(GND)가 있다. 이렇게 플레이트 전압(PL)과 같은 레벨의 전압을 기준신호 전원 공급단(VCP)에 공급하는 것은 데이터 신호와 비례하여 정확하게 1/2 정도의 신호를 기준신호로 공급하기 위한 것이다.

따라서 기준신호가 인가된 비트라인(/BL)은 데이터 신호가 인가된 비트라인(BL)보다 1/2 정도 상승하게 된다.

예를 들어 전원전압이 1.0V이고 데이터 신호에 의해 약 0.2V가 증가되는 경우를 살펴보면, 프리차지 구간의 초기에는 비트라인(BL,/BL)의 전압레벨이 0.5V를 유지하고 있게 된다. 이후 프리차지 구간이 계속됨에 따라 비트라인의 전압이 점차 떨어져 약 0.3V 정도로 되었을 때에 데이터 리드 명령이 수행되면, 데이터 신호가 인가되는 비트라인(BL)은 0.5V(0.3+0.2V)가 되고, 데이터 신호의 1/2에 해당되는 전하량을 가지는 기준신호가 인가되는 비트라인바(/BL)의 전압레벨은 0.4V(0.3V+0.1V)가 되는 것이다.

한편, 프리차지 신호(BLEQ_H)는 프리차지 구간동안에 저전압(VBB)레벨의 활성화되어 입력되어 프리차지부(220a)를 활성화상태로 유지시키고, 리드 명령어 구간(Read), 센싱구간(Sense) 및 재저장 구간(Restore)동안에 전원전압 레벨의 비활성화된 상태로 입력되어 프리차지부(22a)를 비활성화상태로 유지시키게 된다.

계속해서 센싱구간(Sense)을 살펴보면, 비트라인 센스앰프(210)의 제1 센스앰프 전원공급단(SAP)에는 전원전압(VDD)이 공급되고, 제2 센스앰프 전원공급단(SAN)에는 저전압(VBB)이 공급된다.

따라서 비트라인 센스앰프(210)는 두 비트라인(BL,/BL)에 인가된 전압차이를 감지하여 상대적으로 큰 전압을 가지는 비트라인(BL)을 전압전압(VPP) 레벨까지 상승시키고, 제1 비트라인바(/BL)는 접지전압(GND)까지 증폭시킨 후 래치한다.(t2)

비트라인 센스앰프(210)는 전원전압(VDD)과 접지전압(GND)이 아니라 전원전압(VPP)과 저전압(VBB)을 이용하여 증폭동작을 하기 때문에, 단순히 전원전압(VDD)과 접지전압(GND)을 이용하여 감지 증폭동작을 수행할 때보다 고속으로 증폭동작을 수행할 수 있게 된다.

이 때 비트라인 센스앰프(210)와 제2 전압 클램핑부(230b)사이에 연결된 비트라인(SA_/BL)은 음의 저전압(VBB)까지 증폭이 되나, 제1 연결부(250a)에 의해서 제1 셀어레이(300a)에서 제1 전압 클램핑 연결부(230a)까지의 비트라인(/BL)은 접지전압(GND)까지 증폭이 된다.

제1 연결부(230a)를 구성하는 피모스트랜지스터(TBH1,TBH2)의 게이트로 입력 되는 연결제어신호(BISH)가 저전압(VBB_H)레벨을 유지하고 있기 때문에, 비트라인 센스앰프(210) 쪽의 비트라인(SA_/BL)이 저전압까지 증폭되더라도, 제1 셀어레이(300a)에 연결된 비트라인(/BL)은 저전압(VBB)보다 높은 레벨을 가지는 접지전압으로 유지될 수 있는 것이다.

따라서 제2 연결부(230b)는 비트라인 센스앰프(210)가 비트라인(SA_/BL)을 음의 저전압(VBB)까지 증폭하더라도, 저전압(VBB) 레벨이 제2 셀어레이(300b)의 비트라인(/BL)쪽으로 전달되지 않도록 클램핑(clamping)하게 된다.

또한, 제1 셀어레이(300a)에 연결된 비트라인(/BL)에 의해 생기는 기생캐패시턴스가 제1 연결부(230a)를 구성하는 피모스트랜지스터(TBH1,TBH2)의 서브-문턱전압(Sub-threshold)전류에 비해 상대적으로 크므로, 비트라인 센스앰프(210)가 감지 증폭을 수행하는 동안과 재저장구간 동안에 셀어레이에 연결된 비트라인(/BL)은 접지전압 레벨을 유지할 수 있게 된다.

이렇게 비트라인 센스앰프(210)에 의해 증폭된 음의 저전압(VBB)을 셀어레이쪽에 구비되는 비트라인(BL,/BL)에 전달되지 못하도록 하고, 접지전압으로 유지시킴으로서 비트라인의 전압이 변동되는 것을 방지하여 비트라인 센스앰프의 동작속도를 향상시킬 수 있고, 셀어레이에 배치된 비트라인의 변동으로 인한 전류소모를 감소시킬 수 있다.

이를 위해서 본 발명에서는 연결부(230a,230b)를 피모스트랜지스터로 구성하여 이웃한 셀어레이(300a,300b)와 비트라인 센스앰프를 연결 또는 분리하는 기능과 함께 비트라인 센스앰프(210) 쪽의 저전압(VBB_H)이 셀어레이에 구비되는 비트라인 (BL,/BL, Top_BL, /Top_BL)으로 전달되지 못하도록 하는 클램핑기능까지 하고 있는 것이다.

그러나, 이것만으로 셀어레이에 구비된 비트라인(BL,/BL)을 접지전압(GND)으로 안정적으로 유지시킬 수 없어 본 실시예에 의한 반도체 메모리 장치에서는 비트라인 센스앰프(210)에 연결된 비트라인(SA_BL,/SA_BL)이 음의 저전압(VBB_H)으로 증폭되더라도, 셀어레이에 연결된 비트라인(BL,/BL)은 접지전압을 유지할 수 있도록 보조 비트라인 센스앰프(230a,203b)를 구비하고 있다.

보조 비트라인 센스앰프(230a,230b)는 비트라인 센스앰프(210)가 감지 증폭동작을 수행하는 동안 셀어레이(300A)에 구비된 두 비트라인(BL,/BL)의 전압레벨을 감지하여 더 낮은 레벨의 라인의 전압을 접지전압으로 증폭하거나 유지시킨다.

비트라인 센스앰프(210)가 비트라인(SA_BL)의 레벨을 전원전압(VDD)으로 증폭하고, 비트라인바(SA_/BL)의 레벨을 저전압(VBB)로 증폭하게 되면, 비트라인(BL)은 전원전압으로 유지되고, 비트라인(/BL)은 접지전압(GND)로 유지되는데, 보조 비트라인 센스앰프(260a)는 비트라인(/BL)의 전압레벨이 접지전압(GND)보다 높게 되면 접지전압(GND)으로 하강시키고, 접지전압(GND)보다 낮게 되면 접지전압(GND)으로 상승시켜 주는 것이다.

보조 비트라인 센스앰프(230a,230b)로 입력되는 신호(BLPD_L,BLPD_H)는 비트라인 센스앰프(210)가 활성화되는 구간(t2,t3,t4)동안 접지전압 상태로 활성화되어 입력된다.

보조 비트라인 센스앰프(230a,230b)의 두 모스트랜지스터(TB1,TB2)는 각각 일측으로 접지전압을 공급받아, 비트라인(BL,/BL)에 크로스 커플로 연결된 게이트단에 의해 두 비트라인중 낮은 전압레벨을 가지는 라인의 전압을 접지전압(GND)으로 유지시키게 되는 것이다.

셀어레이의 단위셀이 앤모스트랜지스터와 캐패시터로 구성되어 있기 때문에 비트라인 센스앰프가 비트라인쌍의 전압레벨을 전원전압 레벨과 저전압(VBB)레벨로 증폭하는 경우에 저전압(VBB) 레벨이 셀어레이에 배치된 비트라인의 전압까지 전달되면, 단위셀의 앤모스트랜지스터는 턴온되어 선택되지 않은 단위셀의 데이터가 손실될 수 있다. 이 경우에는 비트라인 센스앰프가 동작하는 동안에는 비트라인 센스앰프에 의해 저전압으로 증폭하된 전압레벨이 셀어레이에 배치된 비트라인으로 전달되지 않도록 하는 것이 필요한 것이다.

한편, 제1 연결부(250a)와 제2 연결부(250b)에 입력되는 연결제어신호는 두가지의 레벨을 가지고 입력되는 데, 하나는 제1 연결부(250a)와 제2 연결부(250b)를 구성하는 피모스트랜지스터(TBH1, TBH2, TBL1, TBL2)의 문턱전압보다 절대값이 큰 음의 전압레벨을 가지는 저전압(VBB_L)이고, 나머지 하나는 피모스트랜지스터(TBH1, TBH2, TBL1, TBL2)의 문턱전압 절대값과 같은 음의 레벨을 가지는 저전압(VBB_H)이다.

연결제어신호(BISH,BISL)는 프리차지 구간에서는 저전압(VBB_H)로 입력되어 제1 셀어레이(300a)과 제2 셀어레이(300b)에 구비되는 비트라인쌍(BL,/BL)의 전압레벨을 같게 유지시킨다.

제1 셀어레이와 비트라인 센스앰프(210)가 연결되고, 제2 셀어레이와 비트라 인 센스앰프(210)이 분리되는 리드 명령어 구간에 비활성화되는 연결제어신호(BISL)는 전원전압(VDD)로 공급되어 제2 연결부(250b)를 디스에이블시키고, 이 구간 동안 활성화되는 연결제어신호(BISH)는 저전압(VBB_L)을 유지하여 제1 연결부(250a)를 인에이블시킨다.

이어서 비트라인 센스앰프(210)가 두 비트라인(SA_BL,SA_/BL)의 전압을 감지 증폭하는 센싱구간(Sense)과 재저장구간(Restore)에는 활성화된 연결제어신호(BISH)는 저전압(VBB_H)으로 공급된다.

따라서 비트라인 센스앰프가 감지 증폭 동작을 하는 동안에는 보다 낮은 저전압(VBB_L)을 이용하여 비트라인 센스앰프와 셀어레이에 연결된 비트라인간에 분리를 더 확실하게 시키고, 이외의 동작시에는 상대적으로 저전압(VBB_L)보다는 높은 레벨을 유지하는 저전압(VBB_H)으로 비트라인 센스앰프와 셀어레이에 연결된 비트라인간에 분리를 시키는 것이다.

이렇게 하는 이유는 저전압(VBB_H)을 입력받아 동작하는 비트라인 센스앰프(210)가 감지 증폭동작을 주로 하는 구간동안에 최대한 빨리 감지, 증폭동작을 수행하게 하기 위해서 이다.

계속해서 살펴보면, 비트라인 센스앰프(210)의 증폭동작이 어느정도 완료되고 나면, 입출력제어신호(YI)가 일정구간동안 하이레벨로 활성화되고, 그에 응답하여 비트라인 센스앰프(210)에 래치된 데이터가 제1 로컬 데이터라인(SIO,SIOB)으로 출력된다.(t3)

제어신호(IOSW_CON)는 프리차지 구간을 제외한 명령이 실행되는 구간동안(t1 ~ t4) 저전압(VBB_BIS)레벨로 인에이블되어 있다. 따라서 제1 로컬 데이터라인(SIO,SIOB)으로 전달된 데이터 신호를 제2 로컬 데이터라인(LIO,LIOB)으로 전달된다.

제어신호(IOSW_CON)는 프리차지 구간동안 하이레벨로 디스에이블 되어 있으며, 이 구간에서는 제어신호(LIO_RST)가 활성화되어 각각의 데이터 라인(SIO,SIOB, LIO,LIOB)을 같은 전압레벨로 프리차지시켜준다.

제2 로컬 데이터라인(LIO,LIOB)에 의해 전달된 데이터 신호는 리드앰프부에 의해 감지 및 증폭되어 글로벌 데이터라인(GIO)으로 전달된다. 글로벌 데이터라인(GIO)으로 전달된 데이터 신호는 데이터 입출력버퍼부에 의해 버퍼링된 후 입출력패드를 통해 외부로 출력된다. 이 때 출력되는 데이터가 리드 명령어에 대응하는 데이터가 된다. 여기서 데이터 입출력버퍼부와 입출력패드의 표시는 생략하였다.

이어서 재저장구간(Restore)에 비트라인 센스앰프(210)에 래치된 데이터를 이용하여 데이터 신호가 저장되어 있던 단위셀에 재저장시키게 된다.(t4)

재저장이 완료되면 워드라인(WL)이 비활성화되고, 비트라인 센스앰프(210)에 공급되던 제1 및 제2 센스앰프 전원공급단(SAP,SAN)은 각각 접지전압, 1/2 전원전압(VDD)이 공급되어 비트라인 센스앰프는 디스에이블된다.

데이터 라인(SIO, SIOB)은 데이터가 전달되지 않는 동안에는 전원전압(VDD)(또는 1/2 전원전압)으로 프리차지되어 있기 때문에, 종래에는 비트라인 센스앰프(210)에 의해 감지증폭된 데이터를 전달하는 과정에서 비트라인 센스앰프에 의해 접지전압으로 증폭된 비트라인(여기서는 SA_/BL)의 전압이 일정레벨까지 상승하였 다.

따라서 비트라인 센스앰프(210)에 의해 일정레벨까지 상승한 비트라인(/BL)의 전압이 접지전압까지 다시 될 수 있도록 재저장시간을 충분히 여유있게 주어야 했다. 그렇지 않으면 재저장과정에서 잘못된 데이터 신호가 단위셀에 저장될 수 있기 때문이다. 특히 데이터 신호가 0인 경우에 데이터 1이 저장될 수 있는 것이다.

전술한 문제를 해결하기 위해 종래에는 재저장구간 즉, t4 기간을 길게 가져가야 했었다.

그러나 본 실시예에 따른 반도체 메모리 장치는 비트라인 센스앰프(210)에 의해 비트라인(SA_BL)이 접지전압(GND)보다 낮은 레벨의 저전압(VBB)까지 증폭이 되므로, 데이터 라인(SIO, SIOB)에 의해 비트라인 센스앰프(210)에 연결된 비트라인(/BL)으로 전류가 유입되더라도 저전압(VBB) 레벨로 되어 있는 비트라인에 의해 상쇄되기 때문에 비트라인 센스앰프에 연결된 비트라인(/BL)의 전압 상승은 거의 없거나, 적어도 접지전압(GND)보다 높아지지는 않는다.

그러므로 본 실시예에 따른 메모리 장치는 재저장구간(t4)의 시간을 이전보다 줄일 수 있게 되는 것이다.

이어서, 프리차지 신호(BLEQ_H)가 하이레벨로 활성화되어 입력되면, 두 비트라인(BL,/BL)은 같은 전압레벨이 되며, 플로팅상태가 된다. 또한 연결제어신호(BISH,BISL)가 모두 저전압(VBB_H)으로 공급되어 모든 비트라인(BL, SA_BL, Bot_BL, /BL, SA_/BL, /Bot_BL,)이 연결된다.(t5)

전술한 바와 같이, 프리차지 구간이 시작된 시점에서는 두 비트라인(BL,/BL) 의 전압은 1/2 전원전압 레벨을 유지하며, 본 실시예에 따른 반도체 메모리 장치는 비트라인(BL,/BL)이 별도의 프리차지 전압을 공급받지 않아 플로팅 상태를 유지하므로, 시간이 지날수록 비트라인의 전압레벨은 점점 낮아지게 된다.

한편, 제1 연결부(250a)가 활성화되어 있는 구간동안 제2 레퍼런스셀 블럭(400b) 및 제2 프리차지부(220b)는 활성화상태를 유지하여, 제2 비트라인 및 비트라인바(Bot_BL,/Bot_BL)의 전압레벨을 프리차지 전압으로 유지시키게 된다.

본 실시예에 따른 반도체 메모리 장치는 프리차지 구간에 비트라인쌍의 전압레벨은 같게 유지하면서도, 별도의 프리차지 전압을 공급하지 않고 플로팅상태로 유지하게 된다 따라서 프리차지 구간동안 모든 비트라인이 유지하는 프리차지 전압은 별도로 없다.

그러나, 여기서 프리차지 전압이라고 하는 것은 데이터의 리드 또는 라이트 동작을 하고 난 이후에 비트라인쌍중 하나의 비트라인은 전원전압레벨로 되고 나머지 하나의 비트라인은 접지전압레벨로 된 상태에서 두 비트라인의 전압레벨이 같아지게 되면 유지하게 되는 1/2 전원전압레벨을 말한다.

즉, 비트라인 센스앰프(210)가 연결된 셀어레이의 단위셀 데이터를 억세스하는 동안, 비트라인 센스앰프(210)를 공유하지만 연결되지 않은 쪽의 비트라인쌍을 대응하는 프리차지부와 레퍼런스셀 블럭을 이용하여 1/2 전원전압 레벨로 유지시키는 것이다. 여기에 관한 자세한 레퍼러슨 블럭의 동작파형이 도11에 도시되어 있다.

이렇게 하는 이유는 비활성화된 셀어레이의 비트라인 전압레벨과 현재 데이 터를 억세스하기 위해 동작하는 비트라인 센스앰프의 전원입력단(SAN)의 전압차이 때문에 비활성화된 셀어레이의 비트라인 전압이 급격히 강하하게 되어 문제가 되는데, 이를 해결하기 위함이다.

비록 비트라인 센스앰프의 전원입력단(SAN)과, 비활성화된 셀어레이의 비트라인간에는 연결제어신호(BISL,BISH)를 인가받는 모스트랜지스터가 배치되어 있으나, 이들 모스트랜지스터가 턴오프되더라도, 서브전류가 흐르게 되고, 이 때의 누설전류로 인해 비활성화된 셀어레이의 비트라인의 전압레벨이 급격히 하강하는 것이다. 또한 모스트랜지스터의 사이즈가 작아지면 이 현상은 더욱 증가하게 된다.

일반적으로 반도체 메모리 장치가 동작할 때에 프리차지전압으로 1/2VDD를 유지하게 되는데, 쉐워드 구조에서 비트라인 센스앰프가 한쪽에 연결된 비트라인쌍의 전압차이를 감지하여 증폭할 때에 데이터 억세스동작에 관혀하지 않는 타측에 접속된 비트라인에 유지되던 1/2 VDD 프리차지 전압이 비트라인의 접지전압 공급단과의 전압차이로 인해 낮아져서 에러를 유발하게 된다.

본 실시예에 따른 반도체 메모리 장치는 프리차기구간에 데이터의 억세스에 관계하지 않는 비트라인의 전압레벨은 플로팅상태로 유지하고 있기 때문에 전술한 문제는 생기지 않으나, 1/2VDD로 프리차지전압이 유지되면 데이터 억세스시에 보다 효과적으로 동작할 수 있게 된다. 하이레벨의 데이터와 로우레벨의 데이터를 감지하는데에는 1/2VDD로 비트라인의 전압이 유지되는 것이 가장 효과적이기 때문이다.

본 실시예에 따른 반도체 메모리 장치는 데이터를 억세스하는 비트라인 센스앰프의 이웃한 비트라인쌍을 레퍼런스셀 블럭과 프리차지부를 이용하여 1/2VDD로 유지시키기 때문에, 데이터 억세스를 위해 제어하는 비트라인과 이웃한 모든 비트라인쌍은 1/2VDD로 유지시킬 수 있게 된다.

따라서 특별한 제어신호를 별도로 생성하지 않아도, 메모리 장치의 비트라인 프리차지 전압을 보강해 줄 수 있다.

지금까지 본 실시예에 따른 반도체 메모리 장치가 데이터 1을 리드할 때의 동작을 살펴보았는데, 계속해서 데이터 0을 리드하는 경우를 살펴본다.

리드할 데이터가 0인 경우에는 선택된 단위셀의 캐패시터에 전하가 충전되어 있지 않는 경우다. 따라서 프리차지 구간(Precharge) 이후에 리드 명령어가 실행되는 구간(t1)에 데이터신호가 인가된 제1 비트라인(BL)의 전압레벨은 그대로 유지된다. 즉, 이 때 제1 비트라인(BL)의 전압레벨은 접지전압을 유지하게 된다.

한편, 제1 비트라인바(/BL)에는 기준신호가 전달되어 일정한 레벨만큼 전압이 상승한다. 이 때 상승하는 전압레벨은 제1 비트라인바(/BL)에 제공되는 기준신호에 대응하는 전하량에 의해 정해지며, 이 전하량은 레퍼런스용 캐패시터(Top_RC)에 저장된 전하량이다.

이어서 비트라인 센스앰프(210)는 접지전압을 유지하고 있는 제1 비트라인(BL)과, 일정한 전압레벨만큼 상승한 제1 비트라인바(/BL)의 전압차이를 감지하여, 제1 비트라인(BL)은 저전압(VBB) 레벨로 제1 비트라인바(/BL)는 전원전압(VDD) 레벨로 증폭시키고 래치하게 된다.

여기서도 제1 연결부(250a)에 의해 제1 셀어레이(300a)에 배치된 제1 비트라 인(BL)은 접지전압을 유지하게 된다.

나머지 구간은 데이터 1을 리드하는 경우와 같은 동작을 수행하기 때문에 자세한 설명은 생략한다.

계속해서 도11에 도시된 바와 같은 본 실시예에 따른 반도체 메모리 장치의 라이트동작을 살펴보면, 데이터를 저장시키는 라이트 동작도 리드시의 동작가 같은 형태로 동작한다.

단지 데이터가 비트라인 센스앰프에 의해 감지 증폭된 데이터 신호가 제1 로컬 데이터 라인(LDB,LDBB)으로 출력되는 구간(t3)에서, 라이트명령어에 대응하여 입력된 데이터가

입출력 패드와 데이터 입출력버퍼를 거쳐 라이트드라이버에 전달되고, 라이트 드라이버에 의해 출력되는 데이터 신호는 제2 로컬 데이터라인과 제1 로컬 데이터 라인을 통해 비트라인 센스앰프(210)에 전달된다.

비트라인 센스앰프(210)는 이전에 래치된 데이터를 전달된 데이터로 교체하여 래치하고, 래치된 데이터는 이후에 재저장구간(t4)동안에 대응하는 단위셀에 저장된다. 라이트 명령어를 실행할 때에도 비트라인 센스앰프(210)는 전원전압(VDD)과 저전압(VBB)을 이용하여 감지 증폭동작을 수행하게 된다.

본 실시예에 따른 반도체 메모리 장치는 피모스트랜지스터로 구성된 I/O 스위치부를 통해 라이트용 데이터 신호를 전달하는 한편, 저전압(VBB_SA)레벨로 로우레벨의 데이터를 처리하게 함으로서, 라이트동작시의 속도를 향상시킬 수 있다.

특히 비트라인 센스앰프부의 데이터 출력부(240)가 앤모스트랜지스터로 구성되어 있기 때문에, 로우레벨의 데이터는 잘 전달받을 수 있지만, 하이레벨의 데이터 신호를 앤모스트랜지스터의 특성상 전달받는 과정에서 데이터 신호의 손실이 있을 수 있다.

본 실시예의 메모리 장치는 이러한 저전압에서의 라이트 동작특성 마진을 개선하기 위해 I/O스위치부를 피모스 위주로 구성하고, 제1 및 제2 로컬 데이터라인으로는 저전압 레벨의 신호가 지나다닐 수 있게 한 것이다.

제1 및 제2 로컬 데이터라인에 의해 전달되는 로우레벨의 데이터 신호는 비트라인 센스앰프가 이용하는 저전압(VBB_SA)와 같게하며, 최소한 그보다는 작지 않게 하게 하도록 한다.

이를 원활히 하기 위해서는 I/O 스위치부에 구비되는 피모스트랜지스터를 턴온시키는 제어신호의 인에이블 레벨인 VBB_BIS를 데이터 전달을 위한 저전압레벨인 VBB_SA 보다 더 낮게 한다.

이상에서 살펴본 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 프리차지 구간에선 비트라인을 플로팅시키며, 비트라인 센스앰프(210)는 두 비트라인(BL,/BL)의 전압을 감지하여 증폭하는데, 전원전압(VDD)과 저전압(VBB)을 이용하게 된다.

본 실시예에 따른 반도체 메모리 장치에 따른 효과는 다음과 같다.

첫번째로, 프리차지 구간동안 비트라인에 프리차지용 전압을 공급하지 않고,플로팅시킴으로서, 프리차지시의 소비전력이 거의 없게 된다. 이전에는 프리차지 구간동안에 접지전압 또는 1/2 전원전압 또는 전원전압을 공급하여 일정한 전력이 소모되었다. 그러나, 본 발명은 프리차지 시에 추가적으로 사용되는 전력이 없기 때문에 소모되는 전력을 크게 줄일 수 있다.

두번째로 단위셀의 워드라인과 비트라인간에 단락이 되어 발생하게 되는 블리드 전류를 방지할 수 있다. 전술한 바와 같이 블리드 전류는 결함이 발생한 워드라인을 예비워드라인으로 대체하여도 계속해서 발생하기 때문에 불필요한 전류를 계속해서 소비시키게 된다.

그러나, 본 실시예에 의한 반도체 메모리 장치는 비트라인의 프리차지 전압이 따로 없고 플로팅 상태이기 때문에, 결국은 비트라인의 전압은 접지전압레벨이 되고, 그로 인해 워드라인과 비트라인간에는 전압차이가 발생하지 않아서 블리드 전류가 발생되지 않는 것이다.

이 때 프리차지 구간의 초기에는 비트라인의 전압이 일정한 레벨이기 때문에 약간의 블리드 전류가 생길 수 있으나, 블리드 전류가 계속해서 발생하는 것이 아니고, 플로팅된 비트라인의 전압이 접지전압이 되면 없어지게 된다.

세번째로 센스앰프의 동작시에 전원전압(VDD)과 접지전압(GND)보다 낮은 저전압(VBB)을 이용하여 감지증폭 동작을 수행하기 때문에, 전원전압의 레벨이 낮은 경우에도 고속으로 센스앰프가 비트라인에 인가되는 데이터신호를 감지하여 증폭할 수 있다.

또한 반도체 메모리 장치의 구동전압이 줄어들게 되면서, 전원전압(VDD)의 레벨과 저전압(VBB)의 레벨의 절대값이 같아질수도 있다. 이럴경우에는 1/2 VDD는 접지전압이 되는 것이다.

따라서 비트라인 센스앰프가 비트라인에 인가된 데이터신호를 감지하여 하이데이터는 전원전압(VDD)레벨로 증폭하고, 로우 데이터는 저전압(VBB)레벨로 증폭하며, 이후에 프리차지구간에 두 비트라인의 전압을 같게 유지하면 자연스럽게 접지전압(VSS) 레벨이 유지된다.

네번째로, 하이레벨의 데이터를 전원전압으로 이용하고, 로우레벨의 데이터신호를 저전압을 이용하기 때문에 전원전압이 매우 작아지는 경우에도 리드 동작과 라이트 동작시의 속도를 모두 고속으로 할 수 있다.

다섯번째로 종래에 전원전압 또는 1/2 전원전압으로 프리차지되어 있음으로 해서, 데이터 라인에서 비트라인으로 유입되는 전류에 의해 로우레벨(접지레벨)로 증폭된 비트라인의 전압레벨이 일시적으로 증가되던 것을, 본 발명의 비트라인 센스앰프는 비트라인을 음의 저전압으로 증폭시키기 때문에, 데이터 라인에서 유입되는 전류가 로우레벨(음의 저전압)에 의해 서로 상쇄되어 로우레벨로 증폭된 비트라인의 전압 레벨이 접지전압이상으로 상승되지 않아 데이터의 재저장 구간을 길게 하지 않아도 되어 사이클 타임을 줄일 수 있다.

여섯번째로 본 실시예에 따른 반도체 메모리 장치는 고전압을 사용을 최대한 배제하고 저전압을 이용하여 반도체 메모리 장치를 구동시킴으로서, 고전압을 생성하기 위해 소모되던 많은 파워를 소모하지 않아도 된다. 저전압을 생성하는 것은 고전압보다 그 절대값이 작고, 또 생성된 저전압의 특성이 고전압보다 더 좋기 때문이다.

일섯번째로 비트라인 센스앰프가 비트라인쌍의 데이터를 감지 및 증폭하는 동안 비트라인 센스앰프와 연결되지 않는 쪽의 비트라인쌍을 1/2VDD 프리차지전압으로 유지시킴으로서, 연결부를 구성하는 모스트랜지스터의 서브전류의 흐름을 방지하여 데이터 센싱시 누설전류를 줄일 수 있다.

따라서 본 실시예에 따른 반도체 메모리 장치는 저전압으로 동작하면서도 데이터의 억세스 속도는 고속을 유지할 수 있게 될 수 있다.

도13은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 비트라인 센스앰프부를 나타내는 회로도이다.

도13을 참조하여 살펴보면, 제2 실시예에 따른 반도체 메모리 장치는 전체적으로 앞에서 설명한 제1 실시예에 따른 메모리 장치와 같고, 비트라인 센스앰프부의 출력부(240a)만 피모스트랜지스터로 구성한 것이다.

이렇게 함으로서, 피모스트랜지스터의 특성상 비트라인 센스앰프부에서 제1 로컬 데이터라인으로 하이레벨의 데이터 신호의 전달이 보다 쉽게 되었다.

전원전압이 계속 낮아지게 되면, 하이레벨을 나타내는 데이터 신호의 전압이 낮아져 이전보다 고속으로 전달하기가 매우 힘들어지기 때문에다.

제2 실시예에서는 비트라인 센스앰프부의 출력부를 피모스트랜지스터로 구성하여 이를 극복하였으며, 피모스트랜지스터의 단점이 로우레벨의 신호를 전달할 때에 신호의 손실이 있는 부분은 전달되는 로우레벨의 신호를 저전압 레벨로 전달시켜 보완하였다.

도14는 도13에 도시된 반도체 메모리 장치의 리드 동작에 따른 타이밍도이며, 도15은 도13에 도시된 반도체 메모리 장치의 라이트 동작에 따른 타이밍도이다.

도14와 도15에 각각 도시된 리드동작과 라이트 동작은 앞에서 설명한 경우와 같으며, 단지 비트라인 센스앰프의 출력부(240a)가 피모스트랜지스터로 구성되어 있기 때문에 활성화시키기 위해서는 로우레벨의 신호를 인가하여야 하는데, 이 때 인가하는 신호의 레벨은 저전압레벨(VBB_SA)이 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예를 들어 비트라인의 프리차지 전압을 1/2VDD로 고정시키는 통상적인 경우에 본 발명을 적용할 수 있는데, 이 경우에는 전술한 레퍼런스 셀블럭은 필요없게 된다.

본 발명에 의해 저전압(예를 들어 1.0V이하)에서 구동하면서도, 동작속도의 저하가 없는 반도체 메모리 장치를 쉽게 구현할 수 있게 되었다. 특히, 하이레벨의 데이터를 전원전압으로 이용하고, 로우레벨의 데이터신호를 저전압을 이용하기 때문에 전원전압이 매우 작아지는 경우에도 리드 동작과 라이트 동작시의 속도를 모 두 고속으로 할 수 있다.

특히 본 발명의 반도체 메모리 장치는 비트라인 센스앰프가 연결된 셀어레이의 단위셀 데이터를 감지 증폭하는 동작중에 비트라인 센스앰프의 타측에 배치된 셀어레이의 단위셀에 연결된 비트라인을 프리차지 전압으로 유지하게 된다. 따라서 프리차지 구간동안에 플로팅시키는 비트라인의 전압을 원하는 레벨의 프리차지 전압을 유지시킬 수 있어, 보다 신뢰성 있는 동작을 기대할 수 있다.

또한, 프리차지 구간동안 모든 비트라인을 플로팅시키기 때문에, 프리차지 구간동안 별도의 프리차지 전압을 공급하지 않아도 되어, 프리차지시에 소비되는 전력을 크게 줄일 수 있다.

또한, 본 발명의 반도체 메모리 장치의 비트라인을 프리차지시키는 전압을 플로팅으로 하고 있기 때문에, 워드라인과 비트라인사이에 단락이 되더라도, 워드라인과 비트라인에 인가되는 전압차이로 인해 발생하는 블리드 전류가 거의 생기지 않는다. 따라서 블리드 전류로 인해 낭비되는 전력소모는 없게 된다.

또한, 종래에 데이터 라인이 전원전압 또는 1/2 전원전압으로 프리차지되어 있음으로 해서, 데이터 라인에서 비트라인으로 유입되는 전류에 의해 로우레벨(접지레벨)로 증폭된 비트라인의 전압레벨이 일시적으로 증가되던 것을, 본 발명의 비트라인 센스앰프는 비트라인을 음의 저전압으로 증폭시키기 때문에, 데이터 라인에서 유입되는 전류가 로우레벨(음의 저전압)에 의해 서로 상쇄되어 로우레벨로 증폭된 비트라인의 전압 레벨이 접지전압이상으로 상승되지 않아 데이터의 재저장 구간을 길게 하지 않아도 되어 사이클 타임을 줄일 수 있다.

Claims

전원전압과 접지전압을 인가받아 동작하는 반도체 메모리 장치에 있어서,

데이터에 대응하여 한 쌍의 라인에 배타적으로 인가되는 신호를 감지하여, 상대적으로 높은 신호를 상기 전원전압 레벨로 증폭하고, 상대적으로 낮은 신호를 상기 접지전압 레벨보다 더 낮은 저전압으로 증폭하는 비트라인 센스앰프;

상기 비트라인 센스앰프에 의해 증폭된 신호를 이용하여 글로벌 데이터라인에 리드용 데이터로 전달하기 위한 리드앰프부; 및

상기 글로벌 데이터 라인을 통해 전달된 라이트용 데이터에 대응하여 상기 전원전압 레벨과 상기 저전압 레벨을 가지는 두 신호를 상기 비트라인 센스앰프로 제공하기 위한 라이트 드라이버

를 구비하는 반도체 메모리 장치.
제 1 항에 있어서,

비트라인 센스앰프에서 전달되는 신호를 상기 리드앰프부로 전달하고, 상기 라이트 드라이버에서 전달되는 신호를 상기 비트라인 센스앰프로 전달하기 위한 I/O 스위치부;

상기 비트라인 센스앰프와 상기 I/O 스위치부의 사이에 배치된 제1 로컬 데이터라인; 및

상기 I/O 스위치부와 상기 라이트 드라이버 및 리드 앰프부 사이에 배치된 제2 로컬 데이터라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 I/O 스위치부는

데이터전달용 제어신호에 응답하여, 상기 라이트 드라이버에 전달되는 제1 신호를 상기 비트라인 센스앰프의 제1 입력신호로 전달하기 위한 제1 피모스트랜지스터;

상기 데이터전달용 제어신호에 응답하여, 상기 라이트 드라이버에 전달되는 제2 신호를 상기 비트라인 센스앰프의 제1 입력신호로 전달하기 위한 제2 피모스트랜지스터;

프리차지 구간시 활성화되는 프리차지 제어신호에 응답하여, 상기 제1 및 제2 피모스트랜지스터의 일측단에 각각 접속된 상기 제1 로컬 데이터라인의 두 라인 전압레벨을 같게 유지시켜 주기 위한 제3 피모스트랜지스터; 및

상기 프리차지 제어신호에 응답하여 상기 제3 및 제4 피모스트랜지스터의 타측단에 각각 접속된 상기 제2 로컬 데이터라인의 두 라인 전압레벨을 같게 유지시켜 주기 위한 제4 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

제1 비트라인 또는 제1 비트라인바를 통해 데이터를 상기 비트라인 센스앰프로 제공하기 위한 제1 셀어레이; 및

상기 제1 셀어레이와, 상기 비트라인 센스앰프를 선택적으로 연결하기 위한 제1 연결부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 4 항에 있어서,

프리차지 동작시에 상기 제1 셀어레이에 구비된 제1 비트라인과 제1 비트라인바의 전압레벨을 등가화시키기 위한 제1 프리차지부; 및

데이터 신호가 상기 제1 비트라인에 인가될 때에 기준신호를 상기 제1 비트라인바에 인가하거나, 데이터 신호가 상기 제1 비트라인바에 인가될 때에 상기 기준신호를 상기 제1 비트라인에 인가하기 위한 제1 레퍼런스셀 블럭를 더 구비하며,

프리차지 동작시에는 상기 제1 비트라인쌍에는 프리차지 전압을 별도로 인가하지 않아 플로팅시키는 것을 특징으로 하는 반도체 메모리 장치.
제 5 항에 있어서,

상기 제1 프리차지부는

프리차지 구간에 상기 제1 비트라인과 상기 제1 비트라인바를 연결하기 위한 프리차지용 제1 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 5 항에 있어서,

상기 제1 레퍼런스셀 블럭은

일측으로 기준신호용 전원공급단이 접속된 제1 레퍼런스용 캐패시터;

데이터 신호가 상기 제1 비트라인바에 인가될 때에, 상기 레퍼런스용 캐패시터의 타측을 상기 제1 비트라인에 연결하기 위한 레퍼런스용 제1 스위치; 및

데이터 신호가 상기 제1 비트라인에 인가될 때에, 상기 레퍼런스용 캐패시터의 타측을 상기 제1 비트라인바와 연결하기 위한 레퍼런스용 제2 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 7 항에 있어서,

상기 제1 연결부는

연결제어신호를 입력받아 상기 제1 비트라인과 상기 비트라인 센스앰프를 연결하기 위한 연결용 제1 피모스트랜지스터; 및

상기 연결제어신호를 입력받아 상기 제1 비트라인바와 상기 비트라인 센스앰 프를 연결하기 위한 연결용 제2 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 4 항에 있어서,

상기 제1 셀어레이와 상기 제1 연결부 사이의 제1 비트라인과 제1 비트라인바의 전압레벨중 낮은 레벨의 라인 전압을 접지전압 레벨로 증폭 및 유지시키기 위한 제1 보조 비트라인 센스앰프를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 9 항에 있어서,

제2 비트라인 또는 제2 비트라인바를 통해 데이터를 상기 비트라인 센스앰프로 제공하기 위한 제2 셀어레이; 및

상기 제2 셀어레이와, 상기 비트라인 센스앰프를 선택적으로 연결하기 위한 제2 연결부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 10 항에 있어서,

프리차지 동작시에 상기 제2 셀어레이에 구비된 제1 비트라인과 제1 비트라 인바의 전압레벨을 등가화시키기 위한 제2 프리차지부; 및

데이터 신호가 상기 제2 비트라인에 인가될 때에 기준신호를 상기 제2 비트라인바에 인가하거나, 데이터 신호가 상기 제2 비트라인바에 인가될 때에 상기 기준신호를 상기 제2 비트라인에 인가하기 위한 제2 레퍼런스셀 블럭를 더 구비하며,

프리차지 동작시에는 상기 제2 비트라인쌍에는 프리차지 전압을 별도로 인가하지 않아 플로팅시키는 것을 특징으로 하는 반도체 메모리 장치.
제 11 항에 있어서,

상기 제2 프리차지부는

프리차지 구간에 상기 제2 비트라인과 상기 제2 비트라인바를 연결하기 위한 프리차지용 제2 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 12 항에 있어서,

상기 제2 레퍼런스셀 블럭은

일측으로 기준신호용 전원공급단이 접속된 제2 레퍼런스용 캐패시터;

데이터 신호가 상기 제1 비트라인바에 인가될 때에, 상기 레퍼런스용 캐패시터의 타측을 상기 제1 비트라인에 연결하기 위한 레퍼런스용 제3 스위치; 및

데이터 신호가 상기 제1 비트라인에 인가될 때에, 상기 레퍼런스용 캐패시터의 타측을 상기 제1 비트라인바와 연결하기 위한 레퍼런스용 제4 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 13 항에 있어서,

상기 제2 연결부는

연결제어신호를 입력받아 상기 제1 비트라인과 상기 비트라인 센스앰프를 연결하기 위한 연결용 제3 피모스트랜지스터; 및

상기 연결제어신호를 입력받아 상기 제2 비트라인바와 상기 비트라인 센스앰프를 연결하기 위한 연결용 제4 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 14 항에 있어서,

상기 제2 셀어레이와 상기 제2 연결부 사이의 제2 비트라인과 제2 비트라인바의 전압레벨중 낮은 레벨의 라인 전압을 접지전압 레벨로 증폭 및 유지시키기 위한 제2 보조 비트라인 센스앰프를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 15 항에 있어서,

상기 비트라인 센스앰프는

게이트는 상기 제1 연결부에 의해 연결된 상기 제1 비트라인바 및 상기 제2 연결부에 의해 연결된 상기 제2 비트라인바에 접속되며, 상기 전원전압을 일측으로 인가받고, 타측으로는 상기 제1 연결부에 의해 연결된 상기 제1 비트라인 및 제2 연결부에 의해 연결된 제2 비트라인과 접속된 센스앰프용 제1 피모스트랜지스터;

게이트는 상기 제1 연결부에 의해 연결된 상기 제1 비트라인 및 상기 제2 연결부에 의해 연결된 상기 제2 비트라인에 접속되며, 상기 전원전압을 일측으로 인가받고, 타측으로는 상기 제1 연결부에 의해 연결된 상기 제1 비트라인바 및 제2 연결부에 의해 연결된 제2 비트라인바와 접속된 센스앰프용 제2 피모스트랜지스터;

게이트는 상기 제1 연결부에 의해 연결된 상기 제1 비트라인바 및 상기 제2 연결부에 의해 연결된 제2 비트라인바에 접속되며, 상기 제1 저전압을 일측으로 인가받고, 타측으로는 상기 제1 연결부에 의해 연결된 상기 제1 비트라인 및 제2 연결부에 의해 연결된 제2 비트라인과 접속된 센스앰프용 제1 앤모스트랜지스터; 및

게이트는 상기 제1 연결부에 의해 연결된 상기 제1 비트라인 및 상기 제2 연결부에 의해 연결된 제2 비트라인에 접속되며, 상기 제1 저전압을 일측으로 인가받고, 타측으로는 상기 제1 연결부에 의해 연결된 상기 제1 비트라인바 및 제2 연결부에 의해 연결된 제2 비트라인바와 접속된 센스앰프용 제2 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 비트라인 센스앰프와 상기 제1 로컬 데이터라인을 선택적으로 연결하기 위한 데이터입출력부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 17 항에 있어서,

상기 데이터입출력부는

게이트로 입출력제어신호를 입력받으며, 일측은 상기 비트라인 센스앰프용 제1 피모스트랜지스터 및 제1 앤모스트랜지스터의 공통 타측단에 접속되며 타측은 제1 데이터라인에 접속되는 제1 입출력용 피모스트랜지스터; 및

게이트로 입출력제어신호를 입력받으며, 일측은 상기 비트라인 센스앰프용 제2 피모스트랜지스터 및 제2 앤모스트랜지스터의 공통 타측단에 접속되며 타측은 상기 제2 데이터라인에 접속되는 제2 입출력용 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
전원전압과 접지전압을 인가받아 동작하는 반도체 메모리 장치의 구동방법에 있어서,

저장된 데이터에 대응하여 비트라인과 비트라인바에 신호를 인가하는 단계;

상기 비트라인쌍에 인가된 신호중 낮은 레벨의 신호를 상기 접지전압보다 낮은 저전압으로 증폭하고, 높은 레벨의 신호를 상기 전원전압으로 증폭하여 래치하는 단계;

제1 및 제2 데이터라인을 통해 상기 저전압 레벨 및 상기 전원전압 레벨을 가지는 두 신호를 전달하는 단계; 및

상기 제1 및 제2 데이터라인에 전달된 두 신호에 대응하는 데이터를 외부로 출력하는 단계

를 포함하는 특징으로 하는 반도체 메모리 장치의 구동방법.
전원전압과 접지전압을 인가받아 동작하는 반도체 메모리 장치의 구동방법에 있어서,

저장된 데이터에 대응하여 비트라인과 비트라인바에 신호를 인가하는 단계;

상기 비트라인쌍에 인가된 신호중 낮은 레벨의 신호를 상기 접지전압보다 낮은 저전압으로 증폭하고, 높은 레벨의 신호를 상기 전원전압으로 증폭하여 래치하는 단계;

라이트명령에 대응하는 데이터를 인가받는 단계;

상기 데이터에 대응하는, 상기 접지전압 보다 낮은 저전압 레벨과 상기 전원전압 레벨을 가지는 두 신호를 제1 및 제2 데이터라인에 인가하는 단계;

상기 래치된 신호를 상기 제1 및 제2 데이터라인에 의해 전달된 두 신호로 덮어쓰는 단계; 및

상기 덮어쓰여진 두 신호에 대응하는 데이터를 저장하는 단계

를 포함하는 반도체 메모리 장치의 구동방법.