JP2005051044A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】 複数のワード線と複数のビット線に対応して設けられ、キャパシタを有する複数のメモリセルからなるメモリアレイにおける一対のビット線のうちの一方のビット線に読み出されたメモリセルの記憶情報を他方のビット線に接続されたダミーセルにより形成された参照電圧によりセンスアンプによりセンスし、プリチャージ回路により動作電圧に対応したハイレベル又はロウレベルのプリチャージ電圧を上記ビット線に供給するとともに、上記メモリセルと同じ構造からなるダミーセルを上記メモリアレイの外側に設けられたダミーセル用ワード線とビット線の交点に設け、そのキャパシタに上記中間電圧をプリチャージするMOSFETを設け、ゲートを上記ダミーセル用ワード線と平行に延長されるダミーセル充電用ワード線に接続する。
【選択図】 図4
Description
Claims (10)
- 複数のワード線と複数のビット線に対応して設けられ、スタック型キャパシタを有する複数のメモリセルからなるメモリアレイと、
一対のビット線に対応して設けられ、一方のビット線に読み出されたメモリセルの記憶情報を他方のビット線に接続されたダミーセルにより形成された参照電圧によりセンスして増幅するセンスアンプと、
上記センスアンプの動作電圧に対応したハイレベル又はロウレベルのプリチャージ電圧を上記ビット線に供給するプリチャージ回路とを備え、
上記ダミーセルは、上記メモリセルと同じ構造からなり、上記メモリアレイの外側に設けられたダミーセル用ワード線とビット線の交点に設けられ、
上記ダミーセルを構成するスタック型キャパシタの蓄積ノードには、上記ハイレベルとロウレベルの中間電圧をプリチャージするMOSFETが設けられ、かかるMOSFETのゲートは、上記ダミーセル用ワード線と平行に延長されるダミーセル充電用ワード線に接続されてなるメモリ回路を備えてなることを特徴とする半導体集積回路装置。 - 請求項1において、
上記ダミーセル用ワード線と上記ダミーセル充電用ワード線は、上記メモリアレイにおけるワード線と連続して、かつ、相互に同じ繰り返し配線ピッチで形成されるものであることを特徴とする半導体集積回路装置。 - 請求項2において、
上記ダミーセル用ワード線及びダミーセル充電用ワード線の外側に上記中間電圧が与えられた拡散層が設けられ、上記MOSFETの一方のソース、ドレインが上記拡散層まで延長されて形成されることを特徴とする半導体集積回路装置。 - 請求項3において、
上記拡散層は、メモリアレイのガードリングと併用されるものであることを特徴とする半導体集積回路装置。 - 請求項4において、
上記ダミーセル用ワード線とダミーセル充電用ワード線は、メモリアレイのワード線を選択するワードドライバと同じ回路構成とされた選択回路により駆動されることを特徴とする半導体集積回路装置。 - 請求項5において、
ダミーセル充電用ワード線は、上記ビット線に設けられたプリチャージ回路のプリチャージ期間内である特定のダミーセル充電期間だけ選択レベルにされて上記MOSFETをオン状態とし、それ以外の期間は非選択レベルにされてなることを特徴とする半導体集積回路装置。 - 請求項6において、
上記ダミーセル充電用ワード線を駆動する選択回路のMOSFETは、ワードドライバを構成するMOSFETに比べてチャネル長が長く形成されるものであることを特徴とする半導体集積回路装置。 - 請求項4において、
ダミーセル充電用と併用されたメモリアレイのガードリング部は、拡散層からの引き出し部のみシリサイド化されてなることを特徴とする半導体集積回路装置。 - 請求項3において、
上記メモリアレイは、上記一対のビット線が平行に延長される2交点方式とされ、 メモリアレイのビット線方向の一端側に一方のビット線に対応した上記ダミーセル及びダミーセル用ワード線とダミーセル充電用ワード線が配置され、
メモリアレイのビット線方向の他端側に他方のビット線に対応した上記ダミーセル及びダミーセル用ワード線とダミーセル充電用ワード線が配置され、
上記MOSFETの一方のソース、ドレインの伸ばした拡散層の間になる拡散層はレイアウトせず、その拡散層に接続するためのプラグは残し、コンタクト部はレイアウトしないようにすることを特徴とする半導体集積回路装置。 - 請求項3において、
上記メモリアレイは、上記一対のビット線がセンスアンプの両側に延長される1交点方式とされ、
センスアンプに隣接して上記ダミーセル及びダミーセル用ワード線とダミーセル充電用ワード線が配置されてなることを特徴とする半導体集積回路装置。
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