WO2014030604A1 - 半導体装置 - Google Patents

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浩二 谷口
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ピーエスフォー ルクスコ エスエイアールエル
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    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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    • H—ELECTRICITY
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate

Definitions

  • the present invention is based on the priority claim of Japanese patent application: Japanese Patent Application No. 2012-181799 (filed on August 20, 2012), the entire contents of which are incorporated herein by reference. Shall.
  • the present invention relates to a semiconductor device.
  • the present invention relates to a semiconductor device provided with a buried word line.
  • a buried gate type transistor in which a gate electrode is buried in the surface layer of a semiconductor substrate may be employed as a selection transistor constituting a memory cell.
  • the gate electrode of this buried gate type transistor is arranged as a word line used for selecting a memory cell.
  • dummy word lines may be wired in addition to the word lines that actually control the memory cells. By wiring dummy word lines at regular intervals, the wiring density of the word lines is made constant.
  • a guard ring for protecting the memory cell array from external noise may be provided around the memory cell array.
  • Patent Document 1 discloses a technique in which a guard ring is three-dimensionally provided in order to block noise propagating to a circuit on a semiconductor substrate.
  • Patent Document 2 discloses a power MOSFET in which a withstand voltage is improved by providing a plurality of guard ring regions.
  • Patent Document 3 discloses a fuse device including a guard ring.
  • JP 2008-235296 A Japanese Patent Laid-Open No. 08-306911 JP-A-11-017018
  • dummy word lines may be wired in the memory cell array.
  • the dummy word line need not be simply wired inside the memory cell array, but is preferably fixed at a constant potential in terms of circuit stability and noise resistance.
  • the inventors examined the layout when wiring dummy word lines to the memory cell array, and bundled dummy word lines in the polymetal wiring layer in the boundary region between the memory cell array and the sub word driver adjacent to the memory cell array. Was devised.
  • FIG. 2 is a diagram showing an example of the layout of the semiconductor device.
  • FIG. 2 shows an example of wiring that bundles the dummy word lines in the dummy word line connection region 12 that is a boundary region between the memory cell array 10 and the sub word driver 11.
  • a memory cell array 10 shown in FIG. 2 includes a memory cell region 13 composed of a plurality of memory cells.
  • the memory cell region 13 and the sub word driver 11 are connected via a plurality of embedded word lines 14.
  • the buried word line 14 the gate electrode of the buried transistor
  • the metal wiring 15 are connected via the contact 16.
  • the dummy word line 17 is connected to the polymetal wiring layer 18 through the metal wiring 15a and the contacts 16a and 16b.
  • the dummy word lines 17 are wired every five embedded word lines 14.
  • the dummy word lines 17 are bundled at the boundary region between the memory cell array 10 and the sub word driver 11, it is necessary to provide a dummy word line connection region 12 that was not originally necessary. As a result, the boundary region between the memory cell array 10 and the sub word driver 11 is enlarged, which is against the desire to reduce the chip size of the semiconductor device. Therefore, a semiconductor device that reduces the chip size while fixing the potential of the dummy word line is desired.
  • a plurality of memory cells a plurality of word lines for controlling the storage operation of the plurality of memory cells, and a plurality of dummy word lines that do not contribute to the storage operation of the plurality of memory cells
  • a guard ring surrounding the memory cell array, wherein the plurality of dummy word lines are electrically fixed to the guard ring.
  • a semiconductor device that reduces the chip size while fixing the potential of the dummy word line.
  • FIG. 1 is a diagram illustrating an example of an overall configuration of a semiconductor device 1 according to a first embodiment.
  • FIG. 4 is a diagram illustrating an example of a layout of a memory cell array region 31 illustrated in FIG. 3. It is an enlarged view of the area
  • FIG. 6 is an enlarged view of a region surrounded by a dotted line in FIG. 5.
  • the semiconductor device shown in FIG. 1 is provided as an example. 1 includes a plurality of memory cells, a plurality of word lines that control storage operations of the plurality of memory cells, and a plurality of dummy word lines that do not contribute to the storage operations of the plurality of memory cells.
  • a cell array 100 and a guard ring 200 surrounding the memory cell array 100 are provided, and the plurality of dummy word lines are electrically fixed to the guard ring 200.
  • the potential of the dummy word line is set to the same potential as the guard ring 200.
  • the wiring for supplying the potential of the dummy word line is not required at the boundary portion between the memory cell array 100 and the sub word driver (not shown in FIG. 1), and the area of the boundary portion is reduced. Contributes to size reduction.
  • the guard ring 200 surrounding the memory cell array 100 is a state in which the guard ring 200 includes the memory cell array 100 (a state shown in FIG. 1) or a state in which a part of the memory cell array 100 is in contact with the outside of the guard ring 200. (A state in which a part of the guard ring 200 is missing).
  • the plurality of word lines and the plurality of dummy word lines are arranged as gate electrodes of a buried gate type transistor formed on a semiconductor substrate.
  • the guard ring is formed of a diffusion layer surrounding the memory cell array.
  • the guard ring is preferably a wiring guard ring that surrounds the periphery of the memory cell array with metal wiring.
  • FIG. 3 is a diagram illustrating an example of the overall configuration of the semiconductor device 1 according to the present embodiment.
  • the semiconductor device 1 includes a command terminal (/ RAS, / CAS, / WE), a reset terminal (/ RST), an address terminal ADD, a power supply terminal (VDD, VSS), and a clock terminal (CK, / CK). And terminals such as a data terminal DQ.
  • the semiconductor device 1 shown in FIG. 3 includes an internal power generation circuit 21, a clock input circuit 22, a DLL circuit 23, a command input circuit 24, a command decode circuit 25, an address input circuit 26, and an address latch circuit 27. , A FIFO circuit 28, an input / output buffer 29, and an array region 30.
  • the internal power generation circuit 21 generates a voltage used inside the semiconductor device 1.
  • the clock input circuit 22 receives a differential clock (CK, / CK) and outputs a single-phase clock CLKIN.
  • the DLL circuit 23 generates the internal clock LCLK by delaying the single-phase clock CLKIN.
  • a command for the semiconductor device 1 is received by the command input circuit 24 via a command terminal. Specifically, a command composed of a row address strobe signal / RAS, a column address strobe signal / CAS, a write enable signal / WE, and the like is input. A command constituted by these signals is decoded by the command decoding circuit 25, and the decoding result is output to the array area 30.
  • the address signal issued from the outside is received by the address input circuit 26 and latched by the address latch circuit 27.
  • the address signal is supplied to the column decoder 32 and the row decoder 33 in the array region 30.
  • the array region 30 includes a memory cell array region 31, a column decoder 32, and a row decoder 33.
  • the memory cell array region 31 includes a plurality of memory cell arrays arranged in a matrix.
  • the column decoder 32 decodes a column address in the address signal and selects a bit line of a memory cell to be accessed.
  • the row decoder 33 decodes a row address in the address signal and selects a word line.
  • the read data read from the selected memory cell is output from the data terminal DQ via the FIFO circuit 28 and the input / output buffer 29.
  • the write data input to the data terminal DQ is written to the selected memory cell via the input / output buffer 29 and the FIFO circuit 28.
  • the memory cell array region 31 includes a plurality of memory cell arrays and sub word drivers corresponding to the memory cell arrays.
  • FIG. 4 is a diagram showing an example of the layout of the memory cell array region 31.
  • a memory cell array is a collection of a plurality of memory cells in a predetermined number, and a sub word driver is connected to each memory cell array.
  • FIG. 5 is an enlarged view of a region surrounded by a dotted line in FIG.
  • the memory cell array 40 includes a plurality of embedded word lines (embedded subword lines). Each embedded word line is connected to sub word drivers 41 and 42 adjacent to the memory cell array 40. Further, dummy word lines are wired to the memory cell array 40 at regular intervals. In FIG. 5, dummy word lines are wired at a ratio of one dummy word line to five embedded word lines.
  • the memory cell array 40 also includes a plurality of bit lines, which are not shown in FIG.
  • the memory cell array 40 is surrounded by a guard ring 43.
  • FIG. 6 is an enlarged view of a region surrounded by a dotted line in FIG.
  • the embedded word line 44 shown in FIG. 6 is connected to the metal wiring 46 through the contact 45.
  • the dummy word line 47 is connected to the guard ring 43 via the contact 48.
  • FIG. 7 is a diagram showing an example of the AA cross section of FIG.
  • a P well 51 is formed on the surface of a semiconductor substrate 50, and an N ⁇ diffusion layer 52 is further laminated.
  • the P well 51 and the N ⁇ diffusion layer 52 constitute a guard ring 43 (diffusion layer guard ring).
  • the guard ring 43 is partitioned by STI (shallow trench isolation) 53.
  • transistor gate electrodes are arranged as buried word lines 44 in the P well 51 and the STI 53.
  • the buried word line 44 is connected to the metal wiring 46 through the contact 45.
  • FIG. 8 is a diagram showing an example of the BB cross section of FIG.
  • the dummy word line 47 is connected to the P well 51 of the guard ring 43 through a contact 48.
  • the potential of the dummy word line 47 connected to the P well 51 is fixed to the potential of the P well 51.
  • the potential of the dummy word line can be fixed by connecting the dummy word line to the guard ring 43 (diffusion layer guard ring) disposed around the memory cell array via the contact 48. .
  • FIG. 9 is a diagram showing an example of the AA cross section of FIG.
  • FIG. 10 is a diagram showing an example of a BB cross section of FIG. 9 and 10, the same components as those in FIGS. 7 and 8 are denoted by the same reference numerals, and the description thereof is omitted.
  • the dummy word line 47 is connected to the guard ring 43 (wiring guard ring) via the contact 48.
  • the potential of the line 47 can be fixed.
  • the embedded word line 44 is connected to the metal wiring 46 through the contact 45 as in FIG.
  • the chip size of the semiconductor device 2 can be reduced by reducing the area of the boundary region between the memory cell array and the sub word driver.

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Abstract

　ダミーワード線の電位を固定しつつ、チップサイズを縮小する半導体装置を提供する。半導体装置は、複数のメモリセルと、複数のメモリセルの記憶動作を制御する複数のワード線と、複数のメモリセルの記憶動作に寄与しない複数のダミーワード線と、を含むメモリセルアレイと、メモリセルアレイを取り囲むガードリングと、を備えており、複数のダミーワード線は、ガードリングに電気的に固定されている。

Description

半導体装置
　（関連出願についての記載）
　本発明は、日本国特許出願：特願２０１２－１８１７９９号（２０１２年８月２０日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、半導体装置に関する。特に、埋め込みワード線を備える半導体装置に関する。
　ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を初めとした半導体装置には、チップサイズ縮小に対する要望が恒常的に存在する。チップサイズの縮小のため、メモリセルを構成する選択用トランジスタとして、半導体基板の表層にゲート電極を埋め込んだ埋め込みゲート型トランジスタが採用されることがある。この埋め込みゲート型トランジスタのゲート電極が、メモリセルの選択に使用されるワード線として配設されている。
　また、メモリセルアレイ内のプロセス条件を確保するために、実際にメモリセルを制御するワード線に加えて、ダミーワード線を配線することがある。一定間隔で、ダミーワード線を配線することで、ワード線の配線密度を一定にする。
　さらに、メモリセルアレイを外来ノイズから保護するためのガードリングを、メモリセルアレイの周囲に設けることもある。
　ここで、特許文献１において、半導体基板上の回路に伝搬するノイズを遮断するため、ガードリングを立体的に設ける技術が開示されている。また、特許文献２において、複数のガードリング領域を設けることで、耐圧を向上させたパワーＭＯＳＦＥＴが開示されている。さらに、特許文献３において、ガードリングを備えるフューズ装置が開示されている。
特開２００８－２３５２９６号公報 特開平０８－３０６９１１号公報 特開平１１－０１７０１８号公報
　なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
　上述のように、メモリセルアレイにはダミーワード線が配線される場合がある。このダミーワード線は、単にメモリセルアレイの内部に配線されていれば良いわけではなく、回路の安定性やノイズに対する耐性の面から、一定電位に固定されていることが望ましい。
　そこで、発明者らが、メモリセルアレイにダミーワード線を配線する際のレイアウトを検討したところ、メモリセルアレイとメモリセルアレイに隣接するサブワードドライバとの境界領域のポリメタル配線層で、ダミーワード線を束ねることが考案された。
　図２は、半導体装置のレイアウトの一例を示す図である。図２は、ダミーワード線をメモリセルアレイ１０とサブワードドライバ１１の境界領域であるダミーワード線接続領域１２で束ねる配線の一例を示している。図２に示すメモリセルアレイ１０には、複数のメモリセルから構成されるメモリセル領域１３が含まれている。メモリセル領域１３とサブワードドライバ１１は、複数の埋め込みワード線１４を介して接続されている。例えば、埋め込みワード線１４（埋め込み型トランジスタのゲート電極）とメタル配線１５とを、コンタクト１６を介して接続している。
　一方、ダミーワード線１７は、メタル配線１５ａ及びコンタクト１６ａ及び１６ｂを介してポリメタル配線層１８に接続されている。なお、図２では、ダミーワード線１７は５本の埋め込みワード線１４おきに配線されている。
　このように、ダミーワード線１７をメモリセルアレイ１０とサブワードドライバ１１の境界領域で束ねてしまうと、本来必要ではなかったダミーワード線接続領域１２を設ける必要がある。その結果、メモリセルアレイ１０とサブワードドライバ１１の境界領域が肥大化してしまい、半導体装置のチップサイズを縮小するという要望に反してしまう。そのため、ダミーワード線の電位を固定しつつ、チップサイズを縮小する半導体装置が、望まれる。
　本発明の第１の視点によれば、複数のメモリセルと、前記複数のメモリセルの記憶動作を制御する複数のワード線と、前記複数のメモリセルの記憶動作に寄与しない複数のダミーワード線と、を含むメモリセルアレイと、前記メモリセルアレイを取り囲むガードリングと、を備え、前記複数のダミーワード線は、前記ガードリングに電気的に固定されている半導体装置が提供される。
　本発明の第１の視点によれば、ダミーワード線の電位を固定しつつ、チップサイズを縮小する半導体装置が、提供される。
一実施形態の概要を説明するための図である。 半導体装置のレイアウトの一例を示す図である。 第１の実施形態に係る半導体装置１の全体構成の一例を示す図である。 図３に示すメモリセルアレイ領域３１のレイアウトの一例を示す図である。 図４の点線で囲まれた領域の拡大図である。 図５の点線で囲まれた領域の拡大図である。 図６のＡ－Ａ断面の一例を示す図である。 図６のＢ－Ｂ断面の一例を示す図である。 図６のＡ－Ａ断面の一例を示す図である。 図６のＢ－Ｂ断面の一例を示す図である。
　初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
　上述のように、メモセルアレイ内のダミーワード線の電位を固定する必要がある。その際、ダミーワード線をメモリセルアレイとサブワードドライバの境界領域で束ねてしまうと、半導体装置のチップサイズが肥大化してしまう。そのため、ダミーワード線の電位を固定しつつ、チップサイズを縮小する半導体装置が、望まれる。
　そこで、一例として図１に示す半導体装置を提供する。図１に示す半導体装置は、複数のメモリセルと、複数のメモリセルの記憶動作を制御する複数のワード線と、複数のメモリセルの記憶動作に寄与しない複数のダミーワード線と、を含むメモリセルアレイ１００と、メモリセルアレイ１００を取り囲むガードリング２００と、を備えており、複数のダミーワード線は、ガードリング２００に電気的に固定されている。
　即ち、ダミーワード線とガードリング２００を接続することで、ダミーワード線の電位をガードリング２００の電位と同電位とする。その結果、メモリセルアレイ１００とサブワードドライバ（図１において図示せず）の境界部分において、ダミーワード線の電位を供給する配線が不要となり、境界部分の面積が削減されることで、半導体装置のチップサイズ縮小に寄与する。
　なお、メモリセルアレイ１００を取り囲むガードリング２００とは、メモリセルアレイ１００をガードリング２００が包含する状態（図１に示す状態）や、メモリセルアレイ１００の一部がガードリング２００の外部と接している状態（ガードリング２００の一部が欠けている状態）を含む。
　さらに、下記の形態が可能である。
　［形態１］上記第１の視点に係る半導体装置のとおりである。
　［形態２］前記複数のワード線及び前記複数のダミーワード線は、半導体基板上に形成された埋め込みゲート型トランジスタのゲート電極として配設されていることが好ましい。
　［形態３］前記ガードリングは、前記メモリセルアレイを取り囲む拡散層により形成されていることが好ましい。
　［形態４］前記ガードリングは、前記メモリセルアレイの周囲を金属配線で取り囲む配線ガードリングであることが好ましい。
　以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
［第１の実施形態］
　第１の実施形態について、図面を用いてより詳細に説明する。
　初めに、半導体装置の概略について説明する。
　図３は、本実施形態に係る半導体装置１の全体構成の一例を示す図である。半導体装置１は、コマンド端子（／ＲＡＳ、／ＣＡＳ、／ＷＥ）と、リセット端子（／ＲＳＴ）と、アドレス端子ＡＤＤと、電源端子（ＶＤＤ、ＶＳＳ）と、クロック端子（ＣＫ、／ＣＫ）と、データ端子ＤＱ等の端子を備えている。
　図３に示す半導体装置１は、内部電源生成回路２１と、クロック入力回路２２と、ＤＬＬ回路２３と、コマンド入力回路２４と、コマンドデコード回路２５と、アドレス入力回路２６と、アドレスラッチ回路２７と、ＦＩＦＯ回路２８と、入出力バッファ２９と、アレイ領域３０から構成されている。
　内部電源生成回路２１は、半導体装置１の内部において使用する電圧を生成する。
　クロック入力回路２２は、差動クロック（ＣＫ、／ＣＫ）を受け付け、単相クロックＣＬＫＩＮを出力する。
　ＤＬＬ回路２３は、単相クロックＣＬＫＩＮを遅延させることで、内部クロックＬＣＬＫを生成する。
　半導体装置１に対するコマンドは、コマンド端子を介して、コマンド入力回路２４により受け付けられる。具体的には、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥ等で構成するコマンドが入力される。これらの信号によって構成されるコマンドは、コマンドデコード回路２５によってデコードされ、デコード結果はアレイ領域３０に出力される。
　外部から発行されたアドレス信号は、アドレス入力回路２６により受け付けられ、アドレスラッチ回路２７においてラッチされる。アドレス信号は、アレイ領域３０内のカラムデコーダ３２及びロウデコーダ３３に供給される。
　アレイ領域３０には、メモリセルアレイ領域３１と、カラムデコーダ３２と、ロウデコーダ３３と、が含まれている。メモリセルアレイ領域３１には、マトリクス状に並べられた複数のメモリセルアレイが、含まれている。カラムデコーダ３２は、アドレス信号のうち、カラムアドレスをデコードし、アクセスするメモリセルのビット線を選択する。ロウデコーダ３３は、アドレス信号のうちロウアドレスをデコードし、ワード線を選択する。
　データの読み出し動作時においては、選択されたメモリセルから読み出されたリードデータはＦＩＦＯ回路２８及び入出力バッファ２９を介して、データ端子ＤＱから出力される。データの書き込み動作時においては、データ端子ＤＱに入力されたライトデータは入出力バッファ２９及びＦＩＦＯ回路２８を介して、選択されたメモリセルに書き込まれる。
　次に、メモリセルアレイ領域３１について説明する。メモリセルアレイ領域３１には、複数のメモリセルアレイと、メモリセルアレイに対応したサブワードドライバと、が含まれている。
　図４は、メモリセルアレイ領域３１のレイアウトの一例を示す図である。複数のメモリセルを所定の個数でまとめたものが、メモリセルアレイであり、それぞれのメモリセルアレイに対応してサブワードドライバが接続されている。
　図５は、図４の点線で囲まれた領域の拡大図である。図５に示すように、メモリセルアレイ４０には、複数の埋め込みワード線（埋め込みサブワード線）が含まれている。それぞれの埋め込みワード線は、メモリセルアレイ４０に隣接するサブワードドライバ４１及び４２に接続されている。さらに、ダミーワード線が一定間隔でメモリセルアレイ４０に配線されている。図５では、５本の埋め込みワード線に対して、１本のダミーワード線という割合でダミーワード線が配線されている。なお、メモリセルアレイ４０には、複数のビット線も含まれているが、図５では記載を省略している。
　メモリセルアレイ４０は、ガードリング４３によって取り囲まれている。
　図６は、図５の点線で囲まれた領域の拡大図である。図６に示す埋め込みワード線４４は、コンタクト４５を介してメタル配線４６に接続されている。一方、ダミーワード線４７は、コンタクト４８を介してガードリング４３に接続されている。
　図７は、図６のＡ－Ａ断面の一例を示す図である。図７において、半導体基板５０の表面には、Ｐウェル５１が形成され、さらに、Ｎ－拡散層５２が積層されている。このＰウェル５１とＮ－拡散層５２によって、ガードリング４３（拡散層ガードリング）を構成する。また、ガードリング４３は、ＳＴＩ（シャロートレンチアイソレーション）５３により区画されている。さらに、Ｐウェル５１及びＳＴＩ５３にトランジスタのゲート電極が、埋め込みワード線４４として配設されている。埋め込みワード線４４は、コンタクト４５を介してメタル配線４６と接続されている。
　図８は、図６のＢ－Ｂ断面の一例を示す図である。図８では、図７とは異なり、ダミーワード線４７はコンタクト４８を介してガードリング４３のＰウェル５１に接続されている。Ｐウェル５１に接続されたダミーワード線４７の電位は、Ｐウェル５１の電位に固定されることになる。このように、ダミーワード線を、メモリセルアレイの周辺に配設されているガードリング４３（拡散層ガードリング）にコンタクト４８を介して接続することで、ダミーワード線の電位を固定することができる。
　その結果、ダミーワード線をメモリセルアレイとサブワードドライバの境界領域で束ねる際に必要であった領域が不要になる（図２におけるダミーワード線接続領域１２が不要になる）。メモリセルアレイとサブワードドライバの境界領域の面積が縮小することで、半導体装置１のチップサイズを縮小することができる。
［第２の実施形態］
　続いて、第２の実施形態について図面を参照して詳細に説明する。本実施形態に係る半導体装置２の全体構成等は、半導体装置１と相違する点はないので、半導体装置２についての図３～図６についての説明は省略する。半導体装置１と半導体装置２の相違点は、ガードリング４３を拡散層ガードリングにより実現することに代えて、メモリセルアレイの周囲を金属配線で取り囲む配線ガードリングにより実現している点である。
　図９は、図６のＡ－Ａ断面の一例を示す図である。図１０は、図６のＢ－Ｂ断面の一例を示す図である。図９及び図１０において図７及び図８と同一構成要素には、同一の符号を表し、その説明を省略する。
　図１０に示すように、ガードリング４３として配線ガードリングが用いられている場合には、ダミーワード線４７を、ガードリング４３（配線ガードリング）にコンタクト４８を介して接続することで、ダミーワード線４７の電位を固定することができる。なお、埋め込みワード線４４は、図７と同様に、コンタクト４５を介してメタル配線４６に接続されている。
　その結果、メモリセルアレイとサブワードドライバの境界領域の面積が縮小することで、半導体装置２のチップサイズを縮小することができる。
　なお、引用した上記の特許文献の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
１、２　半導体装置
１０、４０、１００　メモリセルアレイ
１１、４１、４２　サブワードドライバ
１２　ダミーワード線接続領域
１３　メモリセル領域
１４、４４　埋め込みワード線
１５、１５ａ、４６　メタル配線
１６、１６ａ、１６ｂ、４５、４８　コンタクト
１７、４７　ダミーワード線
１８　ポリメタル配線層
２１　内部電源生成回路
２２　クロック入力回路
２３　ＤＬＬ回路
２４　コマンド入力回路
２５　コマンドデコード回路
２６　アドレス入力回路
２７　アドレスラッチ回路
２８　ＦＩＦＯ回路
２９　入出力バッファ
３０　アレイ領域
３１　メモリセルアレイ領域
３２　カラムデコーダ
３３　ロウデコーダ
４３、２００　ガードリング
５０　半導体基板
５１　Ｐウェル
５２　Ｎ－拡散層
５３　ＳＴＩ

Claims (4)

  1. 　複数のメモリセルと、前記複数のメモリセルの記憶動作を制御する複数のワード線と、前記複数のメモリセルの記憶動作に寄与しない複数のダミーワード線と、を含むメモリセルアレイと、
    　前記メモリセルアレイを取り囲むガードリングと、
    　を備え、
    　前記複数のダミーワード線は、前記ガードリングに電気的に固定されている半導体装置。
  2. 　前記複数のワード線及び前記複数のダミーワード線は、半導体基板上に形成された埋め込みゲート型トランジスタのゲート電極として配設されている請求項１の半導体装置。
  3. 　前記ガードリングは、前記メモリセルアレイを取り囲む拡散層により形成されている請求項１又は２の半導体装置。
  4. 　前記ガードリングは、前記メモリセルアレイの周囲を金属配線で取り囲む配線ガードリングである請求項１又は２の半導体装置。
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