JP5245543B2 - 半導体記憶装置 - Google Patents

Description

本発明は、メモリアクセス方法及び半導体記憶装置に係り、特にデータの書き込み時と読み出し時とでワード線を異なる電位に制御するメモリアクセス方法及びそのようなメモリアクセス方法を用いた半導体記憶装置に関する。

半導体記憶装置内のメモリセルの読み出し時の安定性（以下、単に「読み出し安定性」と言う）と書き込み時の性能（以下、単に「書き込み性能」と言う）は、トレードオフの関係にある。近年、半導体記憶装置の微細化に伴い、メモリセルを構成するトランジスタの電気特性、特に閾値のばらつきが無視できない程度まで大きくなってきており、このばらつきのためにメモリセルの読み出し安定性と書き込み性能の両立が難しくなってきている。メモリセルを構成するトランジスタの閾値を高く設定することで、読み出し安定性は向上するが、書き込み性能は低下してしまう。

一般に、半導体記憶装置のワード線の電位を下げると読み出し安定性が向上するが、これとは逆に書き込み性能は低下する。従来の半導体記憶装置では、ワード線の電位をワード線の選択時に電源電圧に設定しても、読み出し安定性と書き込み性能の両立は可能であったが、半導体記憶装置の微細化に伴う上記ばらつきの増大により、近年では読み出し安定性と書き込み性能の両立は難しくなってきている。そこで、読み出し時にはワード線の電位を電源電圧より低く設定することで読み出し安定性を向上すると共に、書き込み時にはワード線の電位を読み出し時よりも高く設定することで書き込み性能の低下を防止することが提案されている。この場合、メモリセルを構成するトランジスタの閾値は、従来通りの設定であり、特に高く設定されるものではない。

図１は、従来の半導体記憶装置の第１の例を示す回路図である。図１に示す半導体記憶装置１−１は、メモリセルアレイ１１、ワード線ドライバ回路１２、コラム選択回路１３、書き込み及び読み出し回路（以下、書込／読出回路と言う）１４を有する。メモリセルアレイ１１内の各メモリセルＭＣは、ワード線ＷＬ及びビット線ＢＬ，／ＢＬに接続されている。この例では、半導体記憶装置１−１はＳＲＡＭ（Static Random Access Memory）である。メモリセルアレイ１１において、ロウ（Row）はワード線ＷＬ、コラム（Column）はビット線対ＢＬ，／ＢＬを選択することで選択される。１つのビット線ＢＬと、この１つのビット線ＢＬと対をなすビット線／ＢＬには、選択時には互いに反転関係にある信号が供給される。図１中、ＲＳＳはロウ選択信号、ＣＳＳはコラム選択信号、ＷＲＳＳは書き込み及び読み出し切替信号（以下、書込／読出切替信号と言う）、ＤＢはデータバスを示す。例えば１キロワード（Kword)のメモリセルアレイ１１であれば、｛（１２８ロウ）×（４コラム）｝×｛４バイト（＝３２ビット）｝分のメモリセルＭＣが設けられる。

図１に示す如き構成の半導体記憶装置１−１において、書き込み時と読み出し時とでワード線ＷＬの電位を変えた場合について説明する。書き込み時にワード線ＷＬの電位を読み出し時より高く設定した場合、ワード線ＷＬは選択されているがビット線対ＢＬ，／ＢＬが選択されていない状態の各コラムのメモリセルＭＣが読み出し状態と同様の状態になってしまい、この読み出し状態と同様の状態のメモリセルＭＣが保持するデータが破壊される可能性がある。

一方、半導体記憶装置１−１の構成によっては、同一のワード線ＷＬに接続されるバイト毎に書き込みと読み出しが行われる。このような場合、同一のワード線ＷＬに接続されているにもかかわらず、メモリセルＭＣによっては求められるワード線ＷＬの電位が異なる可能性がある。

そこで、特許文献１の如き構成の半導体記憶装置も提案されている。図２は、従来の半導体記憶装置の第２の例を示す回路図である。図２中、図１と実質的に同じ部分には同一部号を付し、その説明は省略する。図２に示す半導体記憶装置１−２の構成は、特許文献１にて提案されている構成に相当する。この半導体記憶装置１−２では、図１のワード線ドライバ回路１２の代わりに電圧可変ワード線ドライバ回路１２Ａが設けられている。コラム毎に別のワード線ＷＬを接続することで、ワード線ＷＬが選択されているにもかかわらずコラムが選択されていない状態となるメモリセルアレイ１１Ａ内のメモリセルＭＣの発生を排除する。又、書き込み及び読み出しの各状態に応じて、ワード線ＷＬの電位を夫々の状態に適した電位に設定する。半導体記憶装置１−２の場合、同一コラムを纏めてブロック化し、各ブロックを別々のワード線ＷＬで駆動する。

しかし、図２に示す半導体記憶装置１−２の場合、同一コラムを纏めるためにビット線対ＢＬ，／ＢＬが接続されるデータバスＤＢの配線長が非常に長くなり、動作速度が著しく低下してしまう。このため、半導体記憶装置１−２の如き構成は、特に高速動作が要求されるハイエンドプロセッサ用のキャッシュＳＲＡＭ等には適さない。

尚、半導体記憶装置１−２の動作速度の低下を補うために、ビット線対ＢＬ，／ＢＬ毎にセンスアンプを設けることが考えられるが、この場合、センスアンプを多数設ける必要があるために、センスアンプの占有面積の増大が無視できなくなり、半導体記憶装置１−２の微細化の要求に対して逆行してしまう。

又、半導体記憶装置１−２の場合、データバスＤＢの占有面積が増大すると共に、バイト毎に設ける書込／読出回路１４Ａの数も増大する。更に、メモリセルアレイ１１Ａの製造段階では、露光やプロセス工程において生じる不連続点によりメモリセルＭＣの特性劣化や形状欠陥が発生するため、実際に正常に機能する機能セルの外周にダミーセルを設ける必要がある。メモリセルアレイ１１Ａをバイト毎に分割する場合、上記の如き特性劣化や形状欠陥を補償するために、機能セルとして用いられるメモリセルＭＣの外周に設けるダミーセルをメモリセルアレイ１１Ａの分割数分設ける必要があり、半導体記憶装置１−２の微細化の要求に対して逆行してしまう。
特開２００３−１６７８６号公報

従来の半導体記憶装置では、微細化の要求に対して大きな妨げとなることなく、読み出し安定性及び書き込み性能を向上することが難しいという問題があった。

そこで、本メモリアクセス方法及び半導体記憶装置は、微細化の要求に対して大きな妨げとなることなく、読み出し安定性及び書き込み性能を向上させることを目的とする。

本発明の一観点によれば、複数のコラムと複数のロウに配置された複数のメモリセルを有するブロックが複数設けられたメモリセルアレイと、コラム選択信号に基づいてビット線を介してコラムを選択するコラム選択回路と、ロウ選択信号及び前記コラム選択信号に基づいてワード線を介してロウを選択するワード線ドライバ回路と、書込／読出切替信号に基づいて１ブロック内の前記コラム選択回路により選択された１コラムと前記ワード線ドライバ回路により選択された１ロウで決まる位置の配置された１選択メモリセルへのデータの書込及び前記選択メモリセルからのデータの読み出しを前記ビット線を介して行う書込／読出回路を備え、前記複数のブロックの対応するロウには、前記複数のコラムと同じ数のワード線が共通に設けられ、１ブロック内の１ロウに配置されたメモリセルは互いに異なるワード線に接続されており、１ブロック内のワード線の半分は第１の配線層に設けられ、残りの半分は前記第１の配線層とは異なる第２の配線層に設けられており、前記メモリセルアレイは、６トランジスタ型メモリセルを用いるＣＭＯＳ−ＳＲＡＭ（Complementary Metal Oxide Semiconductor−Static Random Access Memory）である半導体記憶装置が提供される。

開示のメモリアクセス方法及び半導体記憶装置によれば、微細化の要求に対して大きな妨げとなることなく、読み出し安定性及び書き込み性能を向上することができる。

開示の半導体記憶装置は、複数のコラムと複数のロウに配置された複数のメモリセルを有するブロックが複数設けられたメモリセルアレイを備え、前記複数のブロックの対応するロウには前記複数のコラムと同じ数のワード線が共通に設けられ、１ブロック内の１ロウに配置されたメモリセルは互いに異なるワード線に接続されている。

開示のメモリアクセス方法では、コラムをコラム選択信号に基づいてビット線を介して選択し、ロウをロウ選択信号及び前記コラム選択信号に基づいてワード線を介して選択する。書込／読出切替信号に基づいて１ブロック内の選択された１コラムと１ロウで決まる位置に配置された１選択メモリセルへのデータの書込及び前記選択メモリセルからのデータの読み出しは、前記ビット線を介して行う。書き込み時のワード線の電位は、読み出し時のワード線の電位より高い電圧に設定する。

これにより、微細化の要求に対して大きな妨げとなることなく、読み出し安定性及び書き込み性能を向上可能なメモリアクセス方法及び半導体記憶装置を実現できる。

以下に、本メモリアクセス方法及び半導体記憶装置の各実施例を、図３以降と共に説明する。

図３は、本実施形態の一例における半導体記憶装置を示す回路図である。図３中、図１と実質的に同じ部分には同一符号を付し、その説明は省略する。図３に示す半導体記憶装置３１は、メモリセルアレイ１１、ワード線ドライバ回路３２、コラム選択回路１３、書き込み及び読み出し回路（以下、書込／読出回路と言う）３４を有する。メモリセルアレイ１１内の各メモリセルＭＣは、ワード線ＷＬ及びビット線ＢＬ，／ＢＬに接続されている。この例では、半導体記憶装置３１は例えば６トランジスタ型メモリセルを用いるＣＭＯＳ（Complementary Metal Oxide Semiconductor）−ＳＲＡＭである。メモリセルアレイ１１において、ロウ（Row）はワード線ＷＬ、コラム（Column）はビット線ＢＬ，／ＢＬを選択することで選択される。図３中、ＲＳＳはロウ選択信号、ＣＳＳはコラム選択信号、ＷＲＳＳは書き込み及び読み出し切替信号（以下、書込／読出切替信号と言う）、ＤＢはデータバスを示す。例えば１キロワード（Kword)のメモリセルアレイ１１であれば、｛（１２８ロウ）×（４コラム）｝×｛４バイト（＝３２ビット）｝分のメモリセルＭＣが設けられる。尚、言うまでもなく、ロウの数、コラムの数及びビットの数等は、図３のものに限定されるものではない。

本実施例では、図３に示すメモリセルアレイ１１の部分が８ビット分に相当する８個のブロックに分割されており、各ブロックはコラム０〜３を有する。又、各ブロックの各コラム０〜３に対して、ワード線ＷＬ０〜ＷＬ３が接続されている。つまり、各ロウには、４本のワード線ＷＬ０〜ＷＬ３が設けられている。各ブロックに対して、１つのコラム選択回路１３及び１つの書込／読出回路３４が設けられている。一方、ワード線ドライバ回路３２は、１ロウの全てのブロックに対して共通に、且つ、対応する１ワード線に対して１つ設けられている。

例えばバイト０のビット０のデータは、対応する１つの書込／読出回路３４、データバスＤＢ及びコラム選択回路１３を介してメモリセルアレイ１１内のメモリセルＭＣに対して書き込まれ、読み出される。図３に示す例では、バイト０のビット０のデータは、同図中一番左側のブロック内のメモリセルＭＣのうち、ロウ選択信号ＲＳＳに応答してワード線ドライバ回路３２により選択されたワード線とコラム選択信号ＣＳＳに応答してコラム選択回路１３により選択されたビット線対ＢＬ，／ＢＬに接続されたメモリセルＭＣに対して書き込まれ、読み出される。

図３に示す如き構成の半導体記憶装置３１において、書き込み時と読み出し時とでワード線ＷＬ０〜ＷＬ３の電位を変えた場合について説明する。書き込み時に各ワード線ＷＬ０〜ＷＬ３の電位を読み出し時より高く設定した場合、１つのブロック内では、ワード線ＷＬ０〜ＷＬ３のいずれかが選択されているがビット線対ＢＬ，／ＢＬが選択されていない状態の各コラムのメモリセルＭＣが読み出し状態と同様の状態になることはないので、メモリセルＭＣが読み出し状態と同様の状態になることによりこのメモリセルＭＣが保持するデータが破壊されるといった不都合な現象は発生しない。例えば、書き込み時のワード線ＷＬ０〜ＷＬ３の電位が電源電圧ＶＤＤに設定される場合、読み出し時のワード線ＷＬ０〜ＷＬ３の電位は電源電圧ＶＤＤより低い電圧に設定される。又、例えばＶＤＤ１>ＶＤＤ２なる関係を満足する二種類の電源電圧を用いる半導体記憶装置の場合には、書き込み時のワード線ＷＬ０〜ＷＬ３の電位を第１の電源電圧ＶＤＤ１に設定し、読み出し時のワード線ＷＬ０〜ＷＬ３の電位を第２の電源電圧ＶＤＤ２に設定すれば良い。

一方、半導体記憶装置の構成によっては、同一のワード線に接続されるバイト毎に書き込みと読み出しが行われる。このような場合、同一のワード線に接続されているにもかかわらず、メモリセルによっては求められるワード線の電位が異なる可能性があるが、図３に示す構成の半導体記憶装置３１の場合には、１つのブロック内では、同一のワード線に接続されているにもかかわらず、メモリセルＭＣによって求められるワード線の電位が異なる状況は発生しない。

図３に示す半導体記憶装置３１の場合、データバスＤＢの配線長は例えば図１の従来例と同様の長さで良いため、動作速度を高速に保つことができる。このため、半導体記憶装置３１の如き構成は、特に高速動作が要求されるハイエンドプロセッサ用のキャッシュＳＲＡＭ等にも適している。又、半導体記憶装置３１の場合、図１の従来例と比較しても、データバスＤＢの占有面積は増大せず、書込／読出回路１４Ａの数も増大しない。更に、機能セルの外周に設けるダミーセルにより半導体記憶装置３１の微細化が著しく抑制されることもないので、半導体記憶装置の微細化の要求にも対応可能である。

尚、後述するように、ワード線ドライバ３２及び各ロウに対して設けられるワード線ＷＬ０〜ＷＬ３による半導体記憶装置３１の微細化の要求への影響は、本質的には問題とならない程度であり、微細化の要求に対して大きな妨げとなることなく、読み出し安定性及び書き込み性能を向上する効果が大きい。

次に、ワード線ドライバ回路３２の構成の一例を説明する。本実施例では、ワード線ドライバ回路３２は、各ワード線ＷＬ０〜ＷＬ３に対して、図４に示す如く接続されたナンド（ＮＡＮＤ）回路３２１と電圧可変インバータ回路３２２を有する。図４は、電圧可変インバータ回路３２２を説明する図である。図４中、（ａ）は電圧可変インバータ回路３２２を示し、（ｂ）は電圧可変インバータ回路３２２の回路図を示す。電圧可変インバータ回路３２２に入力されるナンド回路３２１の出力信号は、即ち、ロウ選択信号は、ローレベルの時に対応するワード線ＷＬ（ＷＬ０〜ＷＬ３）を選択し、ハイレベルの時に対応するワード線ＷＬを非選択とする。又、電圧可変インバータ回路３２２に入力される書込／読出切替信号ＷＲＳＳは、書込時にはローでベルであり、読み出し時にはハイレベルである。

電圧可変インバータ回路３２２は、図４（ｂ）に示す如く接続されたトランジスタ３２２−１〜３２２−３と抵抗３２２−４を有する。ＶＤＤは電源電圧を示し、ＶＳＳは接地電圧を示す。

次に、メモリセルＭＣの構成の一例を説明する。本実施例では、メモリセルアレイ１１は、６トランジスタ型メモリセルを用いるＣＭＯＳ−ＳＲＡＭである。図５は、６トランジスタ型メモリセルＭＣを示す回路図である。メモリセルＭＣは、ビット線対ＢＬ，／ＢＬ、ワード線ＷＬ、電源電圧ＶＤＤ及び接地電圧ＶＳＳに対して図５に示す如く接続された６つのトランジスタＴｒ１〜Ｔｒ６を有する。トランジスタＴｒ３，Ｔｒ５はインバータＩＡを形成し、トランジスタＴｒ４，Ｔｒ６はインバータＩＢを形成する。

図６は、読み出し時の図５のメモリセルＭＣの内部電位を示す図である。図６中、縦軸は電位を任意単位で示し、横軸は時間を任意単位で示す。待機時には、ワード線ＷＬはローレベル、即ち、接地電圧ＶＳＳに設定されている。ワード線ＷＬが選択されると、ワード線ＷＬはハイレベル、即ち、電源電圧ＶＤＤに設定される。

読み出し時にワード線ＷＬが選択されてハイレベルに設定されると、トランジスタＴｒ１がオンとなり、読み出し電流はビット線ＢＬからトランジスタＴｒ１，Ｔｒ５を経由して接地へ流れる。この時、ノードＡの電位はトランジスタＴｒ１，Ｔｒ５の抵抗比により接地電圧ＶＳＳより上昇する。ノードＡの電位は、ノードＢでインバータＩＢの入力となる。通常、ノードＡの電位が上記の如く接地電圧ＶＳＳより上昇しても、この程度の上昇ではインバータＩＢの出力が変化しない設計となっている。

しかし、半導体記憶装置３１の微細化に伴い、メモリセルＭＣを形成するトランジスタＴｒ１〜Ｔｒ６の電気特性、特に閾値のばらつきが無視できない程度まで大きくなってくると、図７に示すように、ノードＡの電位が無視できない程度まで上昇したり、インバータＩＢの特性が設計値から大きくずれてノードＡの電位の上昇に応答して出力を反転してしまう可能性がある。インバータＩＢの出力の反転は、メモリセルＭＣが保持するデータの破壊を意味する。図７は、メモリセルＭＣを形成するトランジスタＴｒ１〜Ｔｒ６の電気特性のばらつきに起因するノードＡ，Ｂにおける電位の変動を破線で示す図である。図７中、縦軸は電位を任意単位で示し、横軸は時間を任意単位で示す。

本実施例では、書き込み時のワード線ＷＬの電位が電源電圧ＶＤＤに設定される場合、読み出し時のワード線ＷＬの電位は電源電圧ＶＤＤより低い電圧に設定される。書き込み時にワード線ＷＬの電位を読み出し時より高く設定した場合、ワード線ＷＬが選択されているがビット線対ＢＬ，／ＢＬが選択されていない状態のメモリセルＭＣが読み出し状態と同様の状態になることはなく、図７中破線で示す如きノードＡ，Ｂの変動は発生しないので、メモリセルＭＣが読み出し状態と同様の状態になることによりこのメモリセルＭＣが保持するデータが破壊されることはない。

次に、半導体記憶装置３１のレイアウトを説明する。図８は、トランジスタから第１の配線層までのメモリセルＭＣのレイアウトを示す図である。図８中、図５と同一部分には同一符号を付す。図８において、細い実線で示す四辺形は拡散層を示し、濃い梨地で示す領域は、ポリシリコン層を示し、左下がりのハッチングで示す領域は第１の配線層を示す。又、太い実線で示す正方形は、拡散層と第１の配線層、或いは、ポリシリコン層と第１の配線層を接続するコンタクトホールを示す。

図９は、第１の配線層から第２の配線層までのメモリセルＭＣのレイアウトを示す図である。図９において、左下がりのハッチングは第１の配線層を示し、右下がりのハッチングは第２の配線層を示し、黒い正方形は第１及び第２の配線層を接続するスルーホールを示す。

図１０は、第２の配線層から第３の配線層までのメモリセルＭＣのレイアウトを１ビット、４コラム分示す図である。図１０において、左下がりのハッチングは第２の配線層を示し、右下がりのハッチングは第３の配線層を示し、黒い正方形は第２及び第３の配線層を接続するスルーホールを示す。

図１１は、第３の配線層から第４の配線層までのメモリセルＭＣのレイアウトを１ビット、４コラム分示す図である。図１１において、左下がりのハッチングは第３の配線層を示し、右下がりのハッチングは第４の配線層を示し、黒い正方形は第３及び第４の配線層を接続するスルーホールを示す。

図１２は、ワード線ドライバ回路３２を示す回路図である。図１２に示すワード線ドライバ回路３２は、ナンド回路３２１と電圧可変インバータ回路３１２を有する。ナンド回路３２１は、図１２に示す如く接続されたトランジスタＴｒ１１〜Ｔｒ１４を有する。電圧可変インバータ回路３１２は、図１２に示す如く接続されたトランジスタＴｒ１５〜Ｔｒ１７を有する。Ｒは、トランジスタＴｒ１７の寄生抵抗を示す。この場合、トランジスタＴｒ１７の寄生抵抗Ｒを利用することで、図４（ｂ）のように別体の抵抗３２２−４を設ける必要がない。

図１３はトランジスタから第１の配線層までの図１２に示すワード線ドライバ回路３２のレイアウトを示す図である。図１３中、図１２と同一部分には同一符号を付す。図１３において、細い実線で示す矩形は拡散層を示し、濃い梨地はポリシリコン層を示し、左下がりのハッチングは第１の配線層を示し、太い実線で示す正方形は拡散層と第１の配線層、或いは、ポリシリコン層と第１の配線層のコンタクトを示す。又、矢印で示す範囲は、設計ルールで決まる駆動トランジスタの駆動能力に関与しない寸法を示す。

例えば図２に示す従来例の場合、図３に示す本実施例の場合と比較すると、一度に駆動するべき同一ワード線ＷＬ上のメモリセルの数が１／４であるため、駆動トランジスタのゲート幅も同じく１／４で良い。しかし、この場合のワード線ドライバ回路１２Ａの幅は、駆動トランジスタのゲート幅よりも、設計ルールで決まるトランジスタの駆動能力に関与しない寸法の方がはるかに大きい。つまり、図２に示す従来例では１つのワード線ドライバ回路１２Ａ自体の寸法は本実施例の場合と比べると多少小さくできるものの、このようなワード線ドライバ回路１２Ａを１ロウで１６個設ける必要がある。これに対し、本実施例では、１ロウで４個のワード線ドライバ回路３２を設ければ良いため、半導体記憶装置３１上に設けるワード線ドライバ回路３２の占有面積が図２に示す半導体記憶装置１−２上に設けるワード線ドライバ回路１２Ａの占有面積と比べて大幅に減少する。

図１４は、本実施態の一例における半導体記憶装置３１のレイアウトを示す図である。図１４において、半導体記憶装置３１は、メモリセルアレイ１１、ワード線ドライバ回路３２、ロウプリデコーダ４１、ロウメインデコーダ４２、タイミングジェネレータ４３、アドレスレジスタ４４、コラム選択信号ＣＳＳの配線４６、データバスＤＢ（共通ビット線）の配線長４７、コラムスイッチ４８、データバスＤＢ（共通ビット線）、ライトアンプ４９、センスアンプ５０、入出力レジスタ５１及び入出力バッファ５２を有する。ロウプリデコーダ４１、ロウメインデコーダ４２、タイミングジェネレータ４３、アドレスレジスタ４４、コラムスイッチ４８、ライトアンプ４９、センスアンプ５０、入出力レジスタ５１、入出力バッファ５２等には、周知の構成の回路を用いることができる。

図１５は、図２の半導体記憶装置１−２のレイアウトを示す図である。図１５において、半導体記憶装置１−２は、メモリセルアレイ１１Ａ、ワード線ドライバ回路１２Ａ、ロウプリデコーダ１４１、ロウメインデコーダ１４２、タイミングジェネレータ１４３、アドレスレジスタ１４４、コラム選択信号ＣＳＳの配線１４６、データバスＤＢ（共通ビット線）の配線長１４７、コラムスイッチ１４８、データバスＤＢ（共通ビット線）、ライトアンプ１４９、センスアンプ１５０、入出力レジスタ１５１及び入出力バッファ１５２を有する。又、図１５中楕円形の破線で囲んだ部分を拡大して示すように、１分割において、ワード線ドライバ回路１２Ａに対し、機能セル３００の配列の両端にダミーセル３０１が設けられている。

図１５は、１キロワード（Kword)のメモリセルアレイ１１Ａにおいて、｛（１２８ロウ）×（４コラム）｝×｛４バイト（＝３２ビット）｝分のメモリセルＭＣについて８ビット分のコラム同士を纏めた場合を示す。この場合、メモリセルアレイ１１Ａは１６分割が必要である。一方、メモリセルアレイでは、露光やプロセス工程で生じる不連続点に起因する機能セルの特性劣化や形状欠陥の発生を、一般的には機能セルの外周をダミーセルで囲むことで抑制する対策を取っている。このような対策をメモリセルアレイ１１Ａで採用すると、１６分割の各々において８コラムの機能セルが含まれ、これに加えて各分割でダミーセルが２個設けられるため、合計では各分割で１０コラム分のメモリセルＭＣの幅が必要となる。

これに対し、図１４の半導体記憶装置３１の場合、機能セルの外周をダミーセルで囲む対策を取っても、半導体記憶装置１−２と比較するとメモリセルアレイ１１の幅が約２割削減できる。

この結果、図３の半導体記憶装置３１のメモリセルアレイ１１の幅、即ち、図３における水平方向の寸法は、図２の半導体記憶装置１−２のメモリセルアレイ１１Ａの幅の約２／３以下に削減可能である。

更に、図２の半導体記憶装置１−２の場合、データバスＤＢの配線長は、４０コラム分に加えてワード線ドライバ回路４個分必要となる。これに対し、図３の半導体記憶装置３１の場合、データバスＤＢの配線長は４コラム分で済み、配線寄生容量は図２の従来例と比較すると約１／１０以下に抑えることができる。このため、比較的小さな駆動電流で駆動されるメモリセルＭＣを用いることによる性能低下は、例えば図１の従来例に対して全く無い。又、図２の従来例の場合に発生するデータバスＤＢの配線長による遅延に起因する性能低下は、図３の半導体記憶装置３１の場合は見られない。

尚、コラム選択信号ＣＳＳは一般的に負荷が大きいため、半導体記憶装置の性能面でクリティカルな遅延の原因となる。図２の従来例の場合、各コラム単位でワード線ドライバ回路にコラム選択信号ＣＳＳを配分する必要があるが、図３の半導体記憶装置３１の場合はコラム選択信号ＣＳＳの配線を一本メインデコーダ部に配分すれば良く、コラム選択信号ＣＳＳの配線長は約１／３に削減できる。

尚、開示のメモリアクセス方法及び半導体記憶装置は、以下に付記する形態をも包含するものである。
（付記１）
複数のコラムと複数のロウに配置された複数のメモリセルを有するブロックが複数設けられたメモリセルアレイと、
コラム選択信号に基づいてビット線を介してコラムを選択するコラム選択回路と、
ロウ選択信号及び前記コラム選択信号に基づいてワード線を介してロウを選択するワード線ドライバ回路と、
書込／読出切替信号に基づいて１ブロック内の前記コラム選択回路により選択された１コラムと前記ワード線ドライバ回路により選択された１ロウで決まる位置の配置された１選択メモリセルへのデータの書込及び前記選択メモリセルからのデータの読み出しを前記ビット線を介して行う書込／読出回路を備え、
前記複数のブロックの対応するロウには、前記複数のコラムと同じ数のワード線が共通に設けられ、１ブロック内の１ロウに配置されたメモリセルは互いに異なるワード線に接続されている、半導体記憶装置。
（付記２）
前記ワード線ドライバ回路は、前記書込／読出切替信号に基づいて選択したロウのワード線に出力する信号を反転する、付記１記載の半導体記憶装置。
（付記３）
前記コラム選択回路及び前記書込／読出回路は、夫々各ブロックに対して設けられている、付記１又は２記載の半導体記憶装置。
（付記４）
書き込み時のワード線の電位は、読み出し時のワード線の電位より高い電圧に設定される、付記１乃至３のいずれか１項記載の半導体記憶装置。
（付記５）
前記書き込み時のワード線の電位は電源電圧である、付記４記載の半導体記憶装置。
（付記６）
書き込み時のワード線の電位は第１の電源電圧に設定され、読み出し時のワード線の電位は前記第１の電源電圧より低い第２の電源電圧に設定される、付記１乃至３のいずれか１項記載の半導体記憶装置。
（付記７）
前記ワード線ドライバ回路は、各ワード線に対し、
前記ロウ選択信号の１ビット及び前記コラム選択信号の１ビットが入力されるナンド回路と、
前記書込／読出切替信号に応じて前記ナンド回路の出力信号を反転して１ワード線に出力する電圧可変インバータ回路を有する、付記１乃至６のいずれか１項記載の半導体記憶装置。
（付記８）
前記電圧可変インバータ回路は、
前記１ワード線に接続された出力端子と、
前記ナンド回路の出力信号が入力される出力信号を前記出力端子へ出力するインバータと、
前記出力端子に接続された負荷と、
前記書込／読出切替信号が入力されるゲートと、前記出力端子に接続されたソースと、接地されたドレインを備えたトランジスタを有する、付記７記載の半導体記憶装置。
（付記９）
前記ソース端子は前記負荷として機能する内部抵抗を有する、付記８記載の半導体記憶装置。
（付記１０）
前記メモリセルアレイは、６トランジスタ型メモリセルを用いるＣＭＯＳ（Complementary Metal Oxide Semiconductor）−ＳＲＡＭである、付記１乃至９のいずれか１項記載の半導体記憶装置。
（付記１１）
複数のコラムと複数のロウに配置された複数のメモリセルを有するブロックが複数設けられたメモリセルアレイを備え、前記複数のブロックの対応するロウには前記複数のコラムと同じ数のワード線が共通に設けられ、１ブロック内の１ロウに配置されたメモリセルは互いに異なるワード線に接続されている半導体記憶装置のメモリアクセス方法であって、
コラム選択信号に基づいてビット線を介してコラムを選択するコラム選択ステップと、
ロウ選択信号及び前記コラム選択信号に基づいてワード線を介してロウを選択するワード線ドライバステップと、
書込／読出切替信号に基づいて１ブロック内の前記コラム選択ステップにより選択された１コラムと前記ワード線ドライバステップにより選択された１ロウで決まる位置の配置された１選択メモリセルへのデータの書込及び前記選択メモリセルからのデータの読み出しを前記ビット線を介して行う書込／読出ステップを有し、
書き込み時のワード線の電位は、読み出し時のワード線の電位より高い電圧に設定される、メモリアクセス方法。
（付記１２）
前記ワード線ドライバステップは、前記書込／読出切替信号に基づいて選択したロウのワード線に出力する信号を反転する、付記１１記載のメモリアクセス方法。
（付記１３）
前記書き込み時のワード線の電位は電源電圧である、付記１１又は１２記載のメモリアクセス方法。
（付記１４）
書き込み時のワード線の電位は第１の電源電圧に設定され、読み出し時のワード線の電位は前記第１の電源電圧より低い第２の電源電圧に設定される、付記１１又は１２記載のメモリアクセス方法。
（付記１５）
前記メモリセルアレイは、６トランジスタ型メモリセルを用いるＣＭＯＳ（Complementary Metal Oxide Semiconductor）−ＳＲＡＭである、付記１１乃至１４のいずれか１項記載のメモリアクセス方法。

以上、本メモリアクセス方法及び半導体記憶装置を実施例により説明したが、本メモリアクセス方法及び半導体記憶装置は上記実施例に限定されるものではなく、種々の変形及び改良が可能であることは言うまでもない。

従来の半導体記憶装置の第１の例を示す回路図である。 従来の半導体記憶装置の第２の例を示す回路図である。 実施形態の一例における半導体記憶装置を示す回路図である。 電圧可変インバータ回路を説明する図である。 ６トランジスタ型メモリセルを示す回路図である。 読み出し時のメモリセルの内部電位を示す図である。 メモリセルを形成するトランジスタの電気特性のばらつきに起因するノードＡ，Ｂにおける電位の変動を破線で示す図である。 トランジスタから第１の配線層までのメモリセルのレイアウトを示す図である。 第１の配線層から第２の配線層までのメモリセルのレイアウトを示す図である。 第２の配線層から第３の配線層までのメモリセルのレイアウトを１ビット、４コラム分示す図である。 第３の配線層から第４の配線層までのメモリセルＭＣのレイアウトを１ビット、４コラム分示す図である。 ワード線ドライバ回路を示す回路図である。 トランジスタから第１の配線層までのワード線ドライバ回路のレイアウトを示す図である。 実施形態の一例における半導体記憶装置のレイアウトを示す図である。 図２の半導体記憶装置のレイアウトを示す図である。

符号の説明

１１ メモリセルアレイ
１３ コラム選択回路
３１ 半導体記憶装置
３２ ワード線ドライバ回路
３４ 書込／読出回路
３２１ ナンド回路
３２２ 電圧可変インバータ回路
ＷＬ０〜ＷＬ３ ワード線
ＢＬ，／ＢＬ ビット線
ＲＳＳ ロウ選択信号
ＣＳＳ コラム選択信号
ＤＢ データバス

Claims (7)

1. 複数のコラムと複数のロウに配置された複数のメモリセルを有するブロックが複数設けられたメモリセルアレイと、
   コラム選択信号に基づいてビット線を介してコラムを選択するコラム選択回路と、
   ロウ選択信号及び前記コラム選択信号に基づいてワード線を介してロウを選択するワード線ドライバ回路と、
   書込／読出切替信号に基づいて１ブロック内の前記コラム選択回路により選択された１コラムと前記ワード線ドライバ回路により選択された１ロウで決まる位置の配置された１選択メモリセルへのデータの書込及び前記選択メモリセルからのデータの読み出しを前記ビット線を介して行う書込／読出回路を備え、
   前記複数のブロックの対応するロウには、前記複数のコラムと同じ数のワード線が共通に設けられ、１ブロック内の１ロウに配置されたメモリセルは互いに異なるワード線に接続されており、
   １ブロック内のワード線の半分は第１の配線層に設けられ、残りの半分は前記第１の配線層とは異なる第２の配線層に設けられており、
   前記メモリセルアレイは、６トランジスタ型メモリセルを用いるＣＭＯＳ−ＳＲＡＭ（Complementary Metal Oxide Semiconductor−Static Random Access Memory）である、半導体記憶装置。
2. 前記ワード線ドライバ回路は、前記ロウ選択信号及び前記コラム選択信号に基づいて選択したロウのワード線に出力する信号を反転する、請求項１記載の半導体記憶装置。
3. 前記コラム選択回路及び前記書込／読出回路は、夫々各ブロックに対して設けられている、請求項１又は２記載の半導体記憶装置。
4. 書き込み時のワード線の電位は、読み出し時のワード線の電位より高い電圧に設定される、請求項１乃至３のいずれか１項記載の半導体記憶装置。
5. 前記ワード線ドライバ回路は、各ワード線に対し、
   前記ロウ選択信号の１ビット及び前記コラム選択信号の１ビットが入力されるナンド回路と、
   前記書込／読出切替信号に応じて前記ナンド回路の出力信号を反転して１ワード線に出力する電圧可変インバータ回路を有する、請求項１乃至４のいずれか１項記載の半導体記憶装置。
6. 前記電圧可変インバータ回路は、
   前記１ワード線に接続された出力端子と、
   前記ナンド回路の出力信号が入力され前記出力端子へ出力信号を出力するインバータと、
   前記出力端子に接続された負荷と、
   前記書込／読出切替信号が入力されるゲートと、前記出力端子に接続されたソースと、接地されたドレインを備えたトランジスタを有する、請求項５記載の半導体記憶装置。
7. 前記ソース端子は内部抵抗を有する、請求項６記載の半導体記憶装置。

Images