KR20100101148A - 반도체 메모리 및 프로그램 - Google Patents

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KR20100101148A
KR20100101148A KR1020107016180A KR20107016180A KR20100101148A KR 20100101148 A KR20100101148 A KR 20100101148A KR 1020107016180 A KR1020107016180 A KR 1020107016180A KR 20107016180 A KR20107016180 A KR 20107016180A KR 20100101148 A KR20100101148 A KR 20100101148A
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마사히코 요시모토
히로시 카와구치
히데히로 후지와라
šœ스케 오쿠무라
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자이단호우진 신산교소우조우 겐큐키코
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Abstract

애플리케이션이나 메모리 상황에 따라 메모리 셀의 비트 신뢰성을 동적으로 변화시키는 것이 가능하고, 동작의 안정성을 확보해서 저소비 전력화 및 고신뢰성화를 실현 가능한 메모리를 제공한다. 1비트가 1개의 메모리 셀로 구성되는 모드(1비트/1셀 모드)와 1비트가 n(n는 2 이상)개의 메모리 셀을 연결해 구성되는 모드(1비트/n셀 모드)를 동적으로 전환한다. 1비트/n셀 모드로 전환하는 것에 의해, 1 비드의 판독/기록 안정성의 증대 및 판독 동작의 셀 전류의 증대(판독 동작의 고속화 )를 행하고, 또, 비트 에러의 자기 복원을 행한다. 특히, 인접하는 n개의 메모리 셀의 데이터 유지 노드 사이에 1쌍의 CMOS 트랜지스터와, 상기 CMOS 트랜지스터가 도통하도록 제어하는 1개의 제어 라인을 더 추가해서 워드 라인(WL)을 제어하는 것으로, 더욱 동작의 안정성을 향상한다.

Description

반도체 메모리 및 프로그램 {SEMICONDUCTOR MEMORY AND PROGRAM}
본 발명은 다이나믹(Dynamic)하게 신뢰성을 제어할 수 있는 반도체 메모리에 관한 것으로, 특히 메모리의 전력 소비량, 메모리 용량의 요구, 비트 신뢰성의 중요도에 따라 QoB(Quality of Bit)가 변화할 수 있는 반도체 메모리 및 그 메모리를 드라이브 하는 프로그램에 관한 것이다.
근년(近年)의 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory) 등의 메모리는 SoC에 탑재되는 CMOS 프로세스 기술이 진전되고 집적회로의 가공 치수(스케일링 사이즈)가 축소되어, 보다 높은 칩 밀도와 낮은 칩 코스트(Cost)가 실현되고 메모리 용량이 증대하고 있다. 이러한 스케일링 사이즈의 축소는 SRAM등의 메모리 셀을 구성하는 트랜지스터의 문턱치 격차를 확대해 메모리 셀에 있어서의 판독이나 기록 노이즈마진을 저하시켜 메모리 셀 동작을 불안정성화 (不安定性化)하여 비트 에러율(BER: Bit Error Rate)을 증대시킨다. 또, 회로의 동작 전압과 노이즈마진이 저하한 것에 의해, 우주선(宇宙船)에 기인하는 소프트 에러를 무시할 수 없게 되고 있다.
도 1은 LSI의 제조 프로세스 노드에 대한 SRAM의 동작 한계 전압을 나타내는 그래프이다. LSI의 제조 프로세스 노드가 250 nm에서 130 nm, 90 nm로 되는 것에 따라 표준 동작 전압과 동작 한계 전압 사이의 동작 마진이 감소해 나가는 모양이 나타나고 있다. 스케일링 사이즈를 더욱 축소하여 LSI의 제조 프로세스 노드가 65 nm가 되면, 표준 동작 전압과 동작 한계 전압이 역전하는 것이 예상되어 비트 에러율(BER)이 급격하게 증대하게 된다.
BER을 감소시키기 위한 대책으로서 메모리 셀의 트랜지스터 수(數)를 늘리는 방법이 있다. 그러나, 트랜지스터 수를 늘리는 방법은 메모리 셀의 면적 오버헤드 (Overhead)가 큰 문제 또는 차동(差動)판독을 할 수 없기 때문에 속도 오버헤드가 있는 문제가 있다. BER을 감소시키기 위한 다른 대책으로서는 메모리 셀 동작을 전류 제어가 아니고 전압 제어로 하는 방법이 있다. 그러나, 전압 제어로 하는 방법은 별도전원이나 추가 회로 등이 별도로 필요하다고 하는 문제가 있다.
또 한편, 신뢰성의 중요성은 애플리케이션에 의존하며, 신뢰성이 필요한 애플리케이션과 신뢰성이 불필요한 애플리케이션이 존재한다. 높은 신뢰성이 필요한 애플리케이션으로서는, 예를 들면, 암호 처리가 있다. 반대로, 높은 신뢰성이 불필요한 애플리케이션으로서는, 예를 들면, 화면 보호기(Screen Saver) 처리나 비디오 등의 동화상(動畵像) 처리가 있다.
도 2는 종래 SRAM의 구성 모식도를 예시한다. 종래 SRAM 구성의 경우는, 어느 블록(BLK0 ~ BLK5)에 있어서도 같은 신뢰성을 가지는 것이다. 각 블록에는 다수의 메모리 셀(MC: Memory Cell)이 존재하고 있고, 1 비트는 1 개의 메모리 셀로 구성된다. 이하에서는, 1 비트가 1 개의 메모리 셀에 의해서 구성되는 것을 1 비트 / 1 셀 모드라고 정의한다. 1 비트의 신뢰성은, 메모리 셀을 구성하는 트랜지스터의 프로세스에 의한 격차에 크게 의존한다. 또한, 스케일링에 의해 제조 프로세스 노드가 가늘어지면 동작 마진이 저하하기 때문에 프로세스 격차가 1 비트의 신뢰성에 크게 영향을 주게 된다. 종래 SRAM 관련 기술로서는, 예를 들면, 특허 문헌 1 및 특허 문헌 2가 알려져 있다.
[특허문헌 1] 일본국특허공개공보 제2005-25863호
[특허문헌 2] 일본국특허공개공보 제2003-132684호
상술한 것처럼, 프로세스의 미세화에 수반해 메모리 셀을 구성하는 트랜지스터의 문턱치 전압의 격차가 증대하고 SRAM등의 메모리를 구성하는 메모리 셀의 동작 마진이 열화(劣化)하여, 메모리 셀의 동작 안정성이 저해되고 있다고 하는 문제가 있다.
한편, 메모리는 모바일 등에 탑재하기 위해, 메모리의 전력 소비량을 삭감하고 싶다고 하는 요구가 강하고, 메모리 셀의 비트 신뢰성을 확보하는 수단을 강구할 필요성이 있다. 또 프로세스 기술의 진보는 어지럽고, 1 칩의 메모리 용량은 비약적으로 증가하고 있다. 또, 애플리케이션에 따라서 메모리의 전력 소비량의 삭감 요구, 필요 메모리 용량의 확보 요구, 비트 신뢰성의 요구는 다른 것이다. 즉, 애플리케이션마다 요구되는 QoB는 변화하는 것이다.
본 발명은, 애플리케이션이나 메모리 상황에 따라 메모리 셀의 비트 신뢰성을 동적으로 변화시킬 수 있고 동작의 안정성을 확보하여 저소비 전력화 및 고신뢰성화를 실현할 수 있는 메모리를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 제1의 관점의 반도체 메모리에 의하면, 각각의 출력이 상기 메모리 셀의 열에 대응해서 배치되는 한 쌍의 비트 라인의 각각에 이르는 경로에 접속되는 크로스커플 접속된 한 쌍의 인버터와, 상기 비트 라인과 상기 인버터의 출력과의 사이에 설치된 한 쌍의 스위치부와, 상기 스위치부의 도통이 제어할 수 있는 1 개의 워드 라인으로 구성되는 반도체 메모리의 메모리 셀로서, 1 비트가 1 개의 상기 메모리 셀로 구성되는 모드(1 비트 / 1 셀 모드)와 1 비트가 n(n은 2 이상)개의 상기 메모리 셀을 연결해 구성되는 모드(1 비트 / n 셀 모드)를 동적으로 전환할 수 있어 상기 1 비트 / n 셀 모드로 전환하는 것으로, 1 비트의 동작 안정성의 증대 및 판독 동작의 셀 전류의 증대(판독 동작의 고속화)를 행하고, 또 비트 에러의 자기 복원을 실시할 수 있다.
미세화, 대규모화, 고기능화가 진행되는 근년의 SRAM이나 DRAM등의 메모리는 물리적 에러(우발적으로 발생하는 에러)나 인위적 에러(설계, 제조, 검사 프로세스로 생긴 에러를 내재한 채로 출시되었던 것에 기인하는 에러)를 완전하게 배제하는 것은 곤란하다. 거기서, 에러는 반드시 존재한다고 하는 전제로 하여, 에러가 있어도 그것을 개선할 수 있는 시스템을 구축할 필요가 있다.
또 한편, 메모리의 신뢰성은 동작 속도, 동작 전압, 온도 환경, 우주선에 기인하는 소프트 에러등의 동작 환경의 변동에 좌우되는 것이다. 또 메모리의 신뢰성은, 제조 프로세스나 메모리 셀의 장소 등 체계적인 요인에 따라서도 다른 것이다. 또 상술한 것처럼, 메모리의 신뢰성의 중요성은 애플리케이션에 의존하며, 신뢰성이 필요한 애플리케이션과 신뢰성이 불필요한 애플리케이션이 존재하고, 메모리에 기억되는 프로그램 코드나 데이터에 따라 필요한 신뢰성은 다른 것이다. 즉, 암호 프로그램이나 암호 데이터 등 매우 높은 메모리의 신뢰성이 필요하게 되는 것이 있는 반면에, 예를 들면 데스크탑의 화면 보호기 프로그램이나 그 데이터와 같이 메모리의 신뢰성이 특히 요구되지 않는 것이 있다.
본 발명의 제1의 관점의 반도체 메모리에 의하면, 1 비트 / 1 셀 모드와 1 비트 / n 셀 모드를 동적으로 전환할 수 있는 것부터, 예를 들면 OS(Operating System)등의 프로그램이 동작환경(동작속도, 동작전압, 온도환경, 소프트에러)이나 변동하는 메모리 점유율에 따라서 allocate하는 메모리 공간의 신뢰성을 제어할 수 있다. 즉, 동작환경(동작속도, 동작전압, 온도환경, 소프트에러)에 의해서, 1 비트 / 1 셀 모드와 1 비트 / n 셀 모드를 동적으로 전환하거나 또 메모리 점유율이 낮은 경우에는 적극적으로 1 비트 / n 셀 모드로 하고 고신뢰성을 얻는 것이다. 예를 들면, 모바일의 배터리가 적게 되면 메모리 셀의 동작 전압을 내리는 것으로 동작 마진이 적게 되지만, 본 발명의 제1의 관점의 반도체 메모리에서는, 1 비트 / n 셀 모드에 동적으로 전환하는 것으로 동작 마진을 개선할 수 있어 1 비트의 판독/기록 안정성을 증대할 수 있는 것이다.
또, 1 비트 / n 셀 모드로 전환하는 것에 의해, 판독 동작의 셀 전류가 증대할 수 있다. 즉, 판독 동작의 고속화를 행할 수 있는 것이다.
상기 본 발명의 제1 관점의 반도체 메모리에 있어서의 메모리 셀 구성은, 종래의 SRAM의 전형적인 회로 구성이지만, 이 종래 구성의 메모리 셀을 n(n은 2 이상 )개 연결해 구성되는 모드(1 비트 / n 셀 모드)로 사용하는 것에 의해, 비트 에러의 자기 복원을 실시할 수 있게 된다.
또 본 발명의 제1의 관점의 반도체 메모리에 의하면, 비트 에러의 자기 복원을 실시할 수 있으므로, 제조시나 검사시에 저마진이 검출된 메모리 셀은 1 비트 / n 셀 모드로 하는 것에 의해 메모리의 신뢰성을 확보할 수 있다. 또, 동작시에 저마진이 검출된 메모리 셀은 동적으로 1 비트 / n 셀 모드로 하는 것으로 메모리의 신뢰성을 확보할 수 있다.
또한, 본 발명의 제1의 관점의 반도체 메모리에 의하면, 1 비트 / 1 셀 모드로부터 1 비트 / n 셀 모드로 전환하는 것으로 메모리 셀에 유지하고 있는 정보(프로그램 코드, 데이터)를 순간적으로 파기할 수 있다. 예를 들면, 시큐리티(Securi ty)의 관점으로부터 타이머를 이용한 시한(時限)동작으로 정보를 파기할 수 있는 것이다.
이상 설명한 것처럼, 본 발명의 제1의 관점의 반도체 메모리에 의하면, 애플리케이션이나 메모리 상황에 따라 메모리 셀의 비트 신뢰성을 동적으로 변화시킬 수 있어 동작의 안정성을 확보해 저소비 전력화 및 고신뢰성화를 실현할 수 있는 것이다.
또 본 발명의 제2의 관점의 반도체 메모리는, 상기의 종래 SRAM 구성의 메모리 셀에 있어서, 1 비트 / n 셀 모드는 인접하는 상기 메모리 셀의 데이터 유지 노드간에 1쌍의 N형 MOS 트랜지스터와 상기 N형 MOS 트랜지스터가 도통하도록 제어할 수 있는 1개의 제어 라인을 더 추가한 구성으로 되는 것이다.
이와 같은 메모리 셀 구성에 의하면, 1 비트의 판독/기록의 동작 안정성을 증대할 수 있어 동작 마진의 개선, 동작 속도의 개선을 도모할 수 있고, 또 비트 에러의 자기 복원을 실시할 수 있게 된다.
또 본 발명의 제3의 관점의 반도체 메모리는, 상기의 종래 SRAM 구성의 메모리 셀에 있어서, 1 비트 / n 셀 모드는 인접하는 상기 메모리 셀의 데이터 유지 노드간에 1쌍의 P형 MOS 트랜지스터와 상기 P형 MOS 트랜지스터가 도통하도록 제어할 수 있는 1개의 제어 라인을 더 추가한 구성으로 되는 것이다.
이와 같은 메모리 셀 구성에 의하면, 1 비트의 판독 / 기록의 동작 안정성을 증대할 수 있어 동작 마진의 개선, 동작 속도의 개선을 도모할 수 있고, 또 비트 에러의 자기 복원을 실시할 수 있게 된다. 메모리 셀의 데이터 유지 노드 사이에 설치되는 1대의 MOS 트랜지스터가 N형과 P형의 차이에 따라 1 비트의 판독 / 기록의 동작 안정성이나 동작 마진, 동작 속도가 다른 것이지만, 상세한 것에 대하여는 이하의 실시예에서 기술한다.
또 본 발명의 제4의 관점의 반도체 메모리는, 상기의 종래 SRAM 구성의 메모리 셀에 있어서, 1 비트 / n 셀 모드는 인접하는 상기 메모리 셀의 데이터 유지 노드간에 1쌍의 CMOS 스위치와 상기 CMOS 스위치가 도통하도록 제어할 수 있는 1개의 제어 라인을 더 추가한 구성으로 되는 것이다.
또 본 발명의 제5의 관점의 반도체 메모리는, 상기의 종래 SRAM 구성의 메모리 셀에 있어서, 1 비트 / n 셀 모드는 인접하는 상기 메모리 셀의 데이터 유지 노드간에 1개의 CMOS 스위치와 상기 CMOS 스위치가 도통하도록 제어할 수 있는 1개의 제어 라인을 더 추가한 구성으로 되는 것이다.
또 본 발명의 제6의 관점의 반도체 메모리는, 상기의 종래 SRAM 구성의 메모리 셀에 있어서, 1 비트 / n 셀 모드는 인접하는 상기 메모리 셀의 데이터 유지 노드간에 1대의 스위치부를 더 추가한 구성으로 되는 것이다.
또 상기 제2 내지 제4의 관점의 반도체 메모리에 있어서, 1 비트 / n 셀 모드로 n이 2일 경우(1 비트 / 2 셀 모드)에는, 2개의 메모리 셀의 2개의 워드 라인 중 1개의 워드 라인만을 하이레벨로 천이시키는 것으로 데이터의 판독 동작의 안정성을 증대시킬 수 있다.
또 상기 제2 내지 제4의 관점의 반도체 메모리에 있어서, 1 비트 / 2 셀 모드의 경우, 2개의 메모리 셀의 2개의 워드 라인 중 2개의 워드 라인을 하이레벨로 천이시키는 것보다 1개의 워드 라인만을 하이레벨로 천이시키는 것이, 보다 더 판독 동작의 셀 전류의 증대를 시킬 수 있어 즉, 판독 동작의 고속화를 도모할 수 있고, 또한, 데이터의 판독 동작의 안정성을 증대시킬 수 있는 것이다.
또 상기 제2 내지 제4의 관점의 반도체 메모리에 있어서, 1 비트 / n 셀 모드에서 n이 2일 경우(1 비트 / 2 셀 모드)에는, 2개의 메모리 셀의 2개의 워드 라인을 하이레벨로 천이시키는 것으로 데이터의 기록 동작의 안정성을 증대시킬 수 있다.
상기 제2 내지 제4의 관점의 반도체 메모리에 있어서, 1 비트 / 2 셀 모드의 경우 2개의 메모리 셀의 2개의 워드 라인 중 1개의 워드 라인만을 하이레벨로 천이시키는 것보다 2개의 워드 라인을 하이레벨로 천이시키는 것이, 보다 데이터의 기록 동작의 안정성을 증대시킬 수 있는 것이다.
여기서, 1 비트 / 1 셀 모드와 1 비트 / n 셀 모드의 전환은 메모리 블록 단위로 실시하는 것이 바람직하다. 주변 회로(XY-디코더 회로, 센스 증폭기 회로)의 설계를 고려한 것이다. 또한, 모드의 전환을 블록 단위로 실시하는 것 외에 행 단위나 열 단위등으로 실시해도 상관없다. 다만, 행 단위나 열 단위 등으로 실시하는 제어 단위와 같이 너무 세세해지면 제어 방법이 복잡하게 되어 버리기 때문에 블록 단위로 모드의 전환을 실시하는 것이 적절하다고 생각한다.
본 발명의 제7의 관점의 반도체 메모리에 의하면, 전하를 저장하기 위한 캐패시터와, 상기 캐패시터에의 전하의 충/방전을 제어하는 액세스 트랜지스터와, 상기 액세스 트랜지스터를 제어할 수 있는 1개의 워드 라인으로 구성되는 반도체 메모리의 메모리 셀에 있어서, 1 비트가 1 개의 상기 메모리 셀로 구성되는 모드(1 비트 / 1 셀 모드)와 1 비트가 n(n은 2 이상)개의 상기 메모리 셀을 연결해 구성되는 모드(1 비트 / n 셀 모드)를 동적으로 전환할 수 있으며, 상기 1 비트 / n 셀 모드로 전환하는 것에 의해 1 비트의 동작 안정성의 증대 및 판독 동작의 셀 전류의 증대(판독 동작의 고속화)를 실시하고, 또 비트 에러의 자기 복원을 실시할 수 있다.
상기의 본 발명의 제7의 관점의 반도체 메모리에 있어서의 메모리 셀 구성은, 종래의 DRAM의 전형적인 회로 구성이지만, 이 종래 DRAM 구성의 메모리 셀을 n(n은 2 이상)개 연결해서 구성되는 모드(1 비트 / n 셀 모드)로 사용하는 것으로써, 데이터를 유지하고 있는 캐패시터의 격차를 보정하는 것이 가능해진다.
본 발명의 제8의 관점의 반도체 메모리는, 상기의 종래 DRAM 구성의 메모리 셀에 있어서, 1 비트 / n 셀 모드는 인접하는 메모리 셀의 데이터 유지 노드간에 1개의 CMOS 스위치와 상기 CMOS 스위치가 도통하도록 제어할 수 있는 1개의 제어 라인을 더 추가한 구성으로 되는 것이다. 이와 같은 구성에 의하면, 종래 DRAM 구성의 메모리 셀과 비교해서 데이터를 유지하고 있는 캐패시터의 격차를 보정하는 것이 가능해진다.
본 발명의 제9의 관점의 반도체 메모리는, 상기의 종래 DRAM 구성의 메모리 셀에 있어서, 1 비트 / n 셀 모드는 인접하는 메모리 셀의 유지 노드간에 1 개의 N형 MOS 트랜지스터와 상기 N형 MOS 트랜지스터가 도통하도록 제어할 수 있는 1개의 제어 라인을 더 추가한 구성으로 되는 것이다. 이와 같은 구성에 의하면, 종래 DRAM 구성의 메모리 셀과 비교해서 데이터를 유지하고 있는 캐패시터의 격차를 보정하는 것이 가능해진다.
본 발명의 제10의 관점의 반도체 메모리는, 상기의 종래 DRAM 구성의 메모리 셀에 있어서, 1 비트 / n 셀 모드는 인접하는 메모리 셀의 데이터 유지 노드간에 1개의 스위치부를 추가한 구성으로 되는 것이다. 이와 같은 구성에 의하면, 종래 DRAM 구성의 메모리 셀과 비교해서 데이터를 유지하고 있는 캐패시터의 격차를 보정하는 것이 가능해진다.
다음에, 본 발명의 프로그램에 대해 설명한다. 본 발명의 프로그램은 예를 들면 OS의 시스템 콜 함수이며, 이하에 설명하는 스텝을 컴퓨터에 실행시키고 상기 본 발명의 반도체 메모리의 동적으로 신뢰성을 변경할 수 있는 기능을 효율적으로 발휘시키는 것이다.
먼저, 본 발명의 제1의 관점의 프로그램은 메모리 점유율이 소정의 문턱치 이하의 경우에 1 비트 / 1 셀 모드로부터 1 비트 / n 셀 모드로 전환하는 스텝을 컴퓨터로 실행시키는 것이다. 이와 같은 제1의 관점의 프로그램에 의하면, 메모리 점유율이 낮은 경우에는 적극적으로 1 비트 / n 셀 모드로 전환하고 고신뢰성을 얻을 수 있다.
또, 본 발명의 제2의 관점의 프로그램은, 배터리 잔존량이 소정의 문턱치 이하가 되었을 경우에, 1 비트 / 1 셀 모드로부터 1 비트 / n 셀 모드로 전환하는 스텝을 컴퓨터로 실행시키는 것이다. 이와 같은 제2의 관점의 프로그램에 의하면, 모바일 등에 있어 배터리 잔존량이 소정의 문턱치 이하가 되어 메모리의 동작 전압이 낮아졌을 경우에 1 비트 / n 셀 모드로 전환해 동작 마진을 개선하고, 또한 동작의 안정성을 증대할 수 있다.
또, 본 발명의 제3의 관점의 프로그램은 메모리 셀의 동작 속도 또는 동작 전압이 소정의 문턱치 이하가 되었을 경우에 1 비트 / 1 셀 모드로부터 1 비트 / n 셀 모드로 전환하는 스텝을 컴퓨터로 실행시키는 것이다. 이와 같은 제3의 관점의 프로그램에 의하면, 메모리 셀의 동작 속도 또는 동작 전압이 문턱치 이하가 되었을 경우에 1 비트 / n 셀 모드로 전환해 1 비트의 동작 속도를 개선하고, 또한 동작 마진을 개선할 수 있다.
또, 본 발명의 제4의 관점의 프로그램은, 메모리 셀의 동작 마진이 소정의 반응을 일으키는 최소의 문턱치 이하가 되었을 경우에, 1 비트 / 1 셀 모드로부터 1 비트 / n 셀 모드로 전환하는 스텝을 컴퓨터로 실행시키는 것이다. 이와 같은 제4의 관점의 프로그램에 의하면, 메모리 셀의 동작 마진이 소정의 문턱치 이하가 되었을 경우에, 1 비트 / n 셀 모드로 전환해 1 비트의 동작 마진을 개선할 수 있다.
또, 본 발명의 제5의 관점의 프로그램은 메모리 셀의 유지 상태를 파기해야 할 조건이 성립했을 경우에 1 비트 / 1 셀 모드로부터 1 비트 / n 셀 모드로, 혹은 1 비트 / n 셀 모드로부터 1 비트 / 1 셀 모드로 전환하는 스텝을 컴퓨터로 실행시키는 것이다. 이와 같은 제5의 관점의 프로그램에 의하면, 예를 들면 OS의 시스템 콜에 의해 정보의 파기를 실행하거나 시큐리티(Security)면에서 시한 동작에 의해서 메모리 셀의 유지 상태를 파기해야 할 조건이 성립했을 경우에, 1 비트 / 1 셀 모드로부터 1 비트 / n 셀 모드 혹은 1 비트 / n 셀 모드로부터 1 비트 / 1 셀 모드로 전환하여 순간적으로 유지 정보를 파기할 수 있다.
본 발명의 반도체 메모리에 의하면, 애플리케이션이나 메모리 상황에 따라 메모리 셀의 비트 신뢰성을 동적으로 변화시킬 수 있어 동작의 안정화 및 고속화를 도모하고, 저소비 전력화 및 고신뢰성화를 실현할 수 있다고 하는 효과가 있다.
도 1은 종래의 SRAM의 동작 한계의 설명도이다.
도 2는 종래의 SRAM의 구성 모식도이다.
도 3은 종래의 SRAM에 이용되는 메모리 셀의 구성의 일례를 나타내는 회로도이다.
도 4는 실시예 1의 반도체 메모리의 구성도이다.
도 5는 실시예 1의 반도체 메모리의 메모리 셀을 2개 연결한 회로 구성도이다.
도 6은 1비트/1셀 모드와 1비트/2셀 모드의 판독 전류의 비교 그래프이다.
도 7은 실시예 1의 메모리 셀에 있어서의 자기 복원 기능의 설명도이다.
도 8은 실시예 1의 1비트 영역의 메모리 셀의 레이아웃도이다.
도 9는 실시예 1의 1비트/2셀 모드의 메모리 셀과 종래의 SRAM의 메모리 셀과에 대하여, 판독 동작시의 BER의 비교 시뮬레이션 결과를 나타내는 그래프(판독 동작을 고속 동작으로 행한 경우)이다.
도 10은 실시예 1의 1비트/2셀 모드의 메모리 셀과 종래의 SRAM의 메모리 셀과에 대하여, 판독 동작시의 BER의 비교 시뮬레이션 결과를 나타내는 그래프(판독 동작을 저속 동작으로 행한 경우)이다.
도 11은 판독 동작/기록 동작에 있어서의 시뮬레이션 파형이다.
도 12는 실시예 2의 메모리 셀의 회로 구성도이다.
도 13은 실시예 2의 1비트 영역의 메모리 셀의 레이아웃도이다.
도 14는 실시예 2의 1비트/2셀 모드의 메모리 셀과 종래의 SRAM의 메모리 셀과에 대하여, 판독 동작시의 BER의 비교 시뮬레이션 결과를 나타내는 그래프(판독 동작을 고속 동작으로 행한 경우)이다.
도 15는 실시예 2의 1비트/2셀 모드의 메모리 셀과 종래의 SRAM의 메모리 셀과에 대하여, 판독 동작시의 BER의 비교 시뮬레이션 결과를 나타내는 그래프(판독 동작을 저속 동작으로 행한 경우)이다.
도 16은 실시예 2의 1비트/2셀 모드의 메모리 셀과 종래의 SRAM의 메모리 셀과에 대하여, 기록 동작시의 BER의 비교 시뮬레이션 결과를 나타내는 그래프이다.
도 17은 실시예 2의 메모리 셀을 이용한 128kbit의 SRAM(512행×8열×32bit /word)에 관한 회로 블럭도이다.
도 18은 실시예 2의 메모리 셀의 블럭도이다.
도 19는 실시예 2의 메모리 셀과 관련되는 행 레코더 회로에 관한 블럭도이다.
도 20은 실시예 2의 메모리 셀과 관련되는 열 디코더 및 입출력 회로에 관한 블럭도이다.
도 21은 실시예 3의 메모리 셀의 회로 구성도이다.
도 22는 실시예 3의 1비트 영역의 메모리 셀의 레이아웃도이다.
도 23은 실시예 3의 1비트/2셀 모드의 메모리 셀과 종래의 SRAM의 메모리 셀에 대하여, 판독 동작시의 BER의 비교 시뮬레이션 결과를 나타내는 그래프(판독 동작을 고속 동작으로 행한 경우)이다.
도 24는 실시예 3의 1비트/2셀 모드의 메모리 셀과 종래의 SRAM의 메모리 셀에 대하여 판독 동작시의 BER의 비교 시뮬레이션 결과를 나타내는 그래프(판독 동작을 저속 동작으로 행한 경우)이다.
도 25는 실시예3의 1비트/2셀 모드의 메모리 셀과 종래의 SRAM의 메모리 셀에 대하여, 기록 동작시의 BER의 비교 시뮬레이션 결과를 나타내는 그래프이다.
도 26은 실시예 1~3의 메모리 셀에 대해서, 각각의 메모리 셀의 판독 전류의 비교 그래프이다.
도 27은 실시예 1~3의 메모리 셀의 1비트/n셀 모드(n=1,2)의 메모리 셀과 종래의 SRAM의 메모리 셀에 대하여, 판독 동작시의 BER의 비교 시뮬레이션 결과를 나타내는 그래프(판독 동작을 고속 동작으로 행한 경우)이다.
도 28은 실시예 1~3의 메모리 셀의 1비트/n셀 모드(n=1,2)와 종래의 SRAM의 메모리 셀에 대하여, 판독 동작시의 BER의 비교 시뮬레이션 결과를 나타내는 그래프(판독 동작을 저속 동작으로 행한 경우)이다.
도 29는 실시예 1~3의 메모리 셀의 1비트/n셀 모드(n=1,2)와 종래의 SRAM의 메모리 셀에 대하여, 기록 동작시의 BER의 비교 시뮬레이션 결과를 나타내는 그래프이다.
도 30은 실시예 4의 메모리 셀의 회로 구성도이다.
도 31은 실시예 5의 메모리 셀의 회로 구성도이다.
도 32는 실시예 6의 메모리 셀의 회로 구성도이다.
도 33은 종래의 DRAM의 메모리 셀의 회로 구성도이다.
도 34는 실시예 7의 메모리 셀의 회로 구성도이다.
도 35는 실시예 7의 메모리 셀의 회로 구성도(더미 메모리 셀만 변경)이다.
도 36은 종래의 DRAM의 메모리 셀의 동작 설명도(1비트/1셀 모드)이다.
도 37은 실시예 7의 메모리 셀의 동작 설명도(1비트/1셀 모드)이다.
도 38은 실시예 7의 메모리 셀의 동작 설명도(1비트/2셀 모드, 2개의 워드 라인을 동작)이다.
도 39는 실시예 7에서 이용한 시뮬레이션 회로의 블럭도이다.
도 40은 실시예 7에서 이용한 시뮬레이션 결과의 판독 파형(pass)이다.
도 41은 실시예 7에서 이용한 시뮬레이션 결과의 판독 파형(fail)이다.
도 42는 실시예 7의 메모리 셀과 종래의 SRAM의 메모리 셀과에 대하여, 1비트/1셀 모드와 1비트/2셀 모드의 각각의 동작시의 BER의 비교 시뮬레이션 결과가 나타나는 그래프이다.
이하, 본 발명의 실시 형태에 대해서, 도면을 참조하면서 상세하게 설명해 나간다.
도 3은 종래 SRAM에 이용되는 메모리 셀의 구성의 일례를 나타내는 회로도이다. 도 3에 나타내는 SRAM 메모리 셀(MC01)은, 전원 전위 VDD 및 접지 전위 VSS 사이에 직렬로 접속되는 P형 MOS 트랜지스터(M00) 및 N형 MOS 트랜지스터(M02)와 전원 전위 VDD 및 접지 전위 VSS 사이에 직렬로 접속되는 P형 MOS 트랜지스터(M01) 및 N형 MOS 트랜지스터(M03)로 되는 래치(latch) 회로를 갖추고 있다.
P형 MOS 트랜지스터(M00) 및 N형 MOS 트랜지스터(M02)의 게이트 단자는 모두 P형 MOS 트랜지스터(M01) 및 N형 MOS 트랜지스터(M03)의 노드(N01)에 접속되고 있다. 또, P형 MOS 트랜지스터(M01) 및 N형 MOS 트랜지스터(M03)의 게이트 단자는 모두 P형 MOS 트랜지스터(M00) 및 N형 MOS 트랜지스터(M02)의 노드(N00)에 접속되고 있다. 이와 같이 M00 ~ M03의 트랜지스터는 크로스커플로 접속되고 있기 때문에 P형 MOS 트랜지스터(M00, M01)는 부하 트랜지스터로서 동작하고 N형 MOS 트랜지스터 (M02, M03)는 구동 트랜지스터로서 동작한다.
또, 메모리 셀(MC01)은 상보(相補)인 비트 라인(BL, /BL)과 노드(N00, N01)와의 사이에 각각 접속된 N형 MOS 트랜지스터(M04, M05)의 스위치부를 구비한다. N형 MOS 트랜지스터(M04, M05)의 게이트 단자는 모두 공통의 워드 라인(WL)에 접속되고 있고, N형 MOS 트랜지스터(M04, M05)의 게이트 전위는 워드 라인(WL)에 의해 제어된다.
종래의 SRAM에 이용되는 메모리 셀은 P형 MOS 트랜지스터(M00, M01)를 부하 트랜지스터로 하고, N형 MOS 트랜지스터(M02, M03)를 구동 트랜지스터로 하며, N형 MOS 트랜지스터(M04, M05)를 스위치부로 하는 MOS 트랜지스터 6개에 의해 SRAM 메모리 셀이 구성된다.
다음에, SRAM 메모리 셀(MC01)의 동작에 대해 설명한다. 우선, SRAM 메모리 셀(MC01)의 판독 동작의 일례로서 SRAM 메모리 셀(MC01)에 있어서, 노드(N00)가 로우레벨 "L", 노드(N01)가 하이레벨 "H"인 경우의 판독 동작에 대해 설명한다. SRAM 메모리 셀(MC01)의 판독 동작 전에 워드 라인(WL)에 로우레벨 "L"을 가(加)한 상태에서 소정의 프리챠지(free charge) 기간만 비트 라인(BL, /BL)에 전원 전위 VDD를 인가해 하이레벨 "H"로 한다.
이것에 의해, 비트 라인(BL, /BL)에서는 배선 용량에 대한 충전이 행해지고 프라챠지 기간의 완료 후에도 대략 전원 전위 VDD가 유지된다. 프리챠지 기간의 완료 후, 워드 라인(WL)을 로우레벨 "L"로부터 하이레벨 "H"로 천이시켜 판독 동작을 실시한다. 이것에 의해, N형 MOS 트랜지스터(M04) 및 N형 MOS 트랜지스터(M02)를 통해서 비트 라인(BL)으로부터 접지 전위 VSS의 방향으로 판독 전류가 흘러 비트 라인(BL)의 전위는 하이레벨 "H"로부터 로우레벨 "L"로 천이한다.
또한, 이 판독 전류가 흐르는 것으로 N형 MOS 트랜지스터(M02) 및 N형 MOS 트랜지스터(M04)의 온 저항의 안분(按分)에 따라서, 노드(N00)의 전압이 로우레벨 "L"로부터 상승한다.
비트 라인(/BL)의 전위는 하이레벨 "H" 상태가 유지되고 있어, 비트 라인(BL, /BL)의 전위는 각각 로우레벨 "L" 및 하이레벨 "H" 상태가 된다. 그리고, 이 상태가 비트 라인(BL, /BL)을 차동입력으로 하는 센스 증폭기(도시하지 않음)에 의해 검지되어, SRAM 메모리 셀(MC01)의 기억 내용이 외부로 판독되게 된다.
여기서 P형 MOS 트랜지스터(M01) 및 N형 MOS 트랜지스터(M03)로 구성되는 인버터가 반전하는 스레쉬홀드(threshold) 전압보다 노드(N00)의 전압이 더 높게 되지 않게 할 필요가 있다. 그 때문에, N형 MOS 트랜지스터(M02)의 컨덕턴스는 N형 MOS 트랜지스터(M04)의 컨덕턴스보다 크게 설정되지 않으면 안된다(M02 > M04).
다음에, 기록 동작의 일례로서 SRAM 메모리 셀(MC01)에 있어서, 기록 동작 전에는 노드(N00)가 하이레벨 "H", 노드(N01)가 로우레벨 "L" 상태에 있는 것으로서, 노드(N00)가 로우레벨 "L", 노드(N01)가 하이레벨 "H"로 고쳐 쓸 수 있는 경우의 기록 동작에 대해 설명한다.
우선, 라이트앰프(도시하지 않음)에 의해, 비트 라인(BL)에 로우레벨 "L"이 인가되고 비트 라인(/BL)에 하이레벨 "H"이 인가된다. 또, 워드 라인(WL)에 하이레벨 "H"이 인가된다. 이것에 의해, SRAM 메모리 셀(MC01)은 N형 MOS 트랜지스터(M04, M05)로 구성되는 스위치부가 도통하여, P형 MOS 트랜지스터(M00) 및 N형 MOS 트랜지스터(M04)를 통해서 전원 전위 VDD로부터 비트 라인(BL)의 방향으로 기록 전류가 흐르게 된다. 기록 전류가 흐르는 것으로, P형 MOS 트랜지스터(M00) 및 N형 MOS 트랜지스터(M04)의 온 저항의 안분(按分)에 따라서, 노드(N00)의 전압이 하이레벨 "H"로부터 하강한다.
여기서, P형 MOS 트랜지스터(M01) 및 N형 MOS 트랜지스터(M03)로 되는 인버터가 반전하는 스레쉬홀드 전압보다 노드(N00)의 전압이 더 낮게 할 필요가 있다. 그 때문에, P형 MOS 트랜지스터(M00)의 컨덕턴스는 N형 MOS 트랜지스터(M04)의 컨덕턴스보다 작게 설정되지 않으면 안된다(즉, M04 > M00).
노드(N00)의 전압이 스레쉬홀드 전압을 밑돌면 노드(N01)의 전압이 로우레벨 "L"로부터 하이레벨 "H"로 반전되기 때문에, P형 MOS 트랜지스터(M00) 및 N형 MOS 트랜지스터(M02)로 되는 인버터의 출력이, 하이레벨 "H"로부터 로우레벨 "L"로 반전되고 SRAM 메모리 셀(MC01)의 기록 동작이 완료된다.
상술한 것처럼, SRAM 메모리 셀(MC01)에 있어서, 판독 동작시의 컨덕턴스의 조건(M02 > M04), 기록 동작시의 컨덕턴스의 조건(M04 > M00)으로부터 컨덕턴스의 조건으로서(M02 > M00)의 관계가 성립된다. 이와 같은 컨덕턴스의 조건의 경우, P형 MOS 트랜지스터(M00) 및 N형 MOS 트랜지스터(M02)에 의해 구성되는 인버터의 스레쉬홀드 전압은 통상의 전원 전압의 1/2보다 밑돌게 된다. 따라서, 근년의 반도체 집적회로의 저전원 전압화에 의해 전원 전압이 저하하면, SRAM 메모리 셀(MC01)의 인버터의 스레쉬홀드 전압도 상대적으로 저하하게 된다. 이 스레쉬홀드 전압이 스태틱(static) 노이즈 레벨을 밑돌면 메모리 셀의 인버터가 반전해, 메모리 셀의 기억 내용이 변화한다고 하는 에러가 생기는 것이다.
또한, 메모리 셀의 기억 내용의 유지성을 확보하기 위해서는 스레쉬홀드 전압을 끌어올리는 방법이 있으며, 예를 들어, 컨덕턴스의 조건으로서 P형 MOS 트랜지스터(M00)와 N형 MOS 트랜지스터(M02)의 컨덕턴스를 대략 같게 하는 것에 의해 스레쉬홀드 전압을 끌어올릴 수 있다. 그러나, 프로세스의 불균일 등에 의해 판독 동작시의 컨덕턴스의 조건(M02 > M04)을 채울 수 없는 경우에는 판독/기록 동작을 안정적으로 행하는 것이 곤란하게 된다고 하는 문제가 있다.
이하에 설명하는 메모리 셀의 실시예에서는, 종래의 메모리 셀과 비교해서 저전원 전압의 경우에 있어서, 메모리 셀에 있는 기억 내용을 확실히 유지할 수 있고, 또, 메모리 셀에 대한 판독/기록 동작의 안정화를 도모할 수 있는 것이다.
실시예 1의 반도체 메모리의 구성도를 도 4에 나타낸다. 도 4에 있어서, 블록(BLK0 ~ BLK4)은 1 비트가 1개의 메모리 셀로 구성되는 모드(1 비트 / 1 셀 모드)로 동작하는 블록이고, 블록(BLK4 ~ BLK5)은 1비트가 2개의 메모리 셀을 연결해 구성되는 모드(1 비트 / 2 셀 모드)로 동작하는 블록이다. 1 비트 / 1 셀 모드의 블록(BLK0 ~ BLK4)은 암호 프로그램이나 암호 데이터 등의 중요한 프로그램 코드나 데이터를 기억하고 있지 않고, 그러한 중요한 프로그램 코드나 데이터는 1 비트 / 2 셀 모드의 블록(BLK4 ~ BLK5)편에 기억된다. 1 비트 / 2 셀 모드의 블록(BLK4 ~ BLK5)은 1 비트 / 1 셀 모드의 블록(BLK0 ~ BLK4)과 비교해서 메모리 용량은 반이 되는 반면 뛰어난 QoB를 실현한다. 이하, QoB의 제어 방법에 대해 설명한다.
실시예 1의 반도체 메모리에서는, 도 5에 나타나듯이 상술한 종래의 SRAM에 이용되는 메모리 셀을 2개 연결한 회로 구성으로 된다. 즉, 실시예 1과 관련되는 메모리 셀(MC01, MC10)은 각각의 출력이 해당 메모리 셀의 열에 대응해서 배치되는 한 쌍의 비트 라인(BL, /BL)의 각각에 이르는 경로에 접속되는 크로스커플로 접속된 한 쌍의 인버터(M00 ~ M03의 MOS 트랜지스터, 또는 M10 ~ M13의 MOS 트랜지스터로 구성)와 비트 라인(BL, /BL)과 인버터의 출력과의 사이에 설치된 한 쌍의 스위치부(M04와 M05의 MOS 트랜지스터, 또는 M14와 M15의 MOS 트랜지스터로 구성)와 스위치부의 도통을 제어할 수 있는 1개의 워드 라인(WL[0], WL[1])으로 구성되는 것이다. 2개의 메모리 셀(MC01, MC10)을 연결한 것을 1비트 영역으로 해 1 비트 / 2 셀 모드의 블록(BLK4 ~BLK5)을 구성한다. 한편, 1 비트 / 1 셀 모드의 블록(BLK0 ~ BLK3)에서는 종래와 같이 메모리 셀 1개가 1 비트 영역이다.
2개의 메모리 셀(MC01, MC10)을 연결한 것을 1 비트 영역으로 하는 1 비트 / 2 셀 모드에 있어서, 2개의 메모리 셀(MC01, MC10)에 동일한 데이터가 유지되기 위해 판독/기록 동작 때는 2개의 워드 라인(WL[0], WL[1])이 하이모드 "H"에 드라이브된다(WL[0]="H", WL[1]="H"). 또한, 1 비트 / 1 셀 모드와 1 비트 / 2 셀 모드의 양쪽 모두의 모드에 있어서, 워드 라인의 제어를 제외하고 판독 액세스와 기록 액세스는 동일한 처리가 된다.
다음에, 도 6 및 도 7을 참조하여 1 비트 / 2 셀 모드의 우위성을 설명한다.
도 6의 그래프는, 몬테카를로(montecarlo) 시뮬레이션을 이용하고, 90 nm 프레세스 테크놀로지의 메모리 셀에 있어서 1 비트 / 1 셀 모드와 1 비트 / 2 셀 모드의 판독 전류를 비교한 것이다.
도 6의 그래프에 의하면, 1 비트 / 2 셀 모드의 판독 전류가 1 비트 / 1 셀 모드의 판독 전류의 2배 이상 크게 되어, 셀 전류의 증대(동작 속도의 개선)를 나타내고 있다.
이에 대해서, 실시예 1의 메모리 셀(1 비트 / 2 셀 모드)의 경우, 액세스 된 메모리 셀이 불량이라고 해도, 2개의 메모리 셀 중 어느 쪽이든 1개의 메모리 셀이 정상적이고 그 유지 데이터가 올바른 것이라면 불량 메모리 셀의 유지 데이터는 정상적인 메모리 셀의 유지 데이터에 의해서 복원되는 것이다.
도 7의 그래프는 자기 복원 기능을 설명하는 것으로 비트 라인(BL, /BL) 및 워드 라인(WL[0], WL[1])의 전위의 변화에 대한 노드 전위(N00, N01, N10, N11)의 천이의 모양을 나타내고 있다. 여기서, 정상적인 메모리 셀을 MC01, 불량의 메모리 셀을 MC10으로 하고 있다. 불량 메모리 셀 MC10의 데이터가 판독 동작시에 파괴되었다고 하여도, 정상적인 메모리 셀 MC01에 의해서 비트 라인이 정상적으로 인출되기(BL="L", /BL="H") 위해 비트 라인의 전위차의 영향에 의해서 MC10에 원래의 데이터가 복원되는 것이다.
도 8은 실시예 1의 1 비트 영역의 메모리 셀의 레이아웃도를 나타낸다. 종래의 SRAM에 이용되는 메모리 셀의 레이아웃 면적과 비교해서 면적 오버헤드(overhe ad)는 없다.
여기서, 90 nm 프로세스 테크놀로지의 다이나믹 셀 안정성 시뮬레이션에 의해서 얻을 수 있는 비트 에러율(BER)을 이용하고, 1 비트 / 2 셀 모드의 QoB를 평가한다.
도 9와 도 10의 그래프는 종래의 SRAM 메모리 셀과 실시예 1의 1 비트 / 2 셀 모드의 메모리 셀에 대해서 판독 동작시의 BER 비교 시뮬레이션 결과이다. 도 9의 그래프는 판독 동작을 고속 동작으로 했을 경우, 구체적으로는 워드 라인(WL)의 펄스폭이 1 ns의 경우이다. 또, 도 10의 그래프는 판독 동작을 저속 동작으로 했을 경우, 구체적으로는 워드 라인(WL)의 펄스폭이 20 ns의 경우이다.
도 9(고속동작시의 비교)의 그래프로부터, 실시예 1의 1 비트 / 2 셀 모드의 메모리 셀에 있어서, 워드 라인(WL)을 2개 동작하는 것으로 동작 속도가 개선되는 것을 알 수 있다. 구체적으로는, 도 9의 그래프에 있어서 BER가 10-3이 되는 전압이 50 mV 개선되고 있다.
또, 도 10(저속동작시의 비교)의 그래프로부터, 실시예 1의 1 비트 / 2 셀 모드의 메모리 셀에 있어서, 자기 복원 기능에 의해 종래의 SRAM 메모리 셀(1 비트 / 1 셀 모드)과 비교해서 저전압 동작이 가능한 것을 알 수 있다. 구체적으로는 도 10의 그래프에 있어서, BER가 10-3이 되는 전압이 80 mV 개선되고 있다.
시뮬레이션에는, 도 11에 나타내는 판독 동작/기록 동작에 있어서의 시뮬레이션 파형을 이용하고 있다. 도 11(a)는 판독 동작에 있어서의 시뮬레이션 파형을 나타내고 있고, 또 도 11(b)는 기록 동작에 있어서의 시뮬레이션 파형을 나타내고 있다. 시뮬레이션의 패스 조건을 아래와 같이 (1) ~ (5)에 나타낸다. 또한, 기록 동작에 있어서는, 종래의 SRAM의 메모리 셀과 실시예 1의 1 비트 / 2 셀 모드의 메모리 셀에 차이는 나타나지 않았다.
a) 판독 동작의 경우
V(N00) < V(N01)…(1)
V(N10) < V(N11)…(2)
V(/BL) >= V(BL) + 50mV…(3)
b) 1 비트 / 1 셀 모드에 있어서의 기록 동작의 경우
V(N00) > V(N01)…(4)
c) 1 비트 / 2 셀 모드에 있어서의 기록 동작의 경우
V(N00) > V(N01)…(4)
V(N10) > V(N11)…(5)
이상으로부터, 실시예 1의 1 비트 / 2 셀 모드의 메모리 셀에 있어서의 2개의 워드 라인(WL[0], WL[1])을 동작하는 드라이브 방법은 판독 동작에 있어서 종래의 메모리 셀(1 비트 / 1 셀 모드)의 드라이브 방법과 비교해서, 높은 QoB를 실현할 수 있어 우위성이 있는 것을 알 수 있다.
다음에, 실시예 2의 반도체 메모리는 실시예 1의 반도체 메모리의 메모리 셀보다 신뢰성을 증대할 수 있는 메모리 셀로 구성되는 것이다.
도 12는 실시예 2의 메모리 셀의 회로 구성도를 나타내고 있다. 도 12에 나타내듯이, 실시예 2의 반도체 메모리에 있어서의 메모리 셀은 실시예 1과 관련되는 메모리 셀(MC01, MC10)의 데이터 유지 노드 사이(N00과 N10의 사이, N01과 N11의 사이)에, 1 쌍의 N형 MOS 트랜지스터(M20, M21)와 상기 N형 MOS 트랜지스터(M20, M21)가 도통하도록 제어할 수 있는 1개의 제어 라인(CTRL)을 추가한 구성으로 되는 것이다.
실시예 2의 메모리 셀에 있어서, 제어 라인(CTRL)이 로우레벨 "L"시에는 추가된 한 쌍의 N형 MOS 트랜지스터(M20, M21)는 작동하지 않기 때문에 데이터 유지 노드 사이(N00과 N10 사이, N01과 N11 사이)는 절단 상태가 된다. 이 절단 상태로 판독/기록 액세스에 있어서, 1개의 워드 라인(WL)이 동작되면(WL[0]="H", WL[1]="L"), 종래의 메모리 셀과 같은 구성이 되어, 종래와 같이 낮은 QoB가 된다. 또한, 절단 상태로 판독/기록 액세스에 있어서, 2개의 워드 라인(WL)이 동작되면(WL[0]="H", WL[1]="H"), 실시예 1의 메모리 셀과 같은 구성이 되어 높은 QoB를 실현할 수 있다.
한편, 실시예 2의 메모리 셀에 있어서, 제어 라인(CTRL)이 하이레벨 "H"이 되어 추가된 한 쌍의 N형 MOS 트랜지스터(M20, M21)가 동작하는 경우는 데이터 유지 노드 사이(N00과 N10 사이, N01과 N11 사이)에 직접 연결되게 되어 판독/기록 동작시의 메모리 셀의 격차를 보정할 수 있는 것이다. 다른 한쪽의 메모리 셀이 정상적인 셀인 경우, 또 한편의 메모리 셀이 불량 셀이었다고 해도, 추가 N형 MOS 트랜지스터가 도통하고 있으므로, 불량 셀의 "L"레벨의 전위의 상승을 억제할 수 있는 것이다.
또, 실시예 2의 메모리 셀에 있어서, 제어 라인(CTRL)이 하이레벨 "H"로, 1개의 워드 라인(WL)이 동작되면(WL[0]="H", WL[1]="L"), 판독 안정성이 증대해 높은 QoB를 실현할 수 있다. 또, 2개의 워드 라인(WL)이 동작되면(WL[0]="H", WL[1]="H"), 셀 전류가 개선되기 위한 고속 동작이 가능해지고, 또 기록 안정성도 증대해 높은 QoB를 실현할 수 있다.
도 13은 실시예 2의 1 비트 영역의 메모리 셀의 레이아웃도를 나타낸다. 종래의 SRAM에 이용되는 메모리 셀의 레이아웃 면적과 비교한 면적 오버헤드는 30%이다.
여기서, 90 nm 프로세스 테크놀로지의 다이나믹 셀 안정성 시뮬레이션에 의해서 얻을 수 있는 비트 에러율(BER)을 이용하고, 1 비트 / 2 셀 모드의 QoB를 평가한다. 또한, 시뮬레이션에는 실시예 1과 같게 그림 11에 나타내는 판독 동작 / 기록 동작에 있어서의 시뮬레이션 파형을 이용하고 있다.
도 14 및 도 15의 그래프는, 종래의 SRAM의 메모리 셀과 실시예 2의 1 비트 / 2 셀 모드의 메모리 셀에 대해서 판독 동작시의 BER 비교의 시뮬레이션 결과이다. 도 14의 그래프는 판독 동작을 고속 동작으로 했을 경우, 구체적으로는 워드 라인(WL)의 펄스폭이 1 ns인 경우이다. 또, 도 15의 그래프는 판독 동작을 저속 동작으로 했을 경우, 구체적으로는 워드 라인(WL)의 펄스폭이 20 ns인 경우이다. 또, 도 16의 그래프는 종래의 SRAM 메모리 셀과 실시예 2의 1 비트 / 2 셀 모드의 메모리 셀에 대해서 기록 동작시의 BER 비교의 시뮬레이션 결과이다. 워드 라인(WL)의 펄스폭은 20 ns이다.
도 14(고속 동작시의 비교)의 그래프로부터, 실시예 2의 1 비트 / 2 셀 모드의 메모리 셀에 있어서, 종래의 1 비트 / 2 셀 모드의 메모리 셀에 비해 판독 안정성이 증대하고, 또 워드 라인(WL)을 2개 동작하는 것으로, 고속 동작시에 있어서의 판독 안정성이 더욱 증대하는 것을 알 수 있다. 구체적으로는, 도 14의 그래프에 있어서 종래의 메모리 셀과 비교해서 BER이 10-3이 되는 전압이 120 mV 개선되고 있다. 이것으로부터, 추가 트랜지스터에 의해 데이터 파괴 에러를 막을 수 있어, 실시예 1 보다 저전압 동작이 가능해지는 것을 알 수 있다.
또, 도 15(저속 동작시의 비교)의 그래프로부터 실시예 2의 1 비트 / 2 셀 모드의 메모리 셀에 있어서, 종래의 1 비트 / 2 셀 모드의 메모리 셀에 비해 판독 안정성이 증대하고 있고, 특히 워드 라인(WL)을 1개만 동작하는 것이 동작 마진이 개선되어 저전압 동작에 있어서 BER의 개선을 볼 수 있고 저속 동작시에 있어서의 판독 안정성이 더욱 증대하는 것을 알 수 있다. 구체적으로는, 도 15의 그래프에 있어서, 1개만 WL을 작동하는 것이 종래의 메모리 셀과 비교해 BER이 10-3이 되는 전압이 160 mV 개선되고 있다.
또, 도 16(기록 동작시의 비교)의 그래프로부터 실시예 2의 1 비트 / 2 셀 모드의 메모리 셀에 있어서, 종래의 1 비트 / 2 셀 모드의 메모리 셀에 비해 기록 안정성이 개선되고 있는 것을 알 수 있다.
이상으로부터, 실시예 2의 1 비트 / 2 셀 모드의 메모리 셀은 종래의 메모리 셀(1 비트 / 1 셀 모드)의 드라이브 방법과 비교해서 판독/기록 동작의 안정성이 증대하고, 높은 QoB를 실현할 수 있어 우위성이 있는 것을 알 수 있다. 또, 고속 동작에 의한 판독의 경우는 워드 라인을 2개 작동하여 메모리 셀에 액세스 하는 것이 더욱 판독 동작의 안정성이 증대하고, 보다 높은 QoB를 실현할 수 있게 된다. 또, 저속 동작에 의한 판독의 경우는, 워드 라인을 1개 작동하며 메모리 셀에 액세스 하는 것이 동작 마진이 개선되고, 저전압 동작에 있어서 판독 동작의 안정성이 증대하고, 보다 높은 QoB를 실현할 수 있게 된다.
여기서, 실시예 2의 메모리 셀을 예로 들고, 본 발명의 메모리 셀의 주변 회로에 대해 도 17 내지 도 20을 참조해 설명한다.
도 17은 실시예 1의 메모리 셀을 이용한 128kbit의 SRAM(512행×8열×32bit/word)에 관한 회로 블럭도이며, 도면에 나타나듯이, 8개 메모리 셀 블록과 행 디코더(Row Decoder)와 열 디코더(Col Decoder)와 입출력 회로(I/O Circuit)와 선택 회로(Selector)와 제어 회로(Control Circuit)로 구성된다. 도 17에 있어서, A<11:0>은 주소 입력이며, WE(Write Enable)는 기록 허가 신호이며("H"에서 기록), TWLE(Two Word Line Enable)는 2개의 워드 라인의 작동 허가 신호이며("H"에서 2개의 워드 라인을 작동), CTRL은 1 비트 / 2 셀 모드로의 전환 신호이며("H"에서 1 비트 / 2 셀 모드로 전환), DI<31:0>은 데이터 입력이며, DO<31:0>은 데이터 출력이다.
또, 도 18은 실시예 1의 메모리 셀의 블럭도이다. 또, 도 19는 행 레코더 회로에 관한 블럭도이며, 워드 라인(WL)을 작동하는 갯수(1개 또는 2개)를 제어하는 회로이다. 또, 도 20은 열 디코더 및 입출력 회로에 관한 블럭도이며, 입출력 회로(센스 증폭기, 라이트 드라이버 등)는 종래의 것과 같은 회로를 이용하는 것이 가능하다.
여기서 주변 회로인 행 디코더, 열 디코더, 메모리 셀 블록에 대해 이하 설명을 한다. 먼저, 메모리 셀 블록의 동작에 대해 도 18을 참조해 설명한다. 도 18의 메모리 셀 블럭도에 나타나듯이, CTRL이 "H"인 경우는, 메모리 셀의 추가 트랜지스터가 도통 상태가 되어, 블록내의 메모리 셀은 1 비트 / 2 셀 모드가 된다. 한편, CTRL이 "L"의 경우는 블록내의 메모리 셀은 1 비트 / 1 셀 모드가 된다.
다음에, 행 디코더의 동작에 대해 도 19를 참조해 설명한다. 도 19의 행 레코더 회로에 관한 블럭도에 나타나듯이, 주소 신호 A<8:0>, /A<8:0>을 이용해 행 선택을 실시한다(선택되는 행만 WL이 "H"가 된다). 또, TWLE를 "H"라고 하는 것으로써 2개의 워드 라인이 동작한다. 또, TWLE를 "L"이라고 하는 것으로써 1개의 워드라인만이 동작한다.
다음에, 열 디코더의 동작에 대해 도 20을 참조해 설명한다. 도 20의 열 레코더 회로에 관한 블럭도에 나타나듯이, 선택되는 블럭만 CL이 "H"가 되어, CL과 WL의 AND를 취하는 것으로, 선택 블록 내의 선택행의 액세스 트랜지스터가 도통한다. 또, CL 신호는 주소 신호 A<11:9>, /A<11:9>로부터 생성된다.
다음에, 실시예 3의 반도체 메모리는 실시예 1의 반도체 메모리의 메모리 셀보다 신뢰성을 증대할 수 있는 메모리 셀로 구성되는 것이다.
도 21은 실시예 3의 반도체 메모리 셀의 회로 구성도를 나타내고 있다. 도 21에 나타나듯이, 실시예 3의 반도체 메모리에 있어서의 메모리 셀은 실시예 1과 관련되는 메모리 셀(MC01, MC10)의 데이터 유지 노드 사이(N00와 N10의 사이, N01과 N11의 사이)에 1쌍의 P형 MOS 트랜지스터(M20, M21)와 상기 P형 MOS 트랜지스터(M20, M21)가 도통하도록 제어할 수 있는 1개의 제어 라인(/CTRL)을 추가한 구성으로 되는 것이다.
실시예 3의 메모리 셀에 있어서, 제어 라인(/CTRL)이 하이레벨 "H"시에는 추가된 한 쌍의 P형 MOS 트랜지스터(M20, M21)는 작동하지 않기 때문에 데이터 유지 노드 사이(N00과 N10 사이, N01과 N11 사이)는 절단 상태가 된다. 이 절단 상태에서 판독/기록 액세스에 있어서, 1개의 워드 라인(WL)이 동작되면(WL[0]="H", WL[1]="L"), 종래의 메모리 셀과 같은 구성이 되어 종래와 같이 낮은 QoB가 된다. 또, 절단 상태에서 판독/기록 액세스에 있어서, 2개의 워드 라인(WL)이 동작하면(WL[0]="H", WL[1]="H"), 실시예 1의 메모리 셀과 같은 구성이 되어 높은 QoB를 실현할 수 있다.
한편, 실시예 3의 메모리 셀에 있어서 제어 라인(/CTRL)이 로우 레벨 "L"이 되어 추가된 한 쌍의 P형 MOS 트랜지스터(M20, M21)가 작동하는 경우는 데이터 유지 노드 사이(N00과 N10의 사이, N01과 N11의 사이)에 직접 연결되게 되어, 판독/기록 동작시의 메모리 셀의 격차를 보정할 수 있는 것이다. 즉, 다른 한쪽의 메모리 셀이 정상적인 셀인 경우, 이미 한편의 메모리 셀이 불량 셀이었다고 해도, 추가형 PMOS 트랜지스터가 도통하고 있으므로 불량 셀의 "H" 레벨의 전위의 저하를 억제할 수 있게 된다.
또, 실시예 3의 메모리 셀에 있어서, 제어 라인(/CTRL)이 로우 레벨"L"에서
1개의 워드 라인(WL)이 동작하면(WL[0]="H", WL[1]="L"), 판독 안정성이 증대해 높은 QoB를 실현할 수 있다. 또, 2개의 워드 라인(WL)이 동작되면(WL[0]="H", WL[1]="H"), 셀 전류가 개선되기 위한 고속 동작이 가능해지고, 또 판독 안정성도 증대하여 높은 QoB를 실현할 수 있다.
도 22는 실시예 3의 1 비트 영역의 메모리 셀의 레이아웃도를 나타낸다. 종래의 SRAM에 이용되는 메모리 셀의 레이아웃 면적과 비교한 면적 오버헤드는 12%이다.
여기서, 90 nm 프로세스 테크놀로지의 다이나믹 셀 안정성 시뮬레이션에 의해서 얻을 수 있는 비트 에러율(BER)을 이용하고, 1 비트 / 2 셀 모드의 QoB를 평가한다. 또한, 시뮬레이션에는 실시예 1과 같이 도 11에서와 같은 판독 동작 / 기록 동작에 있어서의 시뮬레이션 파형을 이용하고 있다.
도 23 및 도 24의 그래프는 종래의 SRAM 메모리 셀과 실시예 3의 1 비트 / 2 셀 모드의 메모리 셀에 대해서 판독 동작시의 BER 비교 시뮬레이션 결과이다. 도 23의 그래프는 판독 동작을 고속 동작으로 했을 경우, 구체적으로는 워드 라인(WL)의 펄스폭이 1 ns의 경우이다. 또, 도 24의 그래프는 판독 동작을 저속 동작으로 했을 경우, 구체적으로는 워드 라인(WL)의 펄스폭이 20 ns인 경우이다. 또, 도 25의 그래프는 종래 SRAM의 메모리 셀과 실시예 3의 1 비트 / 2 셀 모드의 메모리 셀에 대해서, 기록 동작시의 BER 비교 시뮬레이션 결과이다. 워드 라인(WL)의 펄스폭은 20 ns이다.
또, 도 23(고속 동작시의 비교)의 그래프로부터, 실시예 3의 1 비트 / 2 셀 모드의 메모리 셀에 있어서, 종래의 1 비트 / 2 셀 모드의 메모리 셀에 비해 판독 안정성이 증대하고, 또, 워드 라인(WL)을 2개 동작하는 것으로, 고속 동작시에 있어서의 판독 안정성이 더욱 증대하는 것을 알 수 있다. 구체적으로는, 도 23의 그래프에 있어서, BER이 10-3이 되는 전압이 120 mV 개선되고 있다. 이것으로부터, 추가 트랜지스터에 의해 데이터 파괴 에러를 막을 수 있으므로, 실시예 1보다 저전압 동작이 가능해지는 것을 알 수 있다.
또, 도 24(저속 동작시의 비교)의 그래프로부터, 실시예 3의 1 비트 / 2 셀 모드의 메모리 셀에 있어서, 종래의 1 비트 / 2 셀 모드의 메모리 셀에 비해 판독 안정성이 증대하고, 또, 워드 라인(WL)을 1개만 동작하는 것이 동작 마진이 개선되어 저전압 동작에 있어서 BER의 개선을 볼 수 있고 저속 동작시에 있어서의 판독 안정성이 더욱 증대하는 것을 알 수 있다. 구체적으로는, 도 24의 그래프에 있어서, 1개만 WL을 동작하는 것에 의해, 종래의 메모리 셀과 비교해 BER이 10-3이 되는 전압이 130 mV 개선되고 있다.
또, 도 25(기입 동작시의 비교)의 그래프로부터, 실시예 3의 1 비트 / 2 셀 모드의 메모리 셀에 있어서, 종래의 1 비트 / 2 셀 모드의 메모리 셀에 비해 기록 안정성이 개선되고 있는 것을 알 수 있다.
이상으로부터, 실시예 3의 1 비트 / 2 셀 모드의 메모리 셀은 종래의 메모리 셀(1 비트 / 1 셀 모드)의 드라이브 방법과 비교해서, 판독/기록 동작의 안정성이 증대해 높은 QoB를 실현할 수 있어 우위성이 있는 것을 알 수 있다.
또, 고속 동작에 의한 판독의 경우는 워드 라인을 2개 동작하여 메모리 셀에 액세스 하는 것이, 더욱 판독 동작의 안정성이 증대하고, 보다 높은 QoB를 실현할 수 있게 된다. 또, 저속 동작에 의한 판독의 경우는 워드 라인을 1개 동작하여 메모리 셀에 액세스 하는 것이, 동작 마진이 개선되어 저전압 동작에 대해 판독 동작의 안정성이 증대하고, 보다 높은 QoB를 실현할 수 있게 된다.
아래와 같이 표 1은, 실시예 1 ~ 3의 메모리 셀에 대해서, 각각의 메모리 셀의 용도에 의한 전환의 지침을 나타내고 있다. 상기의 설명은 1 비트 / 2 셀 모드에서 설명했지만, 이것은 1 비트 / M 셀 모드(M은 2 이상)에서도 같은 효과를 기대할 수 있다.
Figure pct00001
또, 아래 표 2는, 실시예 1 ~ 3의 메모리 셀의 특징을 집계한 것이다. 비교 때문에, 종래의 SRAM 메모리 셀에 대해 나타내 보이고 있다. 표 2에 있어서, 기호의 의미는 다음과 같다(×: 나쁨, △ : 보통, ○ : 좋음, ◎ : 우수). 또 표 2에 있어서, 1WL, 2WL은 각각의 실시예의 메모리 셀에 있어서, 워드 라인 1개를 동작하는지, 혹은 워드라인 2개를 동작하는지를 의미하는 것이다.
Figure pct00002
또, 도 26은 실시예 1 ~ 3의 메모리 셀에 대해서, 각각의 메모리 셀의 판독 전류를 비교한 것이다. 2개의 워드 라인(WL)을 동작하는 것으로 판독 전류는 2배 이상 개선되는 것이 나타나고 있다.
또, 상술한 BER의 비교 시뮬레이션 결과가 나타내 보이는 그래프에 관해서, 실시예 1 ~ 3의 메모리 셀의 1 비트 / n 셀 모드(n=1,2)의 메모리 셀과 종래의 SRAM의 메모리 셀의 시뮬레이션 결과를 비교한 그래프를 도 27 내지 도 29에 나타낸다. 도 27은 실시예 1 ~ 3의 메모리 셀의 1 비트 / n 셀 모드(n=1,2)의 메모리 셀과 종래의 SRAM의 메모리 셀과에 대해서, 판독 동작시의 BER의 비교 시뮬레이션 결과가 나타내 보이는 그래프(판독 동작을 고속 동작으로 행한 경우)를 나타내고 있다. 또, 도 28은 실시예 1 ~ 3의 메모리 셀의 1 비트 / n 셀 모드(n=1,2)와 종래의 SRAM의 메모리 셀에 대해서, 판독 동작시의 BER의 비교 시뮬레이션 결과가 나타내 보이는 그래프(판독 동작을 저속 동작으로 행한 경우)를 나타내고 있다. 또, 도 29는 실시예 1 ~ 3의 메모리 셀의 1 비트 / n 셀 모드(n=1,2)와 종래의 SRAM의 메모리 셀과에 대해서, 기록 동작시의 BER의 비교 시뮬레이션 결과가 나타내 보이는 그래프를 나타내고 있다.
실시예 4의 반도체 메모리는, 도 30의 메모리 셀 구성도에 나타내듯이, 실시예 1과 관련되는 메모리 셀(MC01, MC10)의 데이터 유지 노드 사이(N00과 N10의 사이, N01과 N11의 사이)에, 1쌍의 CMOS 스위치(M20, M21)와 상기 CMOS 스위치(M20, M21)를 제어하는 1개의 제어 라인(CTRL)을 추가한 구성으로 되는 것이다. 이와 같은 구성에 의하면, 실시예 1의 반도체 메모리의 메모리 셀보다 신뢰성을 증대할 수 있다. 1 쌍의 CMOS 스위치를 추가하는 것으로서, 실시예 2,3과 비교하여 면적 오버헤드는 커지지만, 보다 트랜지스터의 격차를 보정할 수 있다. 동작에 대해서는 실시예 2와 같으므로 설명은 생략한다.
실시예 5의 반도체 메모리는, 도 31의 메모리 셀 구성도에 나타내듯이, 실시예 1과 관련되는 메모리 셀(MC01, MC10)의 데이터 유지 노드 사이(N00과 N10의 사이, N01과 N11의 사이)에, 1개의 CMOS 스위치(M21)와 상기 CMOS 스위치(M21)를 제어하는 1개의 제어 라인(CTRL)을 추가한 구성으로 되는 것이다. 이와 같은 구성에 의하면, 실시예 1의 반도체 메모리의 메모리 셀보다 신뢰성을 증대할 수 있다.
실시예 6의 반도체 메모리는, 도 32의 메모리 셀 구성도에 나타내듯이, 실시예 1과 관련되는 메모리 셀(MC01, MC10)의 데이터 유지 노드 사이(N00과 N10의 사이, N01과 N11의 사이)에, 스위치(S00, S01)를 추가한 구성으로 되는 것이다. 이와 같은 구성에 의하면, 실시예 1의 반도체 메모리의 메모리 셀보다 신뢰성을 증대할 수 있다.
실시예 7은, 본 발명의 반도체 메모리의 기술적 사상을 DRAM에 적용하는 경우에 대해 설명한다. DRAM은, 콘덴서와 트랜지스터에 의해 전하를 저장하는 기억소자 회로이며, 정보 기억이 전하에 의하여 행해진다. 전하는 시간과 함께 감소하기 때문에 일정시간마다 기억 유지를 위한 재기록(refresh)을 행할 필요가 있으며, 또한 컴퓨터의 전원을 떨어뜨리면 기억 내용은 소거된다. 상술한 SRAM과 비교해 회로가 단순하고 집적도도 간단하게 올릴 수 있고 저비용이기 때문에 컴퓨터의 주메모리에 많이 사용되고 있다.
도 33은 종래의 DRAM의 회로 구성을 나타내고 있다. DRAM의 메모리 셀(MC0, MC1)은 전하를 저장하기 위한 캐패시터(C0, C1)와 캐패시터의 전하의 충/방전을 제어하는 액세스 트랜지스터(M0, M1)의 2 소자로 구성된다. 기억 내용 "H", "L"은 캐패시터에 전하가 존재하는가 어떤가에 대응된다. 또, 각 열에 판독 동작시의 기준 전위를 생성하기 위한 더미 메모리 셀(DMC)을 배치한다. 더미 메모리 셀(DMC)의 캐패시터의 용량(DC)은 통상의 메모리 셀의 반으로 한다.
다음에, 기록 동작의 일례로서 DRAM 메모리 셀(MC0)이 선택되는 경우에 대해 설명한다. 우선, 라이트 앰프에 의해 비트 라인(BL)에 기록 데이터("H" 또는 "L")가 인가된다. 또, 선택된 행의 word line(WL[0])에 하이레벨 "H"이 인가되어 액세스 트랜지스터(M0 또는 M1)가 도통해, 데이터 유지 노드(N0 또는 N1)가 기록 데이터의 전위("H" 또는 "L")로 변화하여 캐패시터(C0)의 전하가 변화한다.
한편, 판독 동작은 선택된 행의 word line을 동작하기 전에 SRAM의 동작과 같이, 프리챠지 회로(도시하지 않음)에 의해 비트선(BL, /BL)을 미리 하이레벨 "H"까지 상승시킨다. 이것에 의해, 비트 라인(BL, /BL)에서는 배선 용량(CBL)에 대한 충전을 해 프리챠지 기간의 완료 후에도 하이레벨 "H"가 유지된다. 또, 프리챠지 기간의 사이, PC 신호를 하이레벨 "H"를 인가하는 것으로써, 더미 메모리 셀의 캐패시터에 전하가 유지되어 있지 않은 상태를 생성한다.
프리챠지 기간의 완료 후, 워드 라인(WL[0]) 및 더미 워드 라인(DWL)을 로우레벨 "L"로부터 하이레벨 "H"로 천이시켜 판독 동작을 실시한다. 캐패시터(C0)의 전하와 비트 라인의 전하의 재분배가 행해져, 유지 데이터의 값에 따라 비트 라인(BL)의 전위는 변화한다. 그리고, 비트 라인(BL, /BL)을 차동입력으로 하는 센스 증폭기에 의해, 비트 라인의 전위차가 검지되어 메모리 셀(MC0)의 기억 내용이 외부로 판독되게 한다.
도 34는 실시예 7의 메모리 셀의 회로 구성도를 나타내고 있다. 실시예 7의 메모리 셀은 도 34에 나타내듯이, 실시예 2와 같이 유지 노드 N0, N1 간에 N형 MOS 트랜지스터(M2)와 상기 N형 MOS 트랜지스터(M2)가 도통하도록 제어할 수 있는 1개의 제어 라인(CTRL)을 추가한 구성으로 되는 것이다. 또, 더미 메모리 셀은 캐패시터(CD2) 및 캐패시터 CD, CD2 사이에 N형 MOS 트랜지스터(MD2)를 추가한 구성으로 된다. 상기 N형 MOS 트랜지스터(MD2)는 제어 라인(CTRL)에 의해 제어된다. 덧붙여, 도 35에 나타내듯이, 더미 메모리 셀에만 캐패시터(CD2), N형 MOS 트랜지스터(MD2)를 추가해 메모리 셀은 종래와 같은 것을 이용하는 구성도 가능하다.
실시예 7의 메모리 셀에 있어서, 제어 라인(CTRL)이 로우레벨 "L"시에는 추가된 N형 MOS 트랜지스터(M2)는 작동하지 않기 때문에 데이터 유지 노드 사이(N0와 N1)는 절단 상태가 된다. 도 37에 나타내듯이, 제어 라인(CTRL)이 로우레벨 "L"(절단 상태)에서 판독/기록 액세스에 있어서, 1개의 워드 라인(WL)이 동작하면(WL[0]= "H", WL[1]="L"), 종래의 메모리 셀과 같은 구성으로 되어, 종래와 같이 낮은 QoB가 된다. 이와 같은 구성은, 실시예 7의 메모리 셀의 1 비트 / 1 셀 모드의 구성이다.
한편, 실시예 7의 메모리 셀에 있어서, 도 38에 나타내듯이, 제어 라인(CTRL)이 하이레벨 "H"에서의 판독 액세스에 있어서, 2개의 워드 라인(WL <0>, WL <1>)을 동작해, 2개의 N형 MOS 트랜지스터(M0, M1)를 작동시켜 동시에 2개의 메모리 셀(MC0, MC1)을 액세스한다. 이것에 의해, 2개의 캐패시터(C0, C1)로부터 데이터의 판독을 실시하게 되어, 데이터를 유지하고 있는 캐패시터의 격차를 보정할 수 있는 것이다.
또한, 실시예 7의 메모리 셀의 동작 시뮬레이션은, 도 39에 나타나는 블럭도의 회로를 구축해, 아래와 같은 조건에서 실시하고 있다.
1) 프로세스 : ASPLA 90nm Generic Middle
2) 프로세스 코너 : FS
3) 온도 : 125 ℃
4) 용량 : 메모리 셀의 용량=30f, 더미 셀의 용량=15f×2, BL의 용량=300f
5) 메모리 셀의 Tr.사이즈 : 액세스 Tr.:Wa/La=0.2마이크론(μ) / 0.1마이크론(μ), 추가한 Tr.:Wc/Lc=0.2마이크론(μ) / 0.1마이크론(μ)
또, pass/fail 판정은 이하와 같고 비트선의 전위차로 평가.판정을 실시한다.
a) BL="1", BL_N="0"으로 판독을 실시한다.
b) 센스 증폭기(sense amp)를 동작하고 나서 15 ns 경과후에 판단한다.
c) 비트 라인의 전위차가, 센스 증폭기에 의해서 충분히 증폭되었을 경우, "pass"라고 판단한다.
d) 한편, 센스 증폭기가 정상적으로 동작하지 않고, 비트 라인의 전위차가 불충분한 경우 "fail"이라고 판단한다(BL에 의해서 N형 MOS 트랜지스터의 게이트가 "ON"되는지 아닌지의 판단).
도 40은 동작 시뮬레이션에 있어서의 판독 파형(pass)을, 도 41은 동작 시뮬레이션에 있어서의 판독 파형(fail)을 나타내고 있다. 메모리 셀(MC0, MC1)에는 "H"가 유지되고 있다. 우선 처음에, PC신호가 "H"에 인가되어 비트 라인(BL, /BL)은 "H"로 충전되고, 더미 메모리 셀(DMC)에는 "L"가 유지되고 있다. 그 후, WL, amp에 "H"를 인가해, 비트 라인(BL, /BL)의 전위차를 센스 증폭기에 의해서 증폭한다. 도 40은 비트 라인의 전위차가 센스 증폭기에 의해서 증폭되어 비트 라인(BL, /BL)의 전위차가 충분히 확보되고 있다. 한편, 도 41은 비트 라인의 전위차가 센스 증폭기에 의해서 정상적으로 증폭되어 있지 않은 상태를 나타내고 있다.
도 42은 시뮬레이션 결과(Fail Bit Count)를 나타낸다. 실시예 7의 메모리 셀의 구성으로 하고 워드 라인(WL)을 2개 동작하는 것으로, 종래의 DRAM 메모리 셀보다 BER을 저감할 수 있는 것을 확인할 수 있다. 구체적으로는 도 42의 그래프에 있어서 BER이 10-2로 되는 전압이 80 mV 개선되고 있다.
본 발명은 컴퓨터의 캐시 기억 장치등에 사용되는 SRAM이나 주메모리등에 사용되는 DRAM에 유용하다.
11 : 메모리 셀 블록
12 : 행 디코더
13 : 열 디코더
14 : 제어 회로

Claims (18)

  1. 각각의 출력이 해당 메모리 셀의 열에 대응해서 배치되는 한 쌍의 비트 라인의 각각에 이르는 경로에 접속되는 크로스커플로 접속된 한 쌍의 인버터와, 상기 비트 라인과 상기 인버터의 출력과의 사이에 설치된 한 쌍의 스위치부와, 상기 스위치부의 도통(導痛)을 제어할 수 있는 1개의 워드 라인으로 구성되는 반도체 메모리 셀로서,
    1 비트가 1 개의 상기 메모리 셀로 구성되는 모드(1 비트 / 1 셀 모드)와 1 비트가 n(n은 2 이상)개의 상기 메모리 셀을 연결해 구성되는 모드(1 비트 / n 셀 모드)를 동적으로 전환하는 것이 가능하고, 상기 1 비트 / n 셀 모드로 전환하는 것에 의해 1 비트의 동작 안정성의 증대 및 판독 동작의 셀 전류를 증대(판독 동작의 고속화)시키고 또한 비트 에러의 자기 복원을 실시할 수 있는 것을 특징으로 하는 반도체 메모리.
  2. 제 1 항에 있어서,
    상기 1 비트 / n 셀 모드는, 인접하는 상기 메모리 셀의 데이터 유지 노드간에, 1쌍의 N형 MOS 트랜지스터와 상기 N형 MOS 트랜지스터가 도통하도록 제어할 수 있는 1 개의 제어 라인을 더 추가한 구성으로 되는 것을 특징으로 하는 반도체 메모리.
  3. 제 1 항에 있어서,
    상기 1 비트 / n 셀 모드는, 인접하는 상기 메모리 셀의 데이터 유지 노드간에, 1쌍의 P형 MOS 트랜지스터와 상기 P형 MOS 트랜지스터가 도통하도록 제어할 수 있는 1 개의 제어 라인을 더 추가한 구성으로 되는 것을 특징으로 하는 반도체 메모리.
  4. 제 1 항에 있어서,
    상기 1 비트 / n 셀 모드는, 인접하는 상기 메모리 셀의 데이터 유지 노드간에, 1쌍의 CMOS 스위치와 상기 CMOS 스위치가 도통하도록 제어할 수 있는 1 개의 제어 라인을 더 추가한 구성으로 되는 것을 특징으로 하는 반도체 메모리.
  5. 제 1 항에 있어서,
    상기 1 비트 / n 셀 모드는, 인접하는 상기 메모리 셀의 데이터 유지 노드간에, 1개의 CMOS 스위치와 상기 CMOS 스위치가 도통하도록 제어할 수 있는 1 개의 제어 라인을 더 추가한 구성으로 되는 것을 특징으로 하는 반도체 메모리.
  6. 제 1 항에 있어서,
    상기 1 비트 / n 셀 모드는, 인접하는 상기 메모리 셀의 데이터 유지 노드간에, 1 쌍의 스위치부를 더 추가한 구성으로 되는 것을 특징으로 하는 반도체 메모리.
  7. 전하를 저장하기 위한 캐패시터와, 상기 캐패시터에의 전하의 충/방전을 제어하는 액세스 트랜지스터와, 상기 액세스 트랜지스터를 제어할 수 있는 1 개의 워드 라인으로 구성되는 반도체 메모리의 메모리 셀로서,
    1 비트가 1 개의 상기 메모리 셀로 구성되는 모드(1 비트 / 1 셀 모드)와, 1 비트가 n(n은 2 이상)개의 상기 메모리 셀을 연결해 구성되는 모드(1 비트 / n 셀 모드)를 동적으로 전환하는 것이 가능하고, 상기 1 비트 / n 셀 모드로 전환하는 것에 의해 1 비트의 동작 안정성의 증대 및 판독 동작의 셀 전류를 증대(판독 동작의 고속화)를 행하고, 또한 비트 에러의 자기 복원을 실시할 수 있는 것을 특징으로 하는 반도체 메모리.
  8. 제 7 항에 있어서,
    상기 1 비트 / n 셀 모드는, 인접하는 상기 메모리 셀의 데이터 유지 노드간에, 1개의 CMOS 스위치와 상기 CMOS 스위치가 도통하도록 제어할 수 있는 1 개의 제어 라인을 더 추가한 구성으로 되는 것을 특징으로 하는 반도체 메모리.
  9. 제 7 항에 있어서,
    상기 1 비트 / n 셀 모드는, 인접하는 상기 메모리 셀의 데이터 유지 노드간에, 1개의 N형 MOS 트랜지스터와 상기 N형 MOS 트랜지스터가 도통하도록 제어할 수 있는 1 개의 제어 라인을 더 추가한 구성으로 되는 것을 특징으로 하는 반도체 메모리.
  10. 제 7 항에 있어서,
    상기 1 비트 / n 셀 모드는, 인접하는 상기 메모리 셀의 데이터 유지 노드간에, 1개의 스위치부를 추가한 구성으로 되는 것을 특징으로 하는 반도체 메모리.
  11. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 1 비트 / n 셀 모드에서 n이 2일 경우(1 비트 / 2 셀 모드), 2 개의 상기 메모리 셀의 2 개의 워드 라인 중 1 개의 워드 라인만을 하이레벨로 천이 시키는 것에 의하여 데이터 판독 동작의 안정성을 증대시킬 수 있는 것을 특징으로 하는 반도체 메모리.
  12. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 1 비트 / n 셀 모드에서 n이 2일 경우(1 비트 / 2 셀 모드), 2 개의 상기 메모리 셀의 2 개의 워드 라인을 하이레벨로 천이 시키는 것에 의하여 판독 동작의 셀 전류의 증대(판독 동작의 고속화) 및 데이터 기록 동작의 안정성을 증대시킬 수 있는 것을 특징으로 하는 반도체 메모리.
  13. 제 1 항에 있어서,
    상기 모드의 전환은 메모리블록 단위로 실시하는 것을 특징으로 하는 반도체 메모리.
  14. 제 1 항의 반도체 메모리를 구비한 컴퓨터에, 메모리 점유율이 소정의 문턱치 이하의 경우에, 상기 1 비트 / 1 셀 모드로부터 상기 1 비트 / n 셀 모드로 전환하는 스텝을 실행시키는 것을 특징으로 하는 프로그램.
  15. 제 1 항의 반도체 메모리를 구비한 컴퓨터에, 배터리 잔존량이 소정의 문턱치 이하가 되었을 경우에, 상기 1 비트 / 1 셀 모드로부터 상기 1 비트 / n 셀 모드로 전환하는 스텝을 실행시키는 것을 특징으로 하는 프로그램.
  16. 제 1 항의 반도체 메모리를 구비한 컴퓨터에, 메모리 셀의 동작 속도 또는 동작 전압이 소정의 문턱치 이하가 되었을 경우에, 상기 1 비트 / 1 셀 모드로부터 상기 1 비트 / n 셀 모드로 전환하는 스텝을 실행시키는 것을 특징으로 하는 프로그램.
  17. 제 1 항의 반도체 메모리를 구비한 컴퓨터에, 메모리 셀의 동작 마진이 소정의 문턱치 이하가 되었을 경우에, 상기 1 비트 / 1 셀 모드로부터 상기 1 비트 / n 셀 모드로 전환하는 스텝을 실행시키는 것을 특징으로 하는 프로그램.
  18. 제 1 항의 반도체 메모리를 구비한 컴퓨터에, 메모리 셀의 유지 상태를 파기해야 할 조건이 성립한 경우에, 상기 1 비트 / 1 셀 모드로부터 상기 1 비트 / n 셀 모드 또는 상기 1 비트 / n 셀 모드로부터 상기 1 비트 / 1 셀 모드로 전환하는 스텝을 실행시키는 것을 특징으로 하는 프로그램.
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