JP4171201B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、データの入出力端子を複数系統有するマルチポート型の半導体静的記憶装置（以下、ＳＲＡＭと略称する）に関し、特にそれぞれリード・ライト動作のポートが限定されているデュアルポート（２ポート）ＳＲＡＭに関する。
【０００２】
【従来の技術】
マルチメディア機器の進歩を受けて、半導体デバイス、とりわけＳＲＡＭの高速化に対する要求は年々増加している。ＳＲＡＭは、数ある半導体記憶装置の中でも特に高速化に適しており、その需要は増大してきている。
【０００３】
ＳＲＡＭには、一般的に、データの入出力ポートが一系統であるシングルポート型と複数系統であるマルチポート型に分類されるが、マルチポート型ＳＲＡＭは、特に高転送レートを実現する目的で使用されている。マルチポート型ＳＲＡＭの中でも、ポートを２系統備えたデュアルポートＳＲＡＭが使用される場合が多い。デュアルポートＳＲＡＭでは、２つのポートを同時に動作させることができ、シングルポート単独動作と比較して、単純に２倍の転送レートで動作することができるという点で、高速動作に適している。デュアルポートＳＲＡＭの中でも、特に各ポートをそれぞれ書き込み用（ライト）と読み出し用（リード）に限定した構成（１リード１ライト型）がよく用いられる。
【０００４】
図８に、８トランジスタ（Ｔｒ）型のデュアルポートＳＲＡＭのメモリセル構成を示す。１つのメモリセルは、ＣＭＯＳインバータ（ＰＭＯＳ、ＮＭＯＳトランジスタ各１つで構成される）が２つ、アクセストランジスタが４つの計８トランジスタで構成されている。かかる８Ｔｒ型は、アクセストランジスタが４つであるため、デュアルポートＳＲＡＭメモリセルの中でも、セル面積が小さく、最も良く用いられるメモリセルである。（なお、インバータの構成はＣＭＯＳ型だけには限定されない。）
図８において、メモリセル１ａ、１ｂは、それぞれ、リング状に接続されメモリ回路の記憶分部となるラッチを構成する２つのインバータ４、１対のライトアクセストランジスタ（ＮＭＯＳ）２、および１対のリードアクセストランジスタ（ＮＭＯＳ）３により構成される。
【０００５】
また、ＷＷＬはライトワード線、ＲＷＬはリードワード線、ＷＢＬ１、ＷＢＬ２はライトビット線（正）、／ＷＢＬ１、／ＷＢＬ２はライトビット線（負）、ＲＢＬ１、ＲＢＬ２はリードビット線（正）、／ＲＢＬ１、／ＲＢＬ２はリードビット線（負）である。
【０００６】
ＳＡ１、ＳＡ２は、それぞれ、リードビット線ＲＢＬ１と／ＲＢＬ１の間、リードビット線ＲＢＬ２と／ＲＢＬ２間の電位差を増幅するセンスアンプである。
【０００７】
１ａ、１ｂはロウ方向（ワード線方向）に隣あったメモリセルであり、カラム方向（ビット線方向）では互いに別々のビット線に接続されているが、ロウ方向（ワード線ＷＷＬ、ＲＷＬ）ではリード・ライトそれぞれに共通である。
【０００８】
なお、特に記述がない場合、アクセストランジスタ２、３の基盤電位は接地電位ＶＳＳとして、図中では記述を省略する。
【０００９】
ＳＲＡＭのアクセスタイムは、外部より制御信号が入力されて、記憶データが外部に読み出されるまでの時間であるが、この時間の中で、最も時間を要しているのは、実際にメモリセルからデータを読み出す時の時間である。リード動作を行っているメモリセル１ｂに注目すると、リードワード線ＲＷＬが活性化状態になり、メモリセルからのデータ（読み出しデータ）によりビット線（ＲＢＬ２、／ＲＢＬ２）が充電される時間がアクセスタイムの多くを占める。これは、メモリセルを構成するトランジスタのサイズが小さい、すなわち電流能力の小さいメモリセルが、比較的長い配線（負荷抵抗、負荷容量が大きい）であるビット線を充電するのに時間を要するためである。ビット線に出力された電位（ＲＤ、／ＲＤ）は、後段のセンスアンプ（以下、ＳＡと略称する）で増幅された後、外部に出力される。この増幅動作の際、ＳＡのオフセットや、ビット線のノイズなどの影響により、誤読み出しをする可能性がある。これを防止するために、ＳＡで増幅する際のビット線の電位は大きいほどよく、この電位を得るまでの時間が必要になる。
【００１０】
【発明が解決しようとする課題】
しかしながら、デュアルポートＳＲＡＭの場合、２ポート同時にかつそれぞれロウ方向で隣接したメモリセルがアクセスされる時が問題となる。例えば、図８に示すように、メモリセル１ａがライト動作を、メモリセル１ｂがリード動作を同時に行うことがある。この場合、メモリセル１ａはライト動作を行う必要から、ライトワード線ＷＷＬが活性化される。また、メモリセル１ｂはリード動作を行う必要から、リードワード線ＲＷＬが活性化される。しかしながら、これら両ワード線ＷＷＬ、ＲＷＬは、それぞれ、メモリセル１ａと１ｂに共通に接続されているため、メモリセル１ａ、１ｂに対して両ワード線が同時に活性化されることになる。
【００１１】
この場合、特に問題となるのは、リード動作を行うメモリセル１ｂ側のリードビット線ＲＢＬ２、／ＲＢＬ２である。インバータラッチ４からは、２対のアクセストランジスタを通じて、リードビット線ＲＢＬ２、／ＲＢＬ２だけでなく、ライトビット線ＷＢＬ２、／ＷＢＬ２も負荷となるため、駆動するべきビット線負荷容量が２倍になり、結果としてリードビット線ＲＢＬ２、／ＲＢＬ２の駆動が遅れてしまうことになる。
【００１２】
リードビット線の駆動の遅れは、ＳＡの駆動タイミングの遅れにつながり、結果として、アクセスタイムの増大に直結してしまう。
【００１３】
なお、この時のライトビット線ＷＢＬ２、／ＷＢＬ２に読み出されたデータは何ら使用されることはなく、あたかも擬似的な読み出しリードデータ（ＰＲＤ）となる。
【００１４】
また、メモリセル１ａにおいて、ライト用アクセストランジスタ２から書き込まれたライトデータＷＤ、／ＷＤは、リード用アクセストランジスタ３を通じて、リードビット線ＲＢＬ１、／ＲＢＬ１にも伝わるが、ライトビット線ＷＢＬ１、／ＷＢＬ１を駆動するライトアンプの電流能力は高いため、リードビット線ＲＢＬ１、／ＲＢＬ１によるライト動作の遅れは生じない。
【００１５】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、各ポートがライトとリードで固定の場合に、２ポートが同時に同一のロウアドレスをアクセスした際のアクセス動作を高速化した半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】
本発明は、リード動作とライト動作のアクセス能力に差をつけることで、前記の目的を達成するものである。
【００１７】
まず、リード動作とライト動作の動作マージンに着目する。一般的にライト動作は、外部よりライトデータを入力すると同時にアドレス系を並行して動作させることができるため、比較的タイミングにマージンがあり、かつ、その時間は外部仕様に制限されない。（一般的に、ライト時間のスペックは存在しない。すなわち、サイクル内でライト動作が完了するならば、遅くなることは何ら問題にはならない。）それに比べて、リード動作は、メモリ回路ではもっとも重要なスペックであるアクセス時間として外部仕様で決定されるため、最優先に動作を行わないといけない。よって、これら特徴により、ライト動作を動作が完了できる範囲で意図的に遅くし、そのかわりにリード動作を優先させることで、読み出し動作を高速にするものである。
【００１８】
すなわち、従来、均等に設計されているライトアクセス経路とリードアクセス経路において、ライト側の経路に対するアクセス時間をリード側のそれに比べて遅くする。それにより、メモリセルから見たライトビット線の負荷容量が小さくなり、結果としてその分だけリードビット線に対する駆動力を増やすことができるということである。
【００１９】
具体的には、ＮＭＯＳで構成されるアクセストランジスタを制御することで実現する方法としては、以下の手段を講じる。
・ライトアクセストランジスタのゲート幅をリード側のそれに比べて短くする。
・ライトアクセストランジスタのゲート長をリード側のそれに比べて長くする。
・ライトアクセストランジスタのゲート酸化膜厚をリード側のそれに比べて厚くする。
・ライトアクセストランジスタのゲートのオン電圧（Ｖｇｓ）をリード側のそれに比べて低くする。
・ライトアクセストランジスタの基盤電圧（Ｖｂｓ）をリード側のそれに比べて低くする。
・ライトアクセストランジスタの閾値電圧をリード側のそれに比べて高くする。
【００２０】
また、アクセストランジスタ以外で実現する方法としては、ライト経路の抵抗成分をリード側のそれよりも大きくする、
といった方法があげられる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、各実施の形態を通じて、半導体記憶装置としてデュアルポートＳＲＡＭを例にあげて説明する。
【００２２】
（実施の形態１）
図１は、本発明の実施の形態１に係るデュアルポートＳＲＡＭのメモリセル構成を示す回路図である。
【００２３】
メモリセル１ａ２、１ｂ２は、それぞれ、リング状に接続された２つのインバータ４、一対のライトアクセストランジスタ２１、および一対のリードアクセストランジスタ３により構成される。（ｍ１、／ｍ１）および（ｍ２、／ｍ２）は、それぞれ、メモリセル１ａ２、１ｂ２内のインバータ４の出力ノード（ストレージノード）である。
【００２４】
また、ＷＷＬはライトワード線、ＲＷＬはリードワード線、（ＷＢＬ１、／ＷＢＬ１）、（ＷＢＬ２、／ＷＢＬ２）はライトビット線（正、負）、（ＲＢＬ１、／ＲＢＬ１）、（ＲＢＬ２、／ＲＢＬ２）はリードビット線（正、負）である。センスアンプＳＡ１およびＳＡ２は、それぞれ、リードビット線（ＲＢＬ１、／ＲＢＬ１）およびリードビット線（ＲＢＬ２、／ＲＢＬ２）に接続される。
【００２５】
本実施の形態では、ライトアクセストランジスタ２１のゲート幅をリードアクセストランジスタ３のそれに比べて短くする。これにより、ライト側の電流量を減少させ、その分の電流をリード側に供給することができ、リードビット線に対する駆動能力が高められ、リード動作の高速化を図ることができる。
【００２６】
図２に、ライト時とリード時における図１の各部信号のタイミングチャートを示す。
【００２７】
図２では、メモリセル１ａ２にライト動作、メモリセル１ｂ２にリード動作といったリード・ライト同時アクセスをさせており、そのため、リードワード線ＲＷＬとライトワード線ＷＷＬを同じタイミングで駆動している。
【００２８】
ＳＡＥ（Sense Amp Enable）は、センスアンプＳＡ１、ＳＡ２を駆動させるタイミング信号である。
【００２９】
また、図２では、実線で示した波形が、リードアクセストランジスタ３よりもライトアクセストランジスタ２１のゲート幅を短くした本実施の形態の場合を示し、点線で示した波形が、リードアクセストランジスタ３とライトアクセストランジスタ２のゲート幅が同じである従来の場合を示している。
【００３０】
リードライト動作が始まると、まず、ライトワード線ＷＷＬとリードワード線ＲＷＬが活性化される（論理「Ｌ」から論理「Ｈ」に変化する）。
【００３１】
メモリセル１ａ２側に着目すると、ライトデータは外部よりライトビット線ＷＢＬ１、／ＷＢＬ１に入力されており、ライトワード線ＷＷＬが活性化することで、ライトビット線ＷＢＬ１、／ＷＢＬ１の情報がメモリセルに書き込まれ始める。図２では、ライトビット線ＷＢＬ１、／ＷＢＬ１がそれぞれ論理「Ｈ」、「Ｌ」、すなわち論理「Ｈ」書込みの場合である。これにより、ストレージノードｍ１、／ｍ１が、それぞれ、論理「Ｌ」、「Ｈ」である状態、すなわち論理「Ｌ」保持状態から、論理「Ｈ」、「Ｌ」、つまり論理「Ｈ」保持状態に書き換わる。
【００３２】
しかしながら、ライトアクセストランジスタ２１のゲート幅が短く設定されているため、ライトアクセストランジスタ２１の電流量が減り、ストレージノードｍ１、／ｍ１の状態が書き変わるまでの時間が、従来に比べてｔＷ分長くなる。
【００３３】
この時、ワード線が活性化した直後はストレージノードｍ１、／ｍ１の状態が書き換わっていないため、リードビット線ＲＢＬ１、／ＲＢＬ１には、それぞれ、ストレージノードｍ１、／ｍ１に元々保持されていたデータ「Ｌ」、「Ｈ」が読み出され始めるが、ストレージノードｍ１、／ｍ１の状態が書き換わると同時に、そのデータが読み出される、という動作を行う。ライト動作であるため、リードビット線ＲＢＬ１、／ＲＢＬ１の不安定な動作は全く無視される。
【００３４】
次に、メモリセル１ｂ２に着目すると、こちら側はリード動作であるため、リードワード線ＲＷＬが活性化すると同時に、ストレージノードｍ２、／ｍ２にあらかじめ保持されているデータ「Ｈ」、「Ｌ」がそれぞれビット線ＲＢＬ２、／ＲＢＬ２に読み出される。この時、ライトワード線ＷＷＬも活性化しているため、その保持データがライトビット線ＷＢＬ２、／ＷＢＬ２にも現われる。しかしながら、ライトアクセストランジスタ２１のゲート幅が短く設定されているため、ストレージノードｍ２、／ｍ２からそれぞれライトビット線ＷＢＬ２、／ＷＢＬ２へ流れる電流は少なくなっている。よって、ライトビット線ＷＢＬ２、／ＷＢＬ２の電圧変化は、従来の場合（点線）と比較して小さくなる（実線）。
【００３５】
リードビット線ＲＢＬ２、／ＲＢＬ２には、リードワード線ＲＷＬの活性化と同時に、ストレージノードｍ２、／ｍ２のデータが読み出される。しかしながら、ストレージノードｍ２、／ｍ２のデータ読み出し電流、すなわちインバータ４の駆動力は一定であり、ライトビット線ＷＢＬ２、／ＷＢＬ２への電流量が減少しているため、結果として、リードビット線ＲＢＬ２、／ＲＢＬ２に供給される電流量が増し、リードビット線ＲＢＬ２、／ＲＢＬ２の電圧振幅を大きくすることができる。ここで、センスアンプＳＡ２がリードビット線ＲＢＬ２、／ＲＢＬ２の電位を増幅する際のその間の電位差をｖＲＢＬとすると、ゲート幅を短くしたライトアクセストランジスタ２１により、ｖＲＢＬに到達するまでの時間がｔＳＡＥ分だけ高速化される。よって、アクセスタイムにおいても、このｔＳＡＥ分の高速化を実現することができる。
【００３６】
本実施の形態では、ライトアクセストランジスタのゲート幅を短くしたが、反対に、リードアクセストランジスタのゲート幅をライトアクセストランジスタのそれより長くすることも可能である。しかしながら、ライトアクセストランジスタのゲート幅を短くするほうが、チップ面積の削減につながり、コストの面からもより効果的である。
【００３７】
また、ゲート幅でなく、ゲート長を変更することも可能で、その場合は、ライトアクセストランジスタのゲート長をリードアクセストランジスタのそれよりも長くすることで本発明を実現することができる。
【００３８】
さらに、プロセス工程でゲート酸化膜厚を変更することにより本発明を実現することも可能である。その場合は、ライトアクセストランジスタのゲート酸化膜厚を厚くする、または、リードアクセストランジスタのゲート酸化膜厚を薄くすることで本発明を実現することができる。
【００３９】
（実施の形態２）
図３は、本発明の実施の形態２に係るデュアルポートＳＲＡＭのメモリセルおよびその周辺回路の構成を示す回路ブロック図である。
【００４０】
本実施の形態では、ワード線の論理「Ｈ」レベルを制御することで、リード動作の高速化を実現している。
【００４１】
図３において、５はライトワード線ＷＷＬを駆動するライトワード線ドライバ、６は電源電圧ＶＤＤから所望の電圧ＶＤＤｉｎ（ＶＤＤｉｎ＜ＶＤＤ）を生成して、ライトワード線ドライバ５に供給する降圧回路、７はライトワード線ドライバ５を制御するライトロウデコーダである。なお、図３において、図８と同じ要素については、同じ符号を付して説明を省略する。
【００４２】
ライトロウデコーダ７は、入力されたライトアドレス信号を受けて、アクセス対象となるライトワード線に対応したライトワード線ドライバ５を制御する。ライトロウデコーダ７にはＶＤＤが供給されているため、ライトロウデコーダ７から出力される信号ＷＷＬｐの論理「Ｈ」レベルはＶＤＤである。ライトワード線ドライバ５には、降圧回路６によりＶＤＤｉｎが供給されているため、ライトワード線ドライバ５が信号ＷＷＬｐを受けて出力するライトワード線ＷＷＬの論理「Ｈ」レベルはＶＤＤｉｎとなる。このように、ライトワード線ドライバ５は、ライトワード線を駆動する機能に加えて、入出力信号の電圧を変換する機能を有する。
【００４３】
図４は、図３の構成における各部信号のタイミングチャートである。
【００４４】
図４において、ライトワード線ドライバ５により、ライトワード線ＷＷＬの論理「Ｈ」レベルはＶＤＤｉｎになっている。ここで、ライトアクセストランジスタ２に着目すると、ライトワード線ＷＷＬがＶＤＤｉｎ、すなわちライトアクセストランジスタ２のゲート電位がＶＤＤｉｎであるため、ライトアクセストランジスタ２のゲート・ソース間電圧ＶｇｓはＶＤＤｉｎとなり、従来の、ライトワード線ＷＷＬの論理「Ｈ」レベルがＶＤＤである場合と比較して、ΔＶｇｓ＝（ＶＤＤ−ＶＤＤｉｎ）だけゲート電圧が低下する。これにより、ライトアクセストランジスタ２を流れる電流量が減少する。ここで、メモリセル１ｂに着目すると、図４に示すように、ライトビット線ＷＢＬ２、／ＷＢＬ２における振幅変化の傾きが小さくなり、その分の電流がリードビット線に供給されるため、リードビット線ＲＢＬ２、／ＲＢＬ２における振幅変化の傾きが大きくなる。よって、センスアンプＳＡ２が動作するために必要な電圧ｖＲＢＬに到達するための時間が、ｔＳＡＥ２だけ早くなるため、最終的にアクセスタイムをｔＳＡＥだけ早くすることができる。
【００４５】
図５は、図３とは逆に、リードワード線ＲＷＬの電圧を昇圧する場合の構成を示す回路ブロック図である。８はリードワード線ＲＷＬを駆動するリードワード線ドライバ、９は制御信号Ｃｏｎを受けて電源電圧ＶＤＤから制御電圧を生成してリードワード線ドライバ８に供給する昇圧回路、１０はリードロウデコーダである。昇圧回路９により、リードワード線ドライバ８に供給される電圧をＶＤＤからＶＤＤｉｎ２（ＶＤＤｉｎ２＞ＶＤＤ）に変換し、リードワード線ＲＷＬの論理「Ｈ」レベルをＶＤＤｉｎ２とすることで、リードアクセストランジスタ３のゲート・ソース間電圧を大きくすることができる。そのため、リードアクセストランジスタ３の電流量が増え、リード動作の高速化を実現することができる。
【００４６】
ここで、本実施の形態では、アクセストランジスタの能力を制御しているという点では、実施の形態１と同じであるが、メモリセルを直接変更しているのではない。というのは、本実施の形態によれば、すでに完成しているメモリブロック（メモリセルおよび周辺回路を含めたメモリ全体）の外部に、ライトワード線ドライバ５またはリードワード線ドライバ８にそれぞれ降圧電圧または昇圧電圧を供給する降圧回路６または昇圧回路９を追加することで本発明を実現できるため、既存ライブラリにも少ない工数で対応するできることに利点がある。
【００４７】
（実施の形態３）
図６は、本発明の実施の形態３に係るデュアルポートＳＲＡＭのメモリセルおよびその周辺回路の構成を示す回路ブロック図である。
【００４８】
本実施の形態では、アクセストランジスタの閾値を制御することで、リード動作の高速化を実現する。
【００４９】
図６において、１１、１２は、電源電圧ＶＤＤ、接地電位ＶＳＳおよび制御信号Ｃｏｎ２により、アクセストランジスタの基盤電位を制御する基盤電位発生回路である。
【００５０】
ＭＯＳトランジスタは、基盤電位を変更することで、その閾値Ｖｔが変わるため、電流能力が変化する。本実施の形態では、この現象を利用し、ライトアクセストランジスタ２の基盤電位ＶＢＢＷを、従来の接地電位ＶＳＳよりも低電位側に変化させる（ＶＢＢＷ＜ＶＳＳ）。これにより、ライトアクセストランジスタ２の閾値Ｖｔが擬似的に大きくなり、電流能力が低下する。よって、リードアクセス時間を短縮することが可能となる。
【００５１】
また、リードアクセストランジスタ３に対しても、逆に基盤電位ＶＢＢＲを従来の接地電位ＶＳＳよりも高電位側にシフトすることで、擬似的に閾値Ｖｔを下げ、電流能力を向上させることにより、リードアクセス時間の短縮を実現できるものである。
【００５２】
なお、トランジスタの閾値を変化させるのは、プロセス工程においても実現可能（マルチＶｔ化）であり、拡散条件を変更し、ライトアクセストランジスタの閾値をリードアクセストランジスタのそれよりもあらかじめ高く設定することで、同様の効果を得ることも可能である。
【００５３】
（実施の形態４）
図７（ａ）は、本発明の実施の形態４に係るデュアルポートＳＲＡＭの一メモリセルおよびそれに付随する寄生抵抗を示す回路図である。
【００５４】
図７（ａ）において、ＷＡ１およびＷＡ２は、それぞれ、ライトビット線ＷＢＬおよび／ＷＢＬに接続されたライトアクセストランジスタ、ＲＡ１およびＲＡ２は、それぞれ、リードビット線ＲＢＬおよび／ＲＢＬに接続されたリードアクセストランジスタであり、一対のインバータ４と合わせてメモリセルを構成する。Ｒ１〜Ｒ１４は、各アクセストランジスタのソース、ドレイン、ゲートの各部に生じる寄生抵抗である。
【００５５】
本実施の形態では、この寄生抵抗成分にリード経路とライト経路とで差を意図的に設けることで、リード動作の高速化を図る。
【００５６】
図７（ｂ）に示すように、ライトワード線ＷＷＬとライトアクセストランジスタＷＡ１、ＷＡ２のゲート電極とを並列に接続する際のコンタクトの数を、リードワード線ＲＷＬとリードアクセストランジスタＲＡ１、ＲＡ２のゲート電極とを並列に接続する際のコンタクトの数よりも少なくすることで、ゲート側の寄生抵抗をＲ１１＞Ｒ１２、Ｒ１３＞Ｒ１４とすることができる。
【００５７】
また、ライトビット線ＷＢＬとライトアクセストランジスタＷＡ１のソース（またはドレイン）電極、およびライトビット線／ＷＢＬとライトアクセストランジスタＷＡ２のソース（またはドレイン）とを接続する際のコンタクトの数を、それぞれ、リードビット線ＲＢＬとリードアクセストランジスタＲＡ１のソース（またはドレイン）、およびリードビット線／ＲＢＬとリードアクセストランジスタＲＡ２とを接続する際のコンタクトの数を少なくすることで、ソースまたはドレイン側の寄生抵抗をＲ１＞Ｒ２、Ｒ３＞Ｒ４とすることができる。
【００５８】
また、ライトアクセストランジスタＷＡ１、ＷＡ２とストレージノードｍ１、／ｍ１との接続、およびリードアクセストランジスタＲＡ１、ＲＡ２とストレージノードｍ１、／ｍ１との接続に対しても、上記と同様の方法により、寄生抵抗をＲ５＞Ｒ６、Ｒ７＞Ｒ８とすることができる。
【００５９】
または、図７（ｃ）に示すように、レイヤーの変更に伴うコンタクト数の違いによっても、リード経路とライト経路とで寄生抵抗成分に差をつけることができる。
【００６０】
すなわち、ライトワード線ＷＷＬ（第２配線）をリードワード線ＲＷＬ（第１配線）よりもより上位のレイヤーでレイアウトすることで、ライトアクセストランジスタＷＡ１、ＷＡ２のゲート電極に接続される直列のコンタクト数が多く必要になり、Ｒ１１＞Ｒ１２、Ｒ１３＞Ｒ１４となる。
【００６１】
同様に、ビット線にも応用でき、ライトビット線ＷＢＬ、／ＷＢＬ（第２配線）をリードビット線ＲＢＬ、／ＲＢＬ（第１配線）よりもより上位のレイヤーでレイアウトすることで、Ｒ１＞Ｒ２、Ｒ３＞Ｒ４となる。
【００６２】
なお、寄生抵抗成分を制御する手段として、コンタクト数の違いを挙げたが、単純にワード線やビット線の配線長に差を設けることもできる。
【００６３】
または、図７（ｄ）に示すように、リードアクセストランジスタＲＡ１、ＲＡ２のゲート電極を、ポリシリコンに抵抗成分の金属シリサイドを重ねたシリサイド構造にすることでも、リード経路とライト経路とで抵抗成分に差をつけることができる。
【００６４】
さらに、ソース、ドレイン部分をサリサイド構造にすることもできる。
【００６５】
【発明の効果】
以上説明したように、本発明によれば、ライトアクセス経路とリードアクセス経路とに能力差を設け、動作が完了できる範囲でライトアクセスを遅らせることにより、リードアクセスを高速化することが可能になる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係るデュアルポートＳＲＡＭのメモリセル構成を示す回路図
【図２】 図１の構成における各部信号のタイミングチャート
【図３】 本発明の実施の形態２に係るデュアルポートＳＲＡＭのメモリセルおよびその周辺回路の構成を示す回路ブロック図
【図４】 図３の構成における各部信号のタイミングチャート
【図５】 本発明の実施の形態２に係るデュアルポートＳＲＡＭのメモリセルおよびその周辺回路の変形例を示す回路ブロック図
【図６】 本発明の実施の形態３に係るデュアルポートＳＲＡＭのメモリセルおよびその周辺回路の構成を示す回路ブロック図
【図７】 本発明の実施の形態４に係るデュアルポートＳＲＡＭの一メモリセルおよびそれに付随する寄生抵抗成分を示す図
【図８】 従来のデュアルポートＳＲＡＭのメモリセル構成を示す回路図
【符号の説明】
１ａ、１ｂ、１ａ２、１ｂ２ メモリセル
２１ ライトアクセストランジスタ
３ リードアクセストランジスタ
４ インバータ
５ ライトワード線ドライバ
６ 降圧回路
７ ライトロウデコーダ
８ リードワード線ドライバ
９ 昇圧回路
１０ リードロウデコーダ
１１、１２ 基盤電位発生回路
ＷＡ１、ＷＡ２ ライトアクセストランジスタ
ＲＡ１、ＲＡ２ リードアクセストランジスタ
Ｒ１〜Ｒ１４ 寄生抵抗
ＳＡ１、ＳＡ２ センスアンプ

Claims (19)

1. 第１および第２のメモリセルを備え、前記第１および第２のメモリセルの各々は、リードとライト動作のポートが固定されており、一対の第１のトランジスタと、一対の第２のトランジスタと、リング状に接続された一対の第１のインバータとにより構成され、前記第１のトランジスタはライト動作に使用され、前記第２のトランジスタはリード動作に使用され、
   前記第１および第２のメモリセルの前記第１のトランジスタのゲートは、ライトワード線に共通に接続され、
   前記第１および第２のメモリセルの前記第２のトランジスタのゲートは、リードワード線に共通に接続され、
   前記ライトワード線と前記リードワード線とを同時に活性化させ、前記第１のメモリセルに対して書き込み動作を行い、前記第２のメモリセルに対して読み出し動作を行う際に、前記第２のメモリセルにおいて、前記第１のトランジスタを流れる第１の電流が前記第２のトランジスタを流れる第２の電流よりも少ないことを特徴とする半導体記憶装置。
2. 前記第１の電流と前記第２の電流との電流差は、前記第１のトランジスタと前記第２のトランジスタによって決定されることを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１のトランジスタのゲート幅が、前記第２のトランジスタのゲート幅よりも短いことを特徴とする請求項１または２記載の半導体記憶装置。
4. 前記第１のトランジスタのゲート長が、前記第２のトランジスタのゲート長よりも長いことを特徴とする請求項１または２記載の半導体記憶装置。
5. 前記第１のトランジスタの閾値電圧が、前記第２のトランジスタの閾値電圧よりも高いことを特徴とする請求項１または２記載の半導体記憶装置。
6. 前記第１のトランジスタのゲート酸化膜厚が、前記第２のトランジスタのゲート酸化膜厚よりも厚いことを特徴とする請求項１または２記載の半導体記憶装置。
7. 前記第１のトランジスタの動作時の第１のゲート・ソース間電圧は、前記第２のトランジスタの動作時の第２のゲート・ソース間電圧よりも小さいことを特徴とする請求項１または２記載の半導体記憶装置。
8. 前記半導体記憶装置は、前記第１のゲート・ソース間電圧を生成する第１の電圧変換回路、または前記第２のゲート・ソース間電圧を生成する第２の電圧変換回路の少なくとも一方を備えることを特徴とする請求項７記載の半導体記憶装置。
9. 前記第１のトランジスタの第１のソース・基盤間電圧は、前記第２のトランジスタの第２のソース・基盤間電圧よりも大きいことを特徴とする請求項１または２記載の半導体記憶装置。
10. 前記半導体記憶装置は、前記第１のソース・基盤間電圧を生成する第３の電圧変換回路、または前記第２のソース・基盤間電圧を生成する第４の電圧変換回路の少なくとも一方を備えることを特徴とする請求項９記載の半導体記憶装置。
11. 前記第１の電流と前記第２の電流との電流差は、ライト経路の第１の抵抗成分とリード経路の第２の抵抗成分によって決定されることを特徴とする請求項１記載の半導体記憶装置。
12. 前記第１の抵抗成分は、前記第１のトランジスタの第１のゲート電極と第１の配線とを接続し、かつ並列に配置される第１のコンタクトの数で決定され、
    前記第２の抵抗成分は、前記第２のトランジスタの第２のゲート電極と第２の配線とを接続し、かつ並列に配置される第２のコンタクトの数で決定され、
    前記第１のコンタクトの数は、前記第２のコンタクトの数よりも少ないことを特徴とする請求項１１記載の半導体記憶装置。
13. 前記第１の抵抗成分は、前記第１のトランジスタの第１のソース電極または第１のドレイン電極と第３の配線とを接続し、かつ並列に配置される第４のコンタクトの数で決定され、
    前記第２の抵抗成分は、前記第２のトランジスタの第２のソース電極または第２のドレイン電極と第４の配線とを接続し、かつ並列に配置される第４のコンタクトの数で決定され、
    前記第３のコンタクトの数は、前記第４のコンタクトの数よりも少ないことを特徴とする請求項１１記載の半導体記憶装置。
14. 前記第１のトランジスタの第１のゲート電極と接続される前記第１の配線は、前記第２のトランジスタの第２のゲート電極と接続される前記第２の配線よりも高い層に配置されることを特徴とする請求項１２記載の半導体記憶装置。
15. 前記第１のトランジスタの第１のドレイン電極と接続される前記第３の配線は、前記第２のトランジスタの第２のドレイン電極と接続される前記第４の配線よりも高い層に配置されることを特徴とする請求項１３記載の半導体記憶装置。
16. 前記第１の抵抗成分は、前記第１のトランジスタの第１のゲート電極の第３の抵抗で決定され、
    前記第２の抵抗成分は、前記第２のトランジスタの第２のゲート電極の第４の抵抗で決定され、
    前記第３の抵抗は、前記第４の抵抗よりも大きいことを特徴とする請求項１１記載の半導体記憶装置。
17. 前記第２のトランジスタの第２のゲート電極がシリサイド構造であることを特徴とする請求項１または１６記載の半導体記憶装置。
18. 前記第１の抵抗成分は、前記第１のトランジスタの第１のソース電極または第１のドレイン電極の第５の抵抗であり、
    前記第２の抵抗成分は、前記第２のトランジスタの第２のソース電極または第２のドレイン電極の第６の抵抗であり、
    前記第５の抵抗は、前記第６の抵抗よりも大きいことを特徴とする請求項１１記載の半導体記憶装置。
19. 前記第２のトランジスタの第２のソース電極または第２のドレイン電極がサリサイド構造であることを特徴とする請求項１または１８記載の半導体記憶装置。

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