JP3466151B2 - 駆動回路 - Google Patents
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
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Description
【０００１】
【発明の属する技術分野】本発明は、ＬＣＤ（液晶表示
器）等を駆動する駆動回路に関するものである。
器）等を駆動する駆動回路に関するものである。
【０００２】
【従来の技術】図２は、従来の駆動回路の一例を示す回
路図である。この駆動回路は、例えばマトリクス型のＬ
ＣＤにおけるセグメント電極を駆動するもので、表示デ
ータＤＴとクロック信号ＣＫが与えられるフリップ・フ
ロップ（以下、「ＦＦ」という）１を有し、このＦＦ１
の出力側がレベルシフタ２を介してデコード部３に接続
されている。デコード部３は、レベルシフタ２を介して
与えられる表示データＤＴと、フレーム制御信号ＦＲの
組み合わせに対応して、４つの駆動信号Ｓ１，Ｓ２，Ｓ
３，Ｓ４の内のいずれか１つだけを選択するものであ
る。デコード部３は、例えば、インバータ３ａ、否定的
論理積ゲート（以下、「ＮＡＮＤ」という）３ｂ，３
ｃ、及び否定的論理和ゲート（以下、「ＮＯＲ」とい
う）３ｄ，３ｅで構成されている。
路図である。この駆動回路は、例えばマトリクス型のＬ
ＣＤにおけるセグメント電極を駆動するもので、表示デ
ータＤＴとクロック信号ＣＫが与えられるフリップ・フ
ロップ（以下、「ＦＦ」という）１を有し、このＦＦ１
の出力側がレベルシフタ２を介してデコード部３に接続
されている。デコード部３は、レベルシフタ２を介して
与えられる表示データＤＴと、フレーム制御信号ＦＲの
組み合わせに対応して、４つの駆動信号Ｓ１，Ｓ２，Ｓ
３，Ｓ４の内のいずれか１つだけを選択するものであ
る。デコード部３は、例えば、インバータ３ａ、否定的
論理積ゲート（以下、「ＮＡＮＤ」という）３ｂ，３
ｃ、及び否定的論理和ゲート（以下、「ＮＯＲ」とい
う）３ｄ，３ｅで構成されている。
【０００３】駆動信号Ｓ１は、ＬＣＤ駆動用の駆動電圧
Ｖ１をオン／オフ制御するＰチャネルＭＯＳトランジス
タ（以下、ＭＯＳトランジスタを単に「ＭＯＳ」、Ｐチ
ャネルＭＯＳトランジスタを「ＰＭＯＳ」という）４の
ゲートに与えられている。駆動信号Ｓ２は、インバータ
５ａを介して、駆動電圧Ｖ２をオン／オフ制御するＰＭ
ＯＳ５ｂのゲートに与えられると共に、この駆動電圧Ｖ
２をオン／オフ制御するＮチャネルＭＯＳ（以下、「Ｎ
ＭＯＳ」という）５ｃゲートに与えられている。駆動信
号Ｓ３は、インバータ６ａを介して、駆動電圧Ｖ３をオ
ン／オフ制御するＮＭＯＳ６ｂのゲートに与えられると
共に、この駆動電圧Ｖ３をオン／オフ制御するＰＭＯＳ
６ｃゲートに与えられている。また駆動信号Ｓ４は、駆
動電圧Ｖ４をオン／オフ制御するＮＭＯＳ７のゲートに
与えられている。
Ｖ１をオン／オフ制御するＰチャネルＭＯＳトランジス
タ（以下、ＭＯＳトランジスタを単に「ＭＯＳ」、Ｐチ
ャネルＭＯＳトランジスタを「ＰＭＯＳ」という）４の
ゲートに与えられている。駆動信号Ｓ２は、インバータ
５ａを介して、駆動電圧Ｖ２をオン／オフ制御するＰＭ
ＯＳ５ｂのゲートに与えられると共に、この駆動電圧Ｖ
２をオン／オフ制御するＮチャネルＭＯＳ（以下、「Ｎ
ＭＯＳ」という）５ｃゲートに与えられている。駆動信
号Ｓ３は、インバータ６ａを介して、駆動電圧Ｖ３をオ
ン／オフ制御するＮＭＯＳ６ｂのゲートに与えられると
共に、この駆動電圧Ｖ３をオン／オフ制御するＰＭＯＳ
６ｃゲートに与えられている。また駆動信号Ｓ４は、駆
動電圧Ｖ４をオン／オフ制御するＮＭＯＳ７のゲートに
与えられている。
【０００４】ＰＭＯＳ４，５ｂ，６ｃ及びＮＭＯＳ５
ｃ，６ｂ，７の出力側は、出力ノードＮＯに共通接続さ
れ、図示しないＬＣＤのセグメント電極の１つに接続さ
れている。
ｃ，６ｂ，７の出力側は、出力ノードＮＯに共通接続さ
れ、図示しないＬＣＤのセグメント電極の１つに接続さ
れている。
【０００５】このような駆動回路において、表示データ
ＤＴは、クロック信号ＣＫの立ち上がりでＦＦ１に保持
され、レベルシフタ２でＬＣＤ側の信号レベルにシフト
されて、デコード部３に与えられる。デコード部３に
は、フレーム制御信号ＦＲが与えられており、これらの
組み合わせに対応して４つの駆動信号Ｓ１〜Ｓ４の内の
いずれか１つだけが選択される。
ＤＴは、クロック信号ＣＫの立ち上がりでＦＦ１に保持
され、レベルシフタ２でＬＣＤ側の信号レベルにシフト
されて、デコード部３に与えられる。デコード部３に
は、フレーム制御信号ＦＲが与えられており、これらの
組み合わせに対応して４つの駆動信号Ｓ１〜Ｓ４の内の
いずれか１つだけが選択される。
【０００６】例えば、表示データＤＴとフレーム制御信
号ＦＲが共にレベル“Ｌ”のときは、駆動信号Ｓ１〜Ｓ
３がレベル“Ｈ”となり駆動信号Ｓ４が“Ｌ”となる。
これによって、ＰＭＯＳ５ｂとＮＭＯＳ５ｃがオンとな
り、駆動電圧Ｖ２が出力される。次に、表示データＤＴ
が“Ｌ”で、フレーム制御信号ＦＲが“Ｈ”に変化する
と、駆動信号Ｓ１が“Ｈ”で駆動信号Ｓ２〜Ｓ４が
“Ｌ”となる。これによって、ＮＭＯＳ６ｂとＰＭＯＳ
６ｃがオンとなり、駆動電圧Ｖ３が出力される。
号ＦＲが共にレベル“Ｌ”のときは、駆動信号Ｓ１〜Ｓ
３がレベル“Ｈ”となり駆動信号Ｓ４が“Ｌ”となる。
これによって、ＰＭＯＳ５ｂとＮＭＯＳ５ｃがオンとな
り、駆動電圧Ｖ２が出力される。次に、表示データＤＴ
が“Ｌ”で、フレーム制御信号ＦＲが“Ｈ”に変化する
と、駆動信号Ｓ１が“Ｈ”で駆動信号Ｓ２〜Ｓ４が
“Ｌ”となる。これによって、ＮＭＯＳ６ｂとＰＭＯＳ
６ｃがオンとなり、駆動電圧Ｖ３が出力される。
【０００７】このように、ＬＣＤのセグメント電極に
は、駆動電圧Ｖ２，Ｖ３がフレーム制御信号ＦＲによっ
て切り替えられて与えられる。従って、駆動電圧Ｖ２，
Ｖ３の極性を逆に設定することにより、ＬＣＤはフレー
ム周期で交流駆動され、長寿命を維持することができ
る。
は、駆動電圧Ｖ２，Ｖ３がフレーム制御信号ＦＲによっ
て切り替えられて与えられる。従って、駆動電圧Ｖ２，
Ｖ３の極性を逆に設定することにより、ＬＣＤはフレー
ム周期で交流駆動され、長寿命を維持することができ
る。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
駆動回路では、次のような課題があった。デコード部３
のＮＡＮＤ３ｂ，３ｃやＮＯＲ３ｄ，３ｅの回路素子は
動作速度が有限であり、その出力信号が“Ｌ”から
“Ｈ”、または“Ｈ”から“Ｌ”へ変化するときに、そ
の中間のレベルとなる時間帯が発生する。このため、例
えば駆動電圧Ｖ２から駆動電圧Ｖ３へ切り替わる途中
に、一瞬ではあるが、ＰＭＯＳ５ｂ，６ｃとＮＭＯＳ５
ｃ，６ｂが共にオンとオフの中間的な状態となり、出力
ノードＮＯを介して駆動電圧Ｖ２，Ｖ３間に貫通電流が
流れる。
駆動回路では、次のような課題があった。デコード部３
のＮＡＮＤ３ｂ，３ｃやＮＯＲ３ｄ，３ｅの回路素子は
動作速度が有限であり、その出力信号が“Ｌ”から
“Ｈ”、または“Ｈ”から“Ｌ”へ変化するときに、そ
の中間のレベルとなる時間帯が発生する。このため、例
えば駆動電圧Ｖ２から駆動電圧Ｖ３へ切り替わる途中
に、一瞬ではあるが、ＰＭＯＳ５ｂ，６ｃとＮＭＯＳ５
ｃ，６ｂが共にオンとオフの中間的な状態となり、出力
ノードＮＯを介して駆動電圧Ｖ２，Ｖ３間に貫通電流が
流れる。
【０００９】個々の駆動回路の貫通電流は微小ではある
が、ＬＣＤの大画面化に従って駆動回路の数が増大する
と、トータルの消費電流は大きくなる。特に電池駆動の
携帯型のディスプレイでは、表示画面の大型化に伴う消
費電流の増大は大きな課題となっている。
が、ＬＣＤの大画面化に従って駆動回路の数が増大する
と、トータルの消費電流は大きくなる。特に電池駆動の
携帯型のディスプレイでは、表示画面の大型化に伴う消
費電流の増大は大きな課題となっている。
【００１０】本発明は、前記従来技術が持っていた課題
を解決し、駆動電圧の切り替え時に貫通電流が発生しな
い駆動回路を提供するものである。
を解決し、駆動電圧の切り替え時に貫通電流が発生しな
い駆動回路を提供するものである。
【００１１】
【課題を解決するための手段】前記課題を解決するため
に、例えば本発明の内の第１の発明は、それぞれ対応す
る駆動信号が与えられたときに該駆動信号に対応する駆
動電圧を共通の出力ノードに出力する複数のスイッチ手
段を備えた駆動回路において、駆動電圧を選択する選択
信号が不活性化しているときには第１のクロック信号を
選択し、該選択信号が活性化しているときには該第１の
クロック信号よりも位相が遅れた第２のクロック信号を
選択する選択手段と、前記選択手段で選択されたクロッ
ク信号のタイミングに基づいて前記選択信号を保持し、
その保持内容を前記駆動信号として前記スイッチ手段に
与える保持手段を設けている。
に、例えば本発明の内の第１の発明は、それぞれ対応す
る駆動信号が与えられたときに該駆動信号に対応する駆
動電圧を共通の出力ノードに出力する複数のスイッチ手
段を備えた駆動回路において、駆動電圧を選択する選択
信号が不活性化しているときには第１のクロック信号を
選択し、該選択信号が活性化しているときには該第１の
クロック信号よりも位相が遅れた第２のクロック信号を
選択する選択手段と、前記選択手段で選択されたクロッ
ク信号のタイミングに基づいて前記選択信号を保持し、
その保持内容を前記駆動信号として前記スイッチ手段に
与える保持手段を設けている。
【００１２】第１の発明によれば、以上のように駆動回
路を構成したので、次のような作用が行われる。
路を構成したので、次のような作用が行われる。
【００１３】例えば、ある瞬間に第１の駆動電圧を選択
する選択信号が不活性化して、第２の駆動電圧を選択す
る選択信号が活性化すると、次の第１のクロック信号の
タイミングで第１の駆動電圧に対応する選択信号が保持
手段に保持され、更にその後の第２のクロック信号のタ
イミングで第２の駆動電圧に対応する選択信号が保持手
段に保持される。これにより、第１のクロック信号のタ
イミングで第１の駆動電圧が停止され、その後、第２の
クロック信号のタイミングで第２の駆動電圧が出力され
る。
する選択信号が不活性化して、第２の駆動電圧を選択す
る選択信号が活性化すると、次の第１のクロック信号の
タイミングで第１の駆動電圧に対応する選択信号が保持
手段に保持され、更にその後の第２のクロック信号のタ
イミングで第２の駆動電圧に対応する選択信号が保持手
段に保持される。これにより、第１のクロック信号のタ
イミングで第１の駆動電圧が停止され、その後、第２の
クロック信号のタイミングで第２の駆動電圧が出力され
る。
【００１４】また、例えば、第１６の発明は、それぞれ
対応する駆動信号が与えられたときに該駆動信号に対応
する駆動電圧を共通の出力ノードに出力する複数のスイ
ッチ手段を備えた駆動回路において、相互コンダクタン
スが異なる相補的なＭＯＳトランジスタを直列に接続し
た出力部を有する論理ゲートを用いて、前記駆動電圧を
選択する選択信号が活性化したときには所定時間遅延し
て前記駆動信号を出力し、該選択信号が不活性化したと
きには直ちに該駆動信号を停止する駆動制御手段を設け
ている。
対応する駆動信号が与えられたときに該駆動信号に対応
する駆動電圧を共通の出力ノードに出力する複数のスイ
ッチ手段を備えた駆動回路において、相互コンダクタン
スが異なる相補的なＭＯＳトランジスタを直列に接続し
た出力部を有する論理ゲートを用いて、前記駆動電圧を
選択する選択信号が活性化したときには所定時間遅延し
て前記駆動信号を出力し、該選択信号が不活性化したと
きには直ちに該駆動信号を停止する駆動制御手段を設け
ている。
【００１５】第１６の発明によれば、次のような作用が
行われる。例えば、ある瞬間に第１の駆動電圧を選択す
る選択信号が不活性化して、第２の駆動電圧を選択する
選択信号が活性化すると、駆動制御手段によって第１の
駆動電圧に対応する駆動信号がただちに停止され、スイ
ッチ手段から出力されていた第１の駆動電圧が停止され
る。一方、第２の駆動電圧に対応する駆動信号は、所定
時間遅延して駆動手段から出力される。これにより、第
１の駆動電圧が停止された後、所定時間後にスイッチ手
段から第２の駆動電圧が出力される。
行われる。例えば、ある瞬間に第１の駆動電圧を選択す
る選択信号が不活性化して、第２の駆動電圧を選択する
選択信号が活性化すると、駆動制御手段によって第１の
駆動電圧に対応する駆動信号がただちに停止され、スイ
ッチ手段から出力されていた第１の駆動電圧が停止され
る。一方、第２の駆動電圧に対応する駆動信号は、所定
時間遅延して駆動手段から出力される。これにより、第
１の駆動電圧が停止された後、所定時間後にスイッチ手
段から第２の駆動電圧が出力される。
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示す駆動回路の回路図である。こ
の駆動回路は、図２と同様に、例えばマトリクス型のＬ
ＣＤにおけるセグメント電極を駆動するもので、１つの
セグメント電極に対応する入力信号（例えば、表示デー
タ）ＤＴを保持するための保持手段（例えば、ＦＦ）１
１，１２を有している。ＦＦ１１の入力端子には表示デ
ータＤＴが与えられ、ＦＦ１２の入力端子にはインバー
タ１３で反転された表示データ／ＤＴが与えられるよう
になっている。また、ＦＦ１１，１２のクロック端子に
は、それぞれ選択手段（例えば、セレクタ（ＳＥＬ））
１４，１５で選択されたクロック信号が与えられるよう
になっている。セレクタ１４，１５の２つの入力端子に
は、クロック信号ＣＫ１と、これよりも位相が遅れたク
ロック信号ＣＫ２が与えられ、これらのセレクタ１４，
１５の制御端子には、それぞれ表示データＤＴ，／ＤＴ
が与えられている。セレクタ１４，１５は、制御端子に
与えられる信号の“Ｌ”，“Ｈ”に対応して、クロック
信号ＣＫ１，ＣＫ２を選択して出力するものである。
明の第１の実施形態を示す駆動回路の回路図である。こ
の駆動回路は、図２と同様に、例えばマトリクス型のＬ
ＣＤにおけるセグメント電極を駆動するもので、１つの
セグメント電極に対応する入力信号（例えば、表示デー
タ）ＤＴを保持するための保持手段（例えば、ＦＦ）１
１，１２を有している。ＦＦ１１の入力端子には表示デ
ータＤＴが与えられ、ＦＦ１２の入力端子にはインバー
タ１３で反転された表示データ／ＤＴが与えられるよう
になっている。また、ＦＦ１１，１２のクロック端子に
は、それぞれ選択手段（例えば、セレクタ（ＳＥＬ））
１４，１５で選択されたクロック信号が与えられるよう
になっている。セレクタ１４，１５の２つの入力端子に
は、クロック信号ＣＫ１と、これよりも位相が遅れたク
ロック信号ＣＫ２が与えられ、これらのセレクタ１４，
１５の制御端子には、それぞれ表示データＤＴ，／ＤＴ
が与えられている。セレクタ１４，１５は、制御端子に
与えられる信号の“Ｌ”，“Ｈ”に対応して、クロック
信号ＣＫ１，ＣＫ２を選択して出力するものである。
【００４０】ＦＦ１１，１２の出力側は、それぞれレベ
ルシフタ１６，１７を介して解読手段及び駆動制御手段
（例えば、デコード部）２０に接続されている。レベル
シフタ１６，１７は、ＦＦ１１，１２の出力信号Ｓ１
１，Ｓ１２を、ＬＣＤ側の信号レベルに変換するもので
ある。デコード部２０は、レベルシフタ１６，１７を介
して与えられる表示データＤＴ，／ＤＴと、フレーム制
御信号ＦＲ１，ＦＲ２の組み合わせに対応して４つの駆
動信号Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２４の内のいずれか
１つだけを選択して出力するものである。デコード部２
０は、４個のＮＡＮＤ２１，２２，２３，２４で構成さ
れ、ここでデコードされた駆動信号Ｓ２１，Ｓ２２，Ｓ
２３，Ｓ２４は、駆動電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４のい
ずれかを出力信号ＯＵＴとして出力ノードＮＯに出力す
るスイッチ手段（例えば、スイッチ部）３０に与えられ
るようになっている。
ルシフタ１６，１７を介して解読手段及び駆動制御手段
（例えば、デコード部）２０に接続されている。レベル
シフタ１６，１７は、ＦＦ１１，１２の出力信号Ｓ１
１，Ｓ１２を、ＬＣＤ側の信号レベルに変換するもので
ある。デコード部２０は、レベルシフタ１６，１７を介
して与えられる表示データＤＴ，／ＤＴと、フレーム制
御信号ＦＲ１，ＦＲ２の組み合わせに対応して４つの駆
動信号Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２４の内のいずれか
１つだけを選択して出力するものである。デコード部２
０は、４個のＮＡＮＤ２１，２２，２３，２４で構成さ
れ、ここでデコードされた駆動信号Ｓ２１，Ｓ２２，Ｓ
２３，Ｓ２４は、駆動電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４のい
ずれかを出力信号ＯＵＴとして出力ノードＮＯに出力す
るスイッチ手段（例えば、スイッチ部）３０に与えられ
るようになっている。
【００４１】駆動信号Ｓ２１は、ＬＣＤ駆動用の駆動電
圧Ｖ１をオン／オフ制御するＰＭＯＳ３１のゲートに与
えられている。駆動信号Ｓ２２は、駆動電圧Ｖ２をオン
／オフ制御するＰＭＯＳ３２のゲートに与えられると共
に、インバータ３３を介して、このＰＭＯＳ３２に並列
に接続されたＮＭＯＳ３４のゲートに与えられている。
駆動信号Ｓ２３は、駆動電圧Ｖ３をオン／オフ制御する
ＰＭＯＳ３５のゲートに与えられると共に、インバータ
３６を介して、このＰＭＯＳ３５に並列に接続されたＮ
ＭＯＳ３７のゲートに与えられている。また駆動信号Ｓ
２４は、インバータ３８を介して、駆動信号Ｖ４をオン
／オフ制御するＮＭＯＳ３９のゲートに与えられてい
る。
圧Ｖ１をオン／オフ制御するＰＭＯＳ３１のゲートに与
えられている。駆動信号Ｓ２２は、駆動電圧Ｖ２をオン
／オフ制御するＰＭＯＳ３２のゲートに与えられると共
に、インバータ３３を介して、このＰＭＯＳ３２に並列
に接続されたＮＭＯＳ３４のゲートに与えられている。
駆動信号Ｓ２３は、駆動電圧Ｖ３をオン／オフ制御する
ＰＭＯＳ３５のゲートに与えられると共に、インバータ
３６を介して、このＰＭＯＳ３５に並列に接続されたＮ
ＭＯＳ３７のゲートに与えられている。また駆動信号Ｓ
２４は、インバータ３８を介して、駆動信号Ｖ４をオン
／オフ制御するＮＭＯＳ３９のゲートに与えられてい
る。
【００４２】ＰＭＯＳ３１，３２，３５、及びＮＭＯＳ
３４，３７，３９の出力側は出力ノードＮＯに共通接続
され、図示しないＬＣＤのセグメント電極の１つに接続
されている。
３４，３７，３９の出力側は出力ノードＮＯに共通接続
され、図示しないＬＣＤのセグメント電極の１つに接続
されている。
【００４３】更に、この駆動回路は、フレーム制御信号
ＦＲに基づいて、各セグメント電極共通のフレーム制御
信号ＦＲ１，ＦＲ２を生成するためのフレーム制御部４
０を有している。
ＦＲに基づいて、各セグメント電極共通のフレーム制御
信号ＦＲ１，ＦＲ２を生成するためのフレーム制御部４
０を有している。
【００４４】フレーム制御部４０は、ＬＣＤに共通のフ
レーム制御信号ＦＲを保持するためのＦＦ４１，４２を
有している。ＦＦ４１の入力端子にはフレーム制御信号
ＦＲが与えられ、ＦＦ４２の入力端子にはインバータ４
３で反転されたフレーム制御信号／ＦＲが与えられるよ
うになっている。また、ＦＦ４１，４２のクロック端子
には、それぞれセレクタ４４，４５で選択されたクロッ
ク信号が与えられるようになっている。セレクタ４４，
４５は、セレクタ１４と同様に、制御端子に与えられる
信号の“Ｈ”，“Ｌ”に対応して、クロック信号ＣＫ
１，ＣＫ２を選択して出力するものである。
レーム制御信号ＦＲを保持するためのＦＦ４１，４２を
有している。ＦＦ４１の入力端子にはフレーム制御信号
ＦＲが与えられ、ＦＦ４２の入力端子にはインバータ４
３で反転されたフレーム制御信号／ＦＲが与えられるよ
うになっている。また、ＦＦ４１，４２のクロック端子
には、それぞれセレクタ４４，４５で選択されたクロッ
ク信号が与えられるようになっている。セレクタ４４，
４５は、セレクタ１４と同様に、制御端子に与えられる
信号の“Ｈ”，“Ｌ”に対応して、クロック信号ＣＫ
１，ＣＫ２を選択して出力するものである。
【００４５】ＦＦ４１，４２の出力側には、それぞれレ
ベルシフタ４６，４７が接続され、これらのレベルシフ
タ４６，４７から、それぞれフレーム制御信号ＦＲ１，
ＦＲ２が出力され、各表示データＤＴに対応するデコー
ダ２０に、共通に与えられるようになっている。
ベルシフタ４６，４７が接続され、これらのレベルシフ
タ４６，４７から、それぞれフレーム制御信号ＦＲ１，
ＦＲ２が出力され、各表示データＤＴに対応するデコー
ダ２０に、共通に与えられるようになっている。
【００４６】図３（ａ），（ｂ）は、図１中のＮＡＮＤ
及びインバータの構成図であり、同図（ａ）はデコード
部２０内のＮＡＮＤ２１等の構成を、及び同図（ｂ）は
スイッチ部３０内のインバータ３３等の構成を示してい
る。
及びインバータの構成図であり、同図（ａ）はデコード
部２０内のＮＡＮＤ２１等の構成を、及び同図（ｂ）は
スイッチ部３０内のインバータ３３等の構成を示してい
る。
【００４７】図３（ａ）に示すように、ＮＡＮＤ２１等
は、電源電圧ＶＣＣと出力ノードＮ１の間に、それぞれ
入力信号ＩＮ１，ＩＮ２でゲート制御される２つのＰＭ
ＯＳ２０ａ，２０ｂが並列に接続されている。更に出力
ノードＮ１と接地電圧ＧＮＤの間に、それぞれ入力信号
ＩＮ１，ＩＮ２でゲート制御される２つのＮＭＯＳ２０
ｃ，２０ｄが直列に接続されている。そして、２つのＮ
ＭＯＳ２０ｃ，２０ｄは、ＰＭＯＳ２０ａ，２０ｂに比
べて相互コンダクタンスｇｍが小さくなるように、即
ち、オン抵抗が大きくなるように設定されている。
は、電源電圧ＶＣＣと出力ノードＮ１の間に、それぞれ
入力信号ＩＮ１，ＩＮ２でゲート制御される２つのＰＭ
ＯＳ２０ａ，２０ｂが並列に接続されている。更に出力
ノードＮ１と接地電圧ＧＮＤの間に、それぞれ入力信号
ＩＮ１，ＩＮ２でゲート制御される２つのＮＭＯＳ２０
ｃ，２０ｄが直列に接続されている。そして、２つのＮ
ＭＯＳ２０ｃ，２０ｄは、ＰＭＯＳ２０ａ，２０ｂに比
べて相互コンダクタンスｇｍが小さくなるように、即
ち、オン抵抗が大きくなるように設定されている。
【００４８】具体的には、ＰＭＯＳ２０ａ，２０ｂのゲ
ート長とゲート幅の比を１：５とした場合、ＮＭＯＳ２
０ｃ，２０ｄのゲート長とゲート幅の比は、例えば１
０：５に設定されている。あるいは、ＮＭＯＳ２０ｃ，
２０ｄにおけるゲート長に対するゲート幅の比が、ＰＭ
ＯＳ２０ａ，２０ｂにおけるゲート長に対するゲート幅
の比よりも小さく設定されている。これにより、ＮＭＯ
Ｓ２０ｃ，２０ｄがオフからオンに変化するときの応答
速度は、オンからオフに変化するときの応答速度に比べ
て遅くなる。従って、ＮＡＮＤ２１等は、出力信号の
“Ｌ”から“Ｈ”への立ち上がり時の応答速度が速く、
“Ｈ”から“Ｌ”への立ち下がり時の応答速度が遅いと
いう特性がある。
ート長とゲート幅の比を１：５とした場合、ＮＭＯＳ２
０ｃ，２０ｄのゲート長とゲート幅の比は、例えば１
０：５に設定されている。あるいは、ＮＭＯＳ２０ｃ，
２０ｄにおけるゲート長に対するゲート幅の比が、ＰＭ
ＯＳ２０ａ，２０ｂにおけるゲート長に対するゲート幅
の比よりも小さく設定されている。これにより、ＮＭＯ
Ｓ２０ｃ，２０ｄがオフからオンに変化するときの応答
速度は、オンからオフに変化するときの応答速度に比べ
て遅くなる。従って、ＮＡＮＤ２１等は、出力信号の
“Ｌ”から“Ｈ”への立ち上がり時の応答速度が速く、
“Ｈ”から“Ｌ”への立ち下がり時の応答速度が遅いと
いう特性がある。
【００４９】一方、図３（ｂ）に示すように、インバー
タ３３等は、電源電圧ＶＣＣと出力ノードＮ２の間に、
入力信号ＩＮでゲート制御されるＰＭＯＳ３０ａが接続
されている。また、出力ノードＮ２と接地電圧ＧＮＤの
間に、入力信号ＩＮでゲート制御されるＮＭＯＳ３０ｂ
が接続されている。そして、ＰＭＯＳ３０ａは、ＮＭＯ
Ｓ３０ｂに比べて相互コンダクタンスｇｍが小さくなる
ように設定されている。具体的には、ＮＭＯＳ３０ｂの
ゲート長とゲート幅の比を１：５とした場合、ＰＭＯＳ
３０ａのゲート長とゲート幅の比は、例えば１０：５に
設定されている。あるいは、ＰＭＯＳ３０ａにおけるゲ
ート長に対するゲート幅の比が、ＮＭＯＳ３０ｂにおけ
るゲート長に対するゲート幅の比よりも小さく設定され
ている。これにより、ＰＭＯＳ３０ａがオフからオンに
変化するときの応答速度は、オンからオフに変化すると
きの応答速度に比べて遅くなる。従って、インバータ３
３等は、出力信号の“Ｌ”から“Ｈ”への立ち上がり時
の応答速度が遅く、“Ｈ”から“Ｌ”への立ち下がり時
の応答速度が速いという特性がある。
タ３３等は、電源電圧ＶＣＣと出力ノードＮ２の間に、
入力信号ＩＮでゲート制御されるＰＭＯＳ３０ａが接続
されている。また、出力ノードＮ２と接地電圧ＧＮＤの
間に、入力信号ＩＮでゲート制御されるＮＭＯＳ３０ｂ
が接続されている。そして、ＰＭＯＳ３０ａは、ＮＭＯ
Ｓ３０ｂに比べて相互コンダクタンスｇｍが小さくなる
ように設定されている。具体的には、ＮＭＯＳ３０ｂの
ゲート長とゲート幅の比を１：５とした場合、ＰＭＯＳ
３０ａのゲート長とゲート幅の比は、例えば１０：５に
設定されている。あるいは、ＰＭＯＳ３０ａにおけるゲ
ート長に対するゲート幅の比が、ＮＭＯＳ３０ｂにおけ
るゲート長に対するゲート幅の比よりも小さく設定され
ている。これにより、ＰＭＯＳ３０ａがオフからオンに
変化するときの応答速度は、オンからオフに変化すると
きの応答速度に比べて遅くなる。従って、インバータ３
３等は、出力信号の“Ｌ”から“Ｈ”への立ち上がり時
の応答速度が遅く、“Ｈ”から“Ｌ”への立ち下がり時
の応答速度が速いという特性がある。
【００５０】図４は、図１の動作を示す信号波形図であ
る。以下、この図４を参照しつつ、図１の動作を説明す
る。
る。以下、この図４を参照しつつ、図１の動作を説明す
る。
【００５１】図４の時刻ｔ０において、表示データＤＴ
が“Ｌ”になると、セレクタ１４ではクロック信号ＣＫ
１が選択され、セレクタ１５ではクロック信号ＣＫ２が
選択される。この時、フレーム制御信号ＦＲは“Ｈ”と
なっていて、セレクタ４４，４５では、それぞれクロッ
ク信号ＣＫ２，ＣＫ１が選択されている。
が“Ｌ”になると、セレクタ１４ではクロック信号ＣＫ
１が選択され、セレクタ１５ではクロック信号ＣＫ２が
選択される。この時、フレーム制御信号ＦＲは“Ｈ”と
なっていて、セレクタ４４，４５では、それぞれクロッ
ク信号ＣＫ２，ＣＫ１が選択されている。
【００５２】時刻ｔ１においてクロック信号ＣＫ１が立
ち上がると、ＦＦ１１に“Ｌ”の表示データＤＴが保持
され、このＦＦ１１から出力される信号Ｓ１１は“Ｈ”
から“Ｌ”に変化する。また、ＦＦ１２のクロック信号
ＣＫ２は立ち上がっていないので、このＦＦ１２で保持
されて出力される信号Ｓ１２は“Ｌ”である。一方、Ｆ
Ｆ４１，４２の保持内容は変化せず、フレーム制御信号
ＦＲ１，ＦＲ２は、それぞれ“Ｈ”，“Ｌ”となってい
る。
ち上がると、ＦＦ１１に“Ｌ”の表示データＤＴが保持
され、このＦＦ１１から出力される信号Ｓ１１は“Ｈ”
から“Ｌ”に変化する。また、ＦＦ１２のクロック信号
ＣＫ２は立ち上がっていないので、このＦＦ１２で保持
されて出力される信号Ｓ１２は“Ｌ”である。一方、Ｆ
Ｆ４１，４２の保持内容は変化せず、フレーム制御信号
ＦＲ１，ＦＲ２は、それぞれ“Ｈ”，“Ｌ”となってい
る。
【００５３】これにより、デコード部２０のＮＡＮＤ２
１から出力される駆動信号Ｓ２１が“Ｌ”から“Ｈ”に
変化し、スイッチ部３０のＰＭＯＳ３１がオフとなっ
て、出力信号ＯＵＴとして出力ノードＮＯに出力されて
いた駆動電圧Ｖ１が遮断される。
１から出力される駆動信号Ｓ２１が“Ｌ”から“Ｈ”に
変化し、スイッチ部３０のＰＭＯＳ３１がオフとなっ
て、出力信号ＯＵＴとして出力ノードＮＯに出力されて
いた駆動電圧Ｖ１が遮断される。
【００５４】続いて時刻ｔ２においてクロック信号ＣＫ
２が立ち上がると、ＦＦ１２に“Ｈ”の表示データ／Ｄ
Ｔが保持され、このＦＦ１２から出力される信号Ｓ１２
は“Ｈ”から“Ｌ”に変化する。これにより、デコード
部２０のＮＡＮＤ２３から出力される駆動信号Ｓ２３
は、“Ｈ”から“Ｌ”に緩やかに変化し、スイッチ部３
０のＰＭＯＳ３５が、時刻ｔ２よりも若干遅れてオンと
なる。更に遅れて、インバータ３６の出力信号が“Ｈ”
になり、ＮＭＯＳ３７がオンとなる。これにより、駆動
電圧Ｖ３が出力信号ＯＵＴとして出力される。
２が立ち上がると、ＦＦ１２に“Ｈ”の表示データ／Ｄ
Ｔが保持され、このＦＦ１２から出力される信号Ｓ１２
は“Ｈ”から“Ｌ”に変化する。これにより、デコード
部２０のＮＡＮＤ２３から出力される駆動信号Ｓ２３
は、“Ｈ”から“Ｌ”に緩やかに変化し、スイッチ部３
０のＰＭＯＳ３５が、時刻ｔ２よりも若干遅れてオンと
なる。更に遅れて、インバータ３６の出力信号が“Ｈ”
になり、ＮＭＯＳ３７がオンとなる。これにより、駆動
電圧Ｖ３が出力信号ＯＵＴとして出力される。
【００５５】その後、時刻ｔ３，ｔ４において、クロッ
ク信号ＣＫ１，ＣＫ２が順次に立ち下がるが、ＦＦ１１
〜４２の保持内容は変化せず、出力信号ＯＵＴも変化し
ない。
ク信号ＣＫ１，ＣＫ２が順次に立ち下がるが、ＦＦ１１
〜４２の保持内容は変化せず、出力信号ＯＵＴも変化し
ない。
【００５６】時刻ｔ５において、フレーム制御信号ＦＲ
が“Ｈ”から“Ｌ”に変化すると、セレクタ４４ではク
ロック信号ＣＫ１が選択され、セレクタ４５ではクロッ
ク信号ＣＫ２が選択される。
が“Ｈ”から“Ｌ”に変化すると、セレクタ４４ではク
ロック信号ＣＫ１が選択され、セレクタ４５ではクロッ
ク信号ＣＫ２が選択される。
【００５７】時刻ｔ６においてクロック信号ＣＫ１が立
ち上がると、ＦＦ４１に“Ｌ”のフレーム制御信号ＦＲ
が保持され、このＦＦ４１から出力されるフレーム制御
信号ＦＲ１は“Ｈ”から“Ｌ”に変化する。これによ
り、デコード部２０のＮＡＮＤ２３から出力される駆動
信号Ｓ２３が“Ｌ”から“Ｈ”に変化し、スイッチ部３
０のＰＭＯＳ３５とＮＭＯＳ３７がオフとなり、出力信
号ＯＵＴとして出力されていた駆動電圧Ｖ３が遮断され
る。
ち上がると、ＦＦ４１に“Ｌ”のフレーム制御信号ＦＲ
が保持され、このＦＦ４１から出力されるフレーム制御
信号ＦＲ１は“Ｈ”から“Ｌ”に変化する。これによ
り、デコード部２０のＮＡＮＤ２３から出力される駆動
信号Ｓ２３が“Ｌ”から“Ｈ”に変化し、スイッチ部３
０のＰＭＯＳ３５とＮＭＯＳ３７がオフとなり、出力信
号ＯＵＴとして出力されていた駆動電圧Ｖ３が遮断され
る。
【００５８】続いて時刻ｔ７においてクロック信号ＣＫ
２が立ち上がると、ＦＦ４２に“Ｈ”のフレーム制御信
号／ＦＲが保持され、このＦＦ４２から出力されるフレ
ーム制御信号ＦＲ２は“Ｌ”から“Ｈ”に変化する。こ
れにより、デコード部２０のＮＡＮＤ２２から出力され
る駆動信号Ｓ２２は、“Ｈ”から“Ｌ”に緩やかに変化
し、スイッチ部３０のＰＭＯＳ３２が、時刻ｔ７よりも
若干遅れてオンとなる。更に遅れて、インバータ３３の
出力信号が“Ｈ”となり、ＮＭＯＳ３４がオンとなる。
そして、駆動電圧Ｖ２が出力ノードＮＯから出力され
る。
２が立ち上がると、ＦＦ４２に“Ｈ”のフレーム制御信
号／ＦＲが保持され、このＦＦ４２から出力されるフレ
ーム制御信号ＦＲ２は“Ｌ”から“Ｈ”に変化する。こ
れにより、デコード部２０のＮＡＮＤ２２から出力され
る駆動信号Ｓ２２は、“Ｈ”から“Ｌ”に緩やかに変化
し、スイッチ部３０のＰＭＯＳ３２が、時刻ｔ７よりも
若干遅れてオンとなる。更に遅れて、インバータ３３の
出力信号が“Ｈ”となり、ＮＭＯＳ３４がオンとなる。
そして、駆動電圧Ｖ２が出力ノードＮＯから出力され
る。
【００５９】以下同様に、時刻ｔ８，ｔ９において、ク
ロック信号ＣＫ１，ＣＫ２が順次に立ち下がるが、ＦＦ
１１〜４２の保持内容は変化せず、出力信号ＯＵＴも変
化しない。
ロック信号ＣＫ１，ＣＫ２が順次に立ち下がるが、ＦＦ
１１〜４２の保持内容は変化せず、出力信号ＯＵＴも変
化しない。
【００６０】また、時刻ｔ１０において、表示データＤ
Ｔが“Ｈ”に変化した後、時刻ｔ１１にクロック信号Ｃ
Ｋ１が立ち上がると、デコード部２０のＮＡＮＤ２２か
ら出力される駆動信号Ｓ２２が“Ｌ”から“Ｈ”に変化
し、出力信号ＯＵＴとして出力されていた駆動電圧Ｖ２
が遮断される。更に、時刻ｔ１２において、クロック信
号ＣＫ２が立ち上がると、デコード部２０のＮＡＮＤ２
４から出力される駆動信号Ｓ２４が“Ｈ”から“Ｌ”に
緩やかに変化し、スイッチ部３０のＮＭＯＳ３９が、時
刻ｔ１２よりも若干遅れてオンとなり、駆動電圧Ｖ４が
出力信号ＯＵＴとして出力される。
Ｔが“Ｈ”に変化した後、時刻ｔ１１にクロック信号Ｃ
Ｋ１が立ち上がると、デコード部２０のＮＡＮＤ２２か
ら出力される駆動信号Ｓ２２が“Ｌ”から“Ｈ”に変化
し、出力信号ＯＵＴとして出力されていた駆動電圧Ｖ２
が遮断される。更に、時刻ｔ１２において、クロック信
号ＣＫ２が立ち上がると、デコード部２０のＮＡＮＤ２
４から出力される駆動信号Ｓ２４が“Ｈ”から“Ｌ”に
緩やかに変化し、スイッチ部３０のＮＭＯＳ３９が、時
刻ｔ１２よりも若干遅れてオンとなり、駆動電圧Ｖ４が
出力信号ＯＵＴとして出力される。
【００６１】以上のように、この第１の実施形態の駆動
回路は、位相の異なる２つのクロック信号ＣＫ１，ＣＫ
２を用いて、駆動信号Ｓ２１〜Ｓ２４のいずれもが出力
されない期間を設けるようにしている。これにより、ス
イッチ部３０の２つのスイッチが同時にオン状態となる
ことがなくなり、駆動電圧Ｖ１〜Ｖ４間の貫通電流を防
止することができるという利点がある。
回路は、位相の異なる２つのクロック信号ＣＫ１，ＣＫ
２を用いて、駆動信号Ｓ２１〜Ｓ２４のいずれもが出力
されない期間を設けるようにしている。これにより、ス
イッチ部３０の２つのスイッチが同時にオン状態となる
ことがなくなり、駆動電圧Ｖ１〜Ｖ４間の貫通電流を防
止することができるという利点がある。
【００６２】更に、デコード部２０のＮＡＮＤ２１〜２
４を、出力信号の立ち下がりの遅延時間が大きくなるよ
うに構成すると共に、インバータ３３，３６，３８の出
力信号の立ち上がり遅延時間が大きくなるように構成し
ている。これにより、スイッチ部３０のＮＭＯＳやＰＭ
ＯＳがオフになった後、オンになる時間を遅延させ、確
実に貫通電流を防止することができるという利点があ
る。
４を、出力信号の立ち下がりの遅延時間が大きくなるよ
うに構成すると共に、インバータ３３，３６，３８の出
力信号の立ち上がり遅延時間が大きくなるように構成し
ている。これにより、スイッチ部３０のＮＭＯＳやＰＭ
ＯＳがオフになった後、オンになる時間を遅延させ、確
実に貫通電流を防止することができるという利点があ
る。
【００６３】（第２の実施形態）図５（ａ）〜（ｃ）
は、本発明の第２の実施形態を示す駆動回路の回路図で
あり、同図（ａ）は回路構成、同図（ｂ），（ｃ）はそ
れぞれＰＭＯＳ制御用インバータとＮＭＯＳ制御用イン
バータの構成を示している。この図５（ａ）において、
図１中の要素と共通の要素には共通の符号が付されてい
る。
は、本発明の第２の実施形態を示す駆動回路の回路図で
あり、同図（ａ）は回路構成、同図（ｂ），（ｃ）はそ
れぞれＰＭＯＳ制御用インバータとＮＭＯＳ制御用イン
バータの構成を示している。この図５（ａ）において、
図１中の要素と共通の要素には共通の符号が付されてい
る。
【００６４】図５（ａ）に示すように、この駆動回路
は、それぞれ表示用の駆動電圧を選択する選択信号ＤＳ
１，ＤＳ２，ＤＳ３，ＤＳ４を、共通のクロック信号Ｃ
Ｋの立ち上がりのタイミングに従って保持する保持手段
（例えば、ＦＦ）５１，５２，５３，５４を有してい
る。選択信号ＤＳ１〜ＤＳ４は、それぞれ駆動電圧Ｖ１
〜Ｖ４に対応する信号で、例えば図１における表示デー
タＤＴとフレーム制御信号ＦＲをデコードして得られ、
いずれか１つのみが“Ｈ”となり、残りはすべて“Ｌ”
となるものである。
は、それぞれ表示用の駆動電圧を選択する選択信号ＤＳ
１，ＤＳ２，ＤＳ３，ＤＳ４を、共通のクロック信号Ｃ
Ｋの立ち上がりのタイミングに従って保持する保持手段
（例えば、ＦＦ）５１，５２，５３，５４を有してい
る。選択信号ＤＳ１〜ＤＳ４は、それぞれ駆動電圧Ｖ１
〜Ｖ４に対応する信号で、例えば図１における表示デー
タＤＴとフレーム制御信号ＦＲをデコードして得られ、
いずれか１つのみが“Ｈ”となり、残りはすべて“Ｌ”
となるものである。
【００６５】ＦＦ５１〜５４の出力側には、それぞれレ
ベルシフタ６１〜６４が接続されている。レベルシフタ
６１の出力側は、ＰＭＯＳ制御用の駆動制御手段（例え
ば、インバータ）７１を介して、駆動電圧Ｖ１をオン／
オフするスイッチ手段（例えば、ＰＭＯＳ）３１のゲー
トに接続されている。レベルシフタ６２の出力側は、Ｐ
ＭＯＳ制御用のインバータ７２を介して、ＰＭＯＳ３２
のゲートに接続されると共に、論理反転用のインバータ
７３とＮＭＯＳ制御用のインバータ７４を介して、ＮＭ
ＯＳ３４のゲートに接続されている。ＰＭＯＳ３２及び
ＮＭＯＳ３４は、駆動電圧Ｖ２をオン／オフするもので
ある。
ベルシフタ６１〜６４が接続されている。レベルシフタ
６１の出力側は、ＰＭＯＳ制御用の駆動制御手段（例え
ば、インバータ）７１を介して、駆動電圧Ｖ１をオン／
オフするスイッチ手段（例えば、ＰＭＯＳ）３１のゲー
トに接続されている。レベルシフタ６２の出力側は、Ｐ
ＭＯＳ制御用のインバータ７２を介して、ＰＭＯＳ３２
のゲートに接続されると共に、論理反転用のインバータ
７３とＮＭＯＳ制御用のインバータ７４を介して、ＮＭ
ＯＳ３４のゲートに接続されている。ＰＭＯＳ３２及び
ＮＭＯＳ３４は、駆動電圧Ｖ２をオン／オフするもので
ある。
【００６６】レベルシフタ６３の出力側は、ＰＭＯＳ制
御用のインバータ７５を介して、ＰＭＯＳ３５のゲート
に接続されると共に、論理反転用のインバータ７６とＮ
ＭＯＳ制御用のインバータ７７を介して、ＮＭＯＳ３７
のゲートに接続されている。ＰＭＯＳ３５及びＮＭＯＳ
３７は、駆動電圧Ｖ３をオン／オフするものである。更
に、レベルシフタ６４の出力側は、論理反転用のインバ
ータ７８とＮＭＯＳ制御用のインバータ７８を介して、
駆動電圧Ｖ４をオン／オフするＮＭＯＳ３９のゲートに
接続されている。
御用のインバータ７５を介して、ＰＭＯＳ３５のゲート
に接続されると共に、論理反転用のインバータ７６とＮ
ＭＯＳ制御用のインバータ７７を介して、ＮＭＯＳ３７
のゲートに接続されている。ＰＭＯＳ３５及びＮＭＯＳ
３７は、駆動電圧Ｖ３をオン／オフするものである。更
に、レベルシフタ６４の出力側は、論理反転用のインバ
ータ７８とＮＭＯＳ制御用のインバータ７８を介して、
駆動電圧Ｖ４をオン／オフするＮＭＯＳ３９のゲートに
接続されている。
【００６７】ＰＭＯＳ３１，３２，３５、及びＮＭＯＳ
３４，３７，３９の出力側は、出力ノードＮＯに共通接
続され、ここから出力される出力信号ＯＵＴが、図示し
ないＬＣＤのセグメント電極の１つに与えられるように
なっている。
３４，３７，３９の出力側は、出力ノードＮＯに共通接
続され、ここから出力される出力信号ＯＵＴが、図示し
ないＬＣＤのセグメント電極の１つに与えられるように
なっている。
【００６８】また、ＰＭＯＳ制御用のインバータ７１，
７２，７５は、図５（ｂ）に示すように、電源電圧ＶＣ
Ｃと出力ノードＮ３の間に、入力信号ＩＮでゲート制御
されるＰＭＯＳ７０ａが接続され、この出力ノードＮ３
と接地電圧ＧＮＤの間に、入力信号ＩＮでゲート制御さ
れるＮＭＯＳ７０ｂが接続されている。そして、ＮＭＯ
Ｓ７０ｂは、ＰＭＯＳ７０ａに比べて相互コンダクタン
スｇｍが小さくなるように設定されている。具体的に
は、ＰＭＯＳ７０ａのゲート長とゲート幅の比を１：５
とした場合、ＮＭＯＳ７０ｂのゲート長とゲート幅の比
は、例えば１０：５に設定されている。あるいは、ＮＭ
ＯＳ７０ｂにおけるゲート長に対するゲート幅の比が、
ＰＭＯＳ７０ａにおけるゲート長に対するゲート幅の比
よりも小さく設定されている。これにより、ＮＭＯＳ７
０ｂがオフからオンに変化するときの応答速度は、オン
からオフに変化するときの応答速度に比べて遅くなる。
従って、インバータ７１等は、出力信号の“Ｈ”から
“Ｌ”への立ち下がり時の応答速度が遅く、“Ｌ”から
“Ｈ”への立ち上がり時の応答速度が速いという特性が
ある。
７２，７５は、図５（ｂ）に示すように、電源電圧ＶＣ
Ｃと出力ノードＮ３の間に、入力信号ＩＮでゲート制御
されるＰＭＯＳ７０ａが接続され、この出力ノードＮ３
と接地電圧ＧＮＤの間に、入力信号ＩＮでゲート制御さ
れるＮＭＯＳ７０ｂが接続されている。そして、ＮＭＯ
Ｓ７０ｂは、ＰＭＯＳ７０ａに比べて相互コンダクタン
スｇｍが小さくなるように設定されている。具体的に
は、ＰＭＯＳ７０ａのゲート長とゲート幅の比を１：５
とした場合、ＮＭＯＳ７０ｂのゲート長とゲート幅の比
は、例えば１０：５に設定されている。あるいは、ＮＭ
ＯＳ７０ｂにおけるゲート長に対するゲート幅の比が、
ＰＭＯＳ７０ａにおけるゲート長に対するゲート幅の比
よりも小さく設定されている。これにより、ＮＭＯＳ７
０ｂがオフからオンに変化するときの応答速度は、オン
からオフに変化するときの応答速度に比べて遅くなる。
従って、インバータ７１等は、出力信号の“Ｈ”から
“Ｌ”への立ち下がり時の応答速度が遅く、“Ｌ”から
“Ｈ”への立ち上がり時の応答速度が速いという特性が
ある。
【００６９】一方、ＮＭＯＳ制御用のインバータ７４，
７７，７９は、図５（ｃ）に示すように、電源電圧ＶＣ
Ｃと出力ノードＮ４の間に、入力信号ＩＮでゲート制御
されるＰＭＯＳ７０ｃが接続され、この出力ノードＮ４
と接地電圧ＧＮＤの間に、入力信号ＩＮでゲート制御さ
れるＮＭＯＳ７０ｄが接続されている。そして、ＰＭＯ
Ｓ７０ｃは、ＮＭＯＳ７０ｄに比べて相互コンダクタン
スｇｍが小さくなるように設定されている。具体的に
は、ＮＭＯＳ７０ｄのゲート長とゲート幅の比を１：５
とした場合、ＰＭＯＳ７０ｃのゲート長とゲート幅の比
は、例えば１０：５に設定されている。あるいは、ＰＭ
ＯＳ７０ｃにおけるゲート長に対するゲート幅の比が、
ＮＭＯＳ７０ｄにおけるゲート長に対するゲート幅の比
よりも小さく設定されている。これにより、インバータ
７４等は、立ち上がり遅く、立ち下がりが速いという特
性がある。
７７，７９は、図５（ｃ）に示すように、電源電圧ＶＣ
Ｃと出力ノードＮ４の間に、入力信号ＩＮでゲート制御
されるＰＭＯＳ７０ｃが接続され、この出力ノードＮ４
と接地電圧ＧＮＤの間に、入力信号ＩＮでゲート制御さ
れるＮＭＯＳ７０ｄが接続されている。そして、ＰＭＯ
Ｓ７０ｃは、ＮＭＯＳ７０ｄに比べて相互コンダクタン
スｇｍが小さくなるように設定されている。具体的に
は、ＮＭＯＳ７０ｄのゲート長とゲート幅の比を１：５
とした場合、ＰＭＯＳ７０ｃのゲート長とゲート幅の比
は、例えば１０：５に設定されている。あるいは、ＰＭ
ＯＳ７０ｃにおけるゲート長に対するゲート幅の比が、
ＮＭＯＳ７０ｄにおけるゲート長に対するゲート幅の比
よりも小さく設定されている。これにより、インバータ
７４等は、立ち上がり遅く、立ち下がりが速いという特
性がある。
【００７０】次に、動作を説明する。例えば、クロック
信号ＣＫの立ち上がりによって、ＦＦ５１の出力信号が
“Ｈ”から“Ｌ”に変化し、ＦＦ５２の出力信号が
“Ｌ”から“Ｈ”に変化したとする。
信号ＣＫの立ち上がりによって、ＦＦ５１の出力信号が
“Ｈ”から“Ｌ”に変化し、ＦＦ５２の出力信号が
“Ｌ”から“Ｈ”に変化したとする。
【００７１】ＦＦ５１の出力信号は、レベルシフタ６１
を介してインバータ７１へ与えられて反転される。これ
により、インバータ７１の出力信号は、直ちに“Ｌ”か
ら“Ｈ”に立ち上がる。従って、クロック信号ＣＫの立
ち上がりと共に、ＰＭＯＳ３１はオンからオフに変化
し、駆動電圧Ｖ１は直ちに遮断される。
を介してインバータ７１へ与えられて反転される。これ
により、インバータ７１の出力信号は、直ちに“Ｌ”か
ら“Ｈ”に立ち上がる。従って、クロック信号ＣＫの立
ち上がりと共に、ＰＭＯＳ３１はオンからオフに変化
し、駆動電圧Ｖ１は直ちに遮断される。
【００７２】一方、ＦＦ５２の出力信号は、レベルシフ
タ６２を介してインバータ７２，７３へ与えられて反転
される。これにより、インバータ７２の出力信号は、若
干遅れて“Ｈ”から“Ｌ”に立ち下がる。また、インバ
ータ７３で反転された信号は、更にインバータ７４に与
えられて反転される。これにより、インバータ７４の出
力信号は、若干遅れて“Ｌ”から“Ｈ”に立ち上がる。
インバータ７２，７４の出力信号は、それぞれＰＭＯＳ
３２及びＮＭＯＳ３４のゲートに与えられる。このた
め、クロック信号ＣＫの立ち上がりから若干遅れてＰＭ
ＯＳ３２とＮＭＯＳ３４がオンとなり、駆動電圧Ｖ２が
出力信号ＯＵＴして出力される。
タ６２を介してインバータ７２，７３へ与えられて反転
される。これにより、インバータ７２の出力信号は、若
干遅れて“Ｈ”から“Ｌ”に立ち下がる。また、インバ
ータ７３で反転された信号は、更にインバータ７４に与
えられて反転される。これにより、インバータ７４の出
力信号は、若干遅れて“Ｌ”から“Ｈ”に立ち上がる。
インバータ７２，７４の出力信号は、それぞれＰＭＯＳ
３２及びＮＭＯＳ３４のゲートに与えられる。このた
め、クロック信号ＣＫの立ち上がりから若干遅れてＰＭ
ＯＳ３２とＮＭＯＳ３４がオンとなり、駆動電圧Ｖ２が
出力信号ＯＵＴして出力される。
【００７３】以上のように、この第２の実施形態の駆動
回路は、立ち上がりと立ち下がりで応答特性の異なるＰ
ＭＯＳ制御用のインバータ７１等とＮＭＯＳ制御用のイ
ンバータ７４等を使用して、駆動電圧Ｖ１〜Ｖ４をオン
／オフ制御するようにしている。これにより、駆動電圧
Ｖ１〜Ｖ４の切り替わりに、若干の時間差を設けること
が可能になり、貫通電流を防止することができる。更
に、これらのインバータ７１，７４等自体の貫通電流
も、抑制することができるという利点がある。
回路は、立ち上がりと立ち下がりで応答特性の異なるＰ
ＭＯＳ制御用のインバータ７１等とＮＭＯＳ制御用のイ
ンバータ７４等を使用して、駆動電圧Ｖ１〜Ｖ４をオン
／オフ制御するようにしている。これにより、駆動電圧
Ｖ１〜Ｖ４の切り替わりに、若干の時間差を設けること
が可能になり、貫通電流を防止することができる。更
に、これらのインバータ７１，７４等自体の貫通電流
も、抑制することができるという利点がある。
【００７４】（第３の実施形態）図６は、本発明の第３
の実施形態を示す駆動回路の回路図であり、図５（ａ）
中の要素と共通の要素には共通の符号が付されている。
の実施形態を示す駆動回路の回路図であり、図５（ａ）
中の要素と共通の要素には共通の符号が付されている。
【００７５】この駆動回路は、図５（ａ）におけるクロ
ック信号ＣＫに代えて、図１と同様の２相のクロック信
号ＣＫ１，ＣＫ２を用いると共に、これらのクロック信
号ＣＫ１，ＣＫ２を切り替えて保持手段（例えば、Ｆ
Ｆ）５１〜５４に与えるための、選択手段（例えば、セ
レクタ）５５〜５８を設けている。セレクタ５５〜５８
は、図１中のセレクタ１４，１５と同様のもので、制御
端子に与えられる信号の“Ｌ”，“Ｈ”に対応して、ク
ロック信号ＣＫ１，ＣＫ２を選択して出力するものであ
る。
ック信号ＣＫに代えて、図１と同様の２相のクロック信
号ＣＫ１，ＣＫ２を用いると共に、これらのクロック信
号ＣＫ１，ＣＫ２を切り替えて保持手段（例えば、Ｆ
Ｆ）５１〜５４に与えるための、選択手段（例えば、セ
レクタ）５５〜５８を設けている。セレクタ５５〜５８
は、図１中のセレクタ１４，１５と同様のもので、制御
端子に与えられる信号の“Ｌ”，“Ｈ”に対応して、ク
ロック信号ＣＫ１，ＣＫ２を選択して出力するものであ
る。
【００７６】また、この駆動回路は、図５（ａ）におけ
るＰＭＯＳ制御用のインバータ７１，７２，７５に代え
て、通常のインバータ８１、８２、８３を用いると共
に、この図５（ａ）中のインバータ７３，７４，７６，
７７，７８，７９を削除し、レベルシフタ６２，６３，
６４の出力側を、それぞれＮＭＯＳ３４，３７，３９の
ゲートに直接接続している。その他の構成は、図５
（ａ）と同様である。
るＰＭＯＳ制御用のインバータ７１，７２，７５に代え
て、通常のインバータ８１、８２、８３を用いると共
に、この図５（ａ）中のインバータ７３，７４，７６，
７７，７８，７９を削除し、レベルシフタ６２，６３，
６４の出力側を、それぞれＮＭＯＳ３４，３７，３９の
ゲートに直接接続している。その他の構成は、図５
（ａ）と同様である。
【００７７】次に、動作を説明する。例えば、ある時点
で表示用の駆動電圧を選択する選択信号ＤＳ１が“Ｈ”
から“Ｌ”に変化し、選択信号ＤＳ２が“Ｌ”から
“Ｈ”に変化したとする。これにより、セレクタ５５で
クロック信号ＣＫ１が選択され、セレクタ５６ではクロ
ック信号ＣＫ２が選択されて、それぞれＦＦ５１，５２
に与えられる。この時点では、クロック信号ＣＫ１，Ｃ
Ｋ２の変化はないので、ＦＦ５１，５２の出力信号は、
それぞれ“Ｈ”，“Ｌ”のままで変化はしない。従っ
て、出力信号ＯＵＴには駆動電圧Ｖ１が出力されてい
る。
で表示用の駆動電圧を選択する選択信号ＤＳ１が“Ｈ”
から“Ｌ”に変化し、選択信号ＤＳ２が“Ｌ”から
“Ｈ”に変化したとする。これにより、セレクタ５５で
クロック信号ＣＫ１が選択され、セレクタ５６ではクロ
ック信号ＣＫ２が選択されて、それぞれＦＦ５１，５２
に与えられる。この時点では、クロック信号ＣＫ１，Ｃ
Ｋ２の変化はないので、ＦＦ５１，５２の出力信号は、
それぞれ“Ｈ”，“Ｌ”のままで変化はしない。従っ
て、出力信号ＯＵＴには駆動電圧Ｖ１が出力されてい
る。
【００７８】次に、クロック信号ＣＫ１が立ち上がる
と、ＦＦ５１によって選択信号ＤＳ１が保持され、この
ＦＦ５１の出力信号は“Ｌ”となる。これにより、ＰＭ
ＯＳ３１がオフとなり、出力信号ＯＵＴの駆動電圧Ｖ１
は遮断され、出力ノードＮＯは無電圧状態となる。
と、ＦＦ５１によって選択信号ＤＳ１が保持され、この
ＦＦ５１の出力信号は“Ｌ”となる。これにより、ＰＭ
ＯＳ３１がオフとなり、出力信号ＯＵＴの駆動電圧Ｖ１
は遮断され、出力ノードＮＯは無電圧状態となる。
【００７９】更に、クロック信号ＣＫ１に若干遅れてク
ロック信号ＣＫ２が立ち上がると、ＦＦ５２によって選
択信号ＤＳ２が保持され、このＦＦ５２の出力信号は
“Ｈ”となる。これにより、ＰＭＯＳ３２とＮＭＯＳ３
４がオンとなり、駆動電圧Ｖ２が出力ノードＮＯから出
力信号ＯＵＴとして出力される。
ロック信号ＣＫ２が立ち上がると、ＦＦ５２によって選
択信号ＤＳ２が保持され、このＦＦ５２の出力信号は
“Ｈ”となる。これにより、ＰＭＯＳ３２とＮＭＯＳ３
４がオンとなり、駆動電圧Ｖ２が出力ノードＮＯから出
力信号ＯＵＴとして出力される。
【００８０】以上のように、この第３の実施形態の駆動
回路は、位相の異なる２つのクロック信号ＣＫ１，ＣＫ
２を用いて、駆動電圧Ｖ１〜Ｖ４のいずれもが出力され
ない期間を設けるようにしている。これにより、駆動電
圧Ｖ１〜Ｖ４間の貫通電流を防止することができるとい
う利点がある。
回路は、位相の異なる２つのクロック信号ＣＫ１，ＣＫ
２を用いて、駆動電圧Ｖ１〜Ｖ４のいずれもが出力され
ない期間を設けるようにしている。これにより、駆動電
圧Ｖ１〜Ｖ４間の貫通電流を防止することができるとい
う利点がある。
【００８１】（第４の実施形態）図７は、本発明の第４
の実施形態を示す駆動回路の回路図であり、図１中の要
素と共通の要素には共通の符号が付されている。
の実施形態を示す駆動回路の回路図であり、図１中の要
素と共通の要素には共通の符号が付されている。
【００８２】この駆動回路は、図１におけるフレーム制
御部４０のＦＦ４１，４２等を削除し、フレーム制御信
号ＦＲをＮＡＮＤ２３に直接与えると共に、このフレー
ム制御信号ＦＲをインバータ４３で反転してＮＡＮＤ２
４に与えるように構成している。その他の構成は、図１
と同様である。
御部４０のＦＦ４１，４２等を削除し、フレーム制御信
号ＦＲをＮＡＮＤ２３に直接与えると共に、このフレー
ム制御信号ＦＲをインバータ４３で反転してＮＡＮＤ２
４に与えるように構成している。その他の構成は、図１
と同様である。
【００８３】この駆動回路の動作は、図１の動作とほぼ
同様である。即ち、表示データＤＴが変化したときの動
作は、図１と全く同一である。
同様である。即ち、表示データＤＴが変化したときの動
作は、図１と全く同一である。
【００８４】一方、フレーム制御信号ＦＲが変化したと
きには、クロック信号ＣＫ１，ＣＫ２とは非同期に、デ
コード回路のＮＡＮＤ２１〜２４から出力される駆動信
号Ｓ２１〜Ｓ２４が切り替わり、出力ノードＮＯに出力
信号ＯＵＴとして出力される駆動電圧Ｖ１〜Ｖ４が切り
替わる。
きには、クロック信号ＣＫ１，ＣＫ２とは非同期に、デ
コード回路のＮＡＮＤ２１〜２４から出力される駆動信
号Ｓ２１〜Ｓ２４が切り替わり、出力ノードＮＯに出力
信号ＯＵＴとして出力される駆動電圧Ｖ１〜Ｖ４が切り
替わる。
【００８５】以上のように、この第４の実施形態の駆動
回路は、位相の異なる２つのクロック信号ＣＫ１，ＣＫ
２を用いて、表示データＤＴの変化時に、駆動電圧Ｖ１
〜Ｖ４のいずれもが出力されない期間を設けるようにし
ている。一方、フレーム制御信号ＦＲの変化は、例えば
１秒間に３０回程度で、表示データＤＴの変化に比べて
１／１００以下であるので、フレーム制御信号ＦＲに対
応したフレーム制御部を削除し、回路構成を簡素化して
いる。
回路は、位相の異なる２つのクロック信号ＣＫ１，ＣＫ
２を用いて、表示データＤＴの変化時に、駆動電圧Ｖ１
〜Ｖ４のいずれもが出力されない期間を設けるようにし
ている。一方、フレーム制御信号ＦＲの変化は、例えば
１秒間に３０回程度で、表示データＤＴの変化に比べて
１／１００以下であるので、フレーム制御信号ＦＲに対
応したフレーム制御部を削除し、回路構成を簡素化して
いる。
【００８６】更に、デコード部のＮＡＮＤ２１〜２４
は、出力信号の立ち下がりの遅延時間が大きくなるよう
に構成すると共に、インバータ３３，３６，３８は出力
信号の立ち上がりの遅延時間が大きくなるように構成し
ている。これにより、スイッチ部のＮＭＯＳやＰＭＯＳ
がオフになった後、オンになるまでの時間を遅延させ、
確実に貫通電流を防止することができるという利点があ
る。
は、出力信号の立ち下がりの遅延時間が大きくなるよう
に構成すると共に、インバータ３３，３６，３８は出力
信号の立ち上がりの遅延時間が大きくなるように構成し
ている。これにより、スイッチ部のＮＭＯＳやＰＭＯＳ
がオフになった後、オンになるまでの時間を遅延させ、
確実に貫通電流を防止することができるという利点があ
る。
【００８７】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｆ）のようなものがある。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｆ）のようなものがある。
【００８８】（ａ） 図１中のデコード部２０は、解読
手段と駆動制御手段を兼ねるために、図３に示すような
相互コンダクタンスｇｍが異なるＰＭＯＳとＮＭＯＳを
組み合わせたＮＡＮＤ２１〜２４を使用しているが、単
なる解読手段として通常のＮＡＮＤを用いて構成しても
良い。また、スイッチ部３０のインバータ３３，３６，
３８に、通常のインバータを用いても良い。
手段と駆動制御手段を兼ねるために、図３に示すような
相互コンダクタンスｇｍが異なるＰＭＯＳとＮＭＯＳを
組み合わせたＮＡＮＤ２１〜２４を使用しているが、単
なる解読手段として通常のＮＡＮＤを用いて構成しても
良い。また、スイッチ部３０のインバータ３３，３６，
３８に、通常のインバータを用いても良い。
【００８９】（ｂ） 図５において、図６と同様のセレ
クタ５５〜５８を設け、クロック信号ＣＫ１，ＣＫ２を
選択してＦＦ５１〜５４に与えるような構成にしても良
い。これにより、更に確実に貫通電流を防止することが
できる。
クタ５５〜５８を設け、クロック信号ＣＫ１，ＣＫ２を
選択してＦＦ５１〜５４に与えるような構成にしても良
い。これにより、更に確実に貫通電流を防止することが
できる。
【００９０】（ｃ） 第１〜第４の実施形態では、４種
類の駆動電圧Ｖ１〜Ｖ４の中から１つを選択して出力す
る回路について説明したが、駆動電圧は２種類以上であ
れば何種類でも同様に適用可能である。
類の駆動電圧Ｖ１〜Ｖ４の中から１つを選択して出力す
る回路について説明したが、駆動電圧は２種類以上であ
れば何種類でも同様に適用可能である。
【００９１】（ｄ） デコード部２０やスイッチ部３０
の構成は、図示したものに限定されない。
の構成は、図示したものに限定されない。
【００９２】（ｅ） レベルシフタ１６等は、回路構成
上の必要に応じて適切な位置に設ければ良い。
上の必要に応じて適切な位置に設ければ良い。
【００９３】（ｆ） ＬＣＤ表示用の駆動回路を例にし
て説明したが、例えば、２種類の電圧を交互に切り替え
てキャパシタに充電して高電圧を発生させる昇圧回路に
おいて、スイッチング用の駆動回路として適用可能であ
る。
て説明したが、例えば、２種類の電圧を交互に切り替え
てキャパシタに充電して高電圧を発生させる昇圧回路に
おいて、スイッチング用の駆動回路として適用可能であ
る。
【００９４】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、選択信号が不活性化しているときには第１の
クロック信号を選択し、活性化しているときにはこの第
１のクロック信号よりも位相が遅れた第２のクロック信
号を選択する選択手段を有している。これにより、不活
性化した選択信号が先に保持手段に保持され、対応する
駆動電圧が停止される。その後、活性化された選択信号
が保持手段に保持され、対応する駆動電圧が出力され
る。従って、複数の駆動電圧が同時に出力されることが
なくなり、貫通電流を防止することができる。
によれば、選択信号が不活性化しているときには第１の
クロック信号を選択し、活性化しているときにはこの第
１のクロック信号よりも位相が遅れた第２のクロック信
号を選択する選択手段を有している。これにより、不活
性化した選択信号が先に保持手段に保持され、対応する
駆動電圧が停止される。その後、活性化された選択信号
が保持手段に保持され、対応する駆動電圧が出力され
る。従って、複数の駆動電圧が同時に出力されることが
なくなり、貫通電流を防止することができる。
【００９５】
【００９６】第２の発明によれば、第１の発明と同様の
選択手段と保持手段を備え、この出力信号を保持手段に
保持された選択信号が活性化したときには所定時間遅延
して駆動信号を出力し、該選択信号が不活性化したとき
には直ちに該駆動信号を停止する駆動制御手段を介して
スイッチ手段に与えるようにしている。これにより、複
数の駆動電圧が同時に出力されることがなくなり、更に
確実に貫通電流を防止することができる。
選択手段と保持手段を備え、この出力信号を保持手段に
保持された選択信号が活性化したときには所定時間遅延
して駆動信号を出力し、該選択信号が不活性化したとき
には直ちに該駆動信号を停止する駆動制御手段を介して
スイッチ手段に与えるようにしている。これにより、複
数の駆動電圧が同時に出力されることがなくなり、更に
確実に貫通電流を防止することができる。
【００９７】第３の発明によれば、入力信号が不活性化
している時に第１のクロック信号を選択し、活性化して
いるときには第２のクロック信号を選択する選択手段
と、選択されたクロック信号のタイミングで入力信号を
保持する保持手段と、保持内容を解読して駆動信号を生
成する解読手段を有している。これにより、不活性化し
た入力信号が先に、活性化された選択信号が後に保持さ
れ、対応する駆動電圧が出力される。従って、複数の駆
動電圧が同時に出力されることがなくなり、貫通電流を
防止することができる。
している時に第１のクロック信号を選択し、活性化して
いるときには第２のクロック信号を選択する選択手段
と、選択されたクロック信号のタイミングで入力信号を
保持する保持手段と、保持内容を解読して駆動信号を生
成する解読手段を有している。これにより、不活性化し
た入力信号が先に、活性化された選択信号が後に保持さ
れ、対応する駆動電圧が出力される。従って、複数の駆
動電圧が同時に出力されることがなくなり、貫通電流を
防止することができる。
【００９８】第４の発明によれば、第３の発明における
解読手段の出力信号のタイミングを制御して駆動信号を
スイッチ手段に与える駆動制御手段を有している。これ
により、複数の駆動電圧が同時に出力されることがなく
なり、更に確実に貫通電流を防止することができる。
解読手段の出力信号のタイミングを制御して駆動信号を
スイッチ手段に与える駆動制御手段を有している。これ
により、複数の駆動電圧が同時に出力されることがなく
なり、更に確実に貫通電流を防止することができる。
【００９９】第５の発明によれば、第２及び第４の発明
における駆動制御手段を、相互コンダクタンスが異なる
相補的なＭＯＳを使用した論理ゲートで構成している。
これにより、簡単な構成で駆動制御手段を形成すること
ができる。
における駆動制御手段を、相互コンダクタンスが異なる
相補的なＭＯＳを使用した論理ゲートで構成している。
これにより、簡単な構成で駆動制御手段を形成すること
ができる。
【０１００】第６〜第１０の発明によれば、位相の異な
るクロック信号に基づいて制御されるスイッチ手段と、
このスイッチ手段の導通状態から非導通状態へ遷移を、
非導通状態から導通状態への遷移よりも速くさせる複数
の駆動信号を出力する駆動信号出力回路を有している。
これにより、複数のスイッチ手段が同時に導通状態にな
ることがなくなり、貫通電流を防止することができる。
るクロック信号に基づいて制御されるスイッチ手段と、
このスイッチ手段の導通状態から非導通状態へ遷移を、
非導通状態から導通状態への遷移よりも速くさせる複数
の駆動信号を出力する駆動信号出力回路を有している。
これにより、複数のスイッチ手段が同時に導通状態にな
ることがなくなり、貫通電流を防止することができる。
【０１０１】第１１〜第１５の発明によれば、位相の異
なるクロック信号に基づいて制御される第１及び第２の
スイッチ手段と、第２のスイッチ手段の導通状態から非
導通状態へ遷移を、第１のスイッチ手段の非導通状態か
ら導通状態への遷移よりも速くさせる駆動信号を出力す
る駆動信号出力回路を有している。これにより、第１及
び第２のスイッチ手段が同時に導通状態になることがな
くなり、貫通電流を防止することができる。
なるクロック信号に基づいて制御される第１及び第２の
スイッチ手段と、第２のスイッチ手段の導通状態から非
導通状態へ遷移を、第１のスイッチ手段の非導通状態か
ら導通状態への遷移よりも速くさせる駆動信号を出力す
る駆動信号出力回路を有している。これにより、第１及
び第２のスイッチ手段が同時に導通状態になることがな
くなり、貫通電流を防止することができる。
【０１０２】第１６の発明によれば、相互コンダクタン
スが異なる相補的なＭＯＳを直列に接続した出力部を有
する論理ゲートを用いて、選択信号が活性化したときに
は所定時間遅延して駆動信号を出力し、該選択信号が不
活性化したときには直ちに該駆動信号を停止する駆動制
御手段を有している。これにより、遅延回路を必要とせ
ずにパターン寸法や材料等を調整することにより、同時
に複数の駆動信号が出力されることをなくすという目的
が達成され、簡単な回路構成で貫通電流を防止すること
ができる。
スが異なる相補的なＭＯＳを直列に接続した出力部を有
する論理ゲートを用いて、選択信号が活性化したときに
は所定時間遅延して駆動信号を出力し、該選択信号が不
活性化したときには直ちに該駆動信号を停止する駆動制
御手段を有している。これにより、遅延回路を必要とせ
ずにパターン寸法や材料等を調整することにより、同時
に複数の駆動信号が出力されることをなくすという目的
が達成され、簡単な回路構成で貫通電流を防止すること
ができる。
【０１０３】第１７の発明によれば、相互コンダクタン
スが異なる相補的なＭＯＳトランジスタを直列に接続し
た出力部を有する論理ゲートを用いて、スイッチ手段に
おける導通状態から非導通状態への遷移を、このスイッ
チ手段における非導通状態から導通状態への遷移よりも
速くさせる複数の駆動信号を出力する駆動信号出力回路
を有している。これにより、第１６の発明と同様に、簡
単な回路構成で確実に貫通電流を防止することができ
る。
スが異なる相補的なＭＯＳトランジスタを直列に接続し
た出力部を有する論理ゲートを用いて、スイッチ手段に
おける導通状態から非導通状態への遷移を、このスイッ
チ手段における非導通状態から導通状態への遷移よりも
速くさせる複数の駆動信号を出力する駆動信号出力回路
を有している。これにより、第１６の発明と同様に、簡
単な回路構成で確実に貫通電流を防止することができ
る。
【０１０４】
【０１０５】
【０１０６】
【０１０７】
【図１】本発明の第１の実施形態を示す駆動回路の回路
図である。
図である。
【図２】従来の駆動回路の一例を示す回路図である。
【図３】図１中のＮＡＮＤ及びインバータの構成図であ
る。
る。
【図４】図１の動作を示す信号波形図である。
【図５】本発明の第２の実施形態を示す駆動回路の回路
図である。
図である。
【図６】本発明の第３の実施形態を示す駆動回路の回路
図である。
図である。
【図７】本発明の第４の実施形態を示す駆動回路の回路
図である。
図である。
１１，１２，４１，４２，５１〜５４ ＦＦ
１４，１５，４４，４５，５５〜５８ セレクタ
２０ デコード部
２１〜２４ ＮＡＮＤ
３０ スイッチ部
３１，３２，３５ ＰＭＯＳ
３４，３７，３９ ＮＭＯＳ
３３，３６，３８，７１〜７９， インバータ
４０ フレーム制御部
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０３Ｋ 17/687 Ｈ０３Ｋ 17/687 Ａ
(56)参考文献 特開 平５−46113（ＪＰ，Ａ)
特開 平９−214306（ＪＰ，Ａ)
特開 平７−28429（ＪＰ，Ａ)
特開 平９−138669（ＪＰ，Ａ)
特開 平５−265407（ＪＰ，Ａ)
特開 昭62−120117（ＪＰ，Ａ)
特開2001−77680（ＪＰ，Ａ)
特開 平５−243932（ＪＰ，Ａ)
特開 平５−333361（ＪＰ，Ａ)
特開 平２−282722（ＪＰ，Ａ)
特開 平４−73797（ＪＰ，Ａ)
特開 平９−6295（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/00
G02F 1/00
G09G 3/20
H03K 5/00
Claims (17)
- 【請求項１】 それぞれ対応する駆動信号が与えられた
ときに該駆動信号に対応する駆動電圧を共通の出力ノー
ドに出力する複数のスイッチ手段を備えた駆動回路にお
いて、 前記駆動電圧を選択する選択信号が不活性化していると
きには第１のクロック信号を選択し、該選択信号が活性
化しているときには該第１のクロック信号よりも位相が
遅れた第２のクロック信号を選択する選択手段と、 前記選択手段で選択されたクロック信号のタイミングに
基づいて前記選択信号を保持し、その保持内容を前記駆
動信号として前記スイッチ手段に与える保持手段とを、 設けたことを特徴とする駆動回路。 - 【請求項２】 それぞれ対応する駆動信号が与えられた
ときに該駆動信号に対応する駆動電圧を共通の出力ノー
ドに出力する複数のスイッチ手段を備えた駆動回路にお
いて、 前記駆動電圧を選択する選択信号が不活性化していると
きには第１のクロック信号を選択し、該選択信号が活性
化しているときには該第１のクロック信号よりも位相が
遅れた第２のクロック信号を選択する選択手段と、 前記選択手段で選択されたクロック信号のタイミングに
基づいて前記選択信号を保持する保持手段と、 前記保持手段に保持された選択信号が活性化したときに
は所定時間遅延して前記駆動信号を出力し、該選択信号
が不活性化したときには直ちに該駆動信号を停止する駆
動制御手段とを、 設けたことを特徴とする駆動回路。 - 【請求項３】 それぞれ対応する駆動信号が与えられた
ときに該駆動信号に対応する駆動電圧を共通の出力ノー
ドに出力する複数のスイッチ手段を備えた駆動回路にお
いて、 入力信号が不活性化しているときには第１のクロック信
号を選択し、該入力信号が活性化しているときには該第
１のクロック信号よりも位相が遅れた第２のクロック信
号を選択する選択手段と、 前記選択手段で選択されたクロック信号のタイミングに
基づいて前記入力信号を保持する保持手段と、 前記保持手段の保持内容を解読して前記駆動電圧を選択
する前記駆動信号を生成して前記スイッチ手段に与える
解読手段とを、 設けたことを特徴とする駆動回路。 - 【請求項４】 それぞれ対応する駆動信号が与えられた
ときに該駆動信号に対応する駆動電圧を共通の出力ノー
ドに出力する複数のスイッチ手段を備えた駆動回路にお
いて、 入力信号が不活性化しているときには第１のクロック信
号を選択し、該入力信号が活性化しているときには該第
１のクロック信号よりも位相が遅れた第２のクロック信
号を選択する選択手段と、 前記選択手段で選択されたクロック信号のタイミングに
基づいて前記入力信号を保持する保持手段と、 前記保持手段の保持内容を解読して前記駆動信号を選択
する選択信号を生成する解読手段と、 前記選択信号が活性化したときには所定時間遅延して前
記駆動信号を出力し、該駆動信号が不活性化したときに
は直ちに該駆動信号を停止する駆動制御手段とを、 設けたことを特徴とする駆動回路。 - 【請求項５】 前記駆動制御手段は、相互コンダクタン
スが異なる相補的なＭＯＳトランジスタを直列に接続し
た出力部を有する論理ゲートで構成したことを特徴とす
る請求項２または請求項４記載の駆動回路。 - 【請求項６】 複数の駆動信号によってそれぞれ制御さ
れ、複数の駆動電圧のうちいずれかの駆動信号を共通の
出力ノードに出力する複数のスイッチ手段と、前記スイ
ッチ手段の導通状態から非導通状態への遷移を、該スイ
ッチ手段の非導通状態から導通状態への遷移よりも速く
させるための前記複数の駆動信号を、複数の選択信号に
基づいて出力する駆動信号出力回路とを有する駆動回路
において、 前記駆動信号は、第１のクロック信号または該第１のク
ロック信号よりも位相の遅れた第２のクロック信号に基
づいて前記スイッチ手段を制御するように出力され、 前記駆動信号が前記スイッチ手段を非導通状態から導通
状態へ遷移させる場合には、該駆動信号は前記第２のク
ロック信号に基づいて出力され、 前記駆動信号が前記スイッチ手段を導通状態から非導通
状態へ遷移させる場合には、該駆動信号は前記第１のク
ロック信号に基づいて出力されることを特徴とする駆動
回路。 - 【請求項７】 請求項６記載の駆動回路において、 前記駆動信号出力回路は、その出力端子と電源電位との
間に接続された第１導電型の第１ＭＯＳトランジスタ
と、前記出力端子と接地電位との間に接続された第２導
電型の第２ＭＯＳトランジスタとを有し、 前記スイッチ手段が第１導電型のＭＯＳトランジスタで
ある場合は、前記第２ＭＯＳトランジスタにおけるゲー
ト幅に対するゲート長の比が、前記第１ＭＯＳトランジ
スタにおけるゲート幅に対するゲート長の比よりも大き
く設定され、 前記スイッチ手段が第２導電型のＭＯＳトランジスタで
ある場合は、前記第１ＭＯＳトランジスタにおけるゲー
ト幅に対するゲート長の比が、前記第２ＭＯＳトランジ
スタにおけるゲート幅に対するゲート長の比よりも大き
く設定されていることを特徴とする駆動回路。 - 【請求項８】 請求項６記載の駆動回路において、 前記駆動信号出力回路は、その出力端子と電源電位との
間に接続された第１導電型の第１ＭＯＳトランジスタ
と、前記出力端子と接地電位との間に接続された第２導
電型の第２ＭＯＳトランジスタとを有し、 前記スイッチ手段が第１導電型のＭＯＳトランジスタで
ある場合は、前記第２ＭＯＳトランジスタにおけるゲー
ト長に対するゲート幅の比が、前記第１ＭＯＳトランジ
スタにおけるゲート長に対するゲート幅の比よりも小さ
く設定され、 前記スイッチ手段が第２導電型のＭＯＳトランジスタで
ある場合は、前記第１ＭＯＳトランジスタにおけるゲー
ト長に対するゲート幅の比が、前記第２ＭＯＳトランジ
スタにおけるゲート長に対するゲート幅の比よりも小さ
く設定されていることを特徴とする駆動回路。 - 【請求項９】 請求項６記載の駆動回路において、 前記駆動信号出力回路は、その出力端子と電源電位との
間に接続された第１導電型の第１ＭＯＳトランジスタ
と、前記出力端子と接地電位との間に接続された第２導
電型の第２ＭＯＳトランジスタとを有し、 前記スイッチ手段が第１導電型のＭＯＳトランジスタで
ある場合は、前記第２ＭＯＳトランジスタにおけるオン
抵抗値が、前記第１ＭＯＳトランジスタにおけるオン抵
抗値よりも大きく設定され、 前記スイッチ手段が第２導電型のＭＯＳトランジスタで
ある場合は、前記第１ＭＯＳトランジスタにおけるオン
抵抗値が、前記第２ＭＯＳトランジスタにおけるオン抵
抗値よりも大きく設定されていることを特徴とする駆動
回路。 - 【請求項１０】 請求項６記載の駆動回路は、 前記第１及び第２のクロック信号のうちいずれか一方を
選択するクロック信号選択手段と、 前記クロック信号選択手段において選択された第１また
は第２のクロック信号に基づいて前記選択信号を保持す
る選択信号保持手段と、 前記選択信号保持手段の保持内容を解読して前記駆動電
圧に対応する前記駆動信号を生成する解読手段とを有す
ることを特徴とする駆動回路。 - 【請求項１１】 第１の選択信号に基づいて、第１の駆
動電圧に対応する第１の駆動信号を出力する第１の駆動
信号出力回路と、 第２の選択信号に基づいて、第２の駆動電圧に対応する
第２の駆動信号を出力する第２の駆動信号出力回路と、 前記第１の駆動信号によって制御され、前記第１の駆動
電圧を共通の出力ノードに出力する第１のスイッチ手段
と、 前記第２の駆動信号によって制御され、前記第２の駆動
電圧を前記出力ノードに出力する第２のスイッチ手段と
を有し、 前記第１及び第２の駆動信号出力回路は、前記第１のス
イッチ手段における非導通状態から導通状態への遷移よ
りも、前記第２のスイッチ手段における導通状態から非
導通状態への遷移の方が速くなるような前記第１及び第
２の駆動信号をそれぞれ出力することによって前記第１
または第２の駆動電圧を前記出力ノードに出力する駆動
回路において、 前記第１及び第２の駆動信号は、第１のクロック信号、
または前記第１のクロック信号よりも位相の遅れた第２
のクロック信号に基づいて前記第１及び第２のスイッチ
手段を制御するように出力され、 前記第１のスイッチ手段が前記第１の駆動信号によって
非導通状態から導通状態へ遷移する場合には、前記第１
の駆動信号は前記第２のクロック信号に基づいて出力さ
れ、 前記第２のスイッチ手段が前記第２の駆動信号によって
導通状態から非導通状態へ遷移する場合には、前記第２
の駆動信号は前記第１のクロック信号に基づいて出力さ
れることを特徴とする駆動回路。 - 【請求項１２】 請求項１１記載の駆動回路において、 前記第１または第２の駆動信号出力回路は、その出力端
子と電源電位との間に接続された第１導電型の第１ＭＯ
Ｓトランジスタと、前記出力端子と接地電位との間に接
続された第２導電型の第２ＭＯＳトランジスタとを有
し、 前記第１または第２のスイッチ手段が第１導電型のＭＯ
Ｓトランジスタである場合は、前記第２ＭＯＳトランジ
スタにおけるゲート幅に対するゲート長の比が、前記第
１ＭＯＳトランジスタにおけるゲート幅に対するゲート
長の比よりも大きく設定され、 前記第１または第２のスイッチ手段が第２導電型のＭＯ
Ｓトランジスタである場合は、前記第１ＭＯＳトランジ
スタにおけるゲート幅に対するゲート長の比が、前記第
２ＭＯＳトランジスタにおけるゲート幅に対するゲート
長の比よりも大きく設定されていることを特徴とする駆
動回路。 - 【請求項１３】 請求項１１記載の駆動回路において、 前記第１または第２の駆動信号出力回路は、その出力端
子と電源電位との間に接続された第１導電型の第１ＭＯ
Ｓトランジスタと、前記出力端子と接地電位との間に接
続された第２導電型の第２ＭＯＳトランジスタとを有
し、 前記第１または第２のスイッチ手段が第１導電型のＭＯ
Ｓトランジスタである場合は、前記第２ＭＯＳトランジ
スタにおけるゲート長に対するゲート幅の比が、前記第
１ＭＯＳトランジスタにおけるゲート長に対するゲート
幅の比よりも小さく設定され、 前記第１または第２のスイッチ手段が第２導電型のＭＯ
Ｓトランジスタである場合は、前記第１ＭＯＳトランジ
スタにおけるゲート長に対するゲート幅の比が、前記第
２ＭＯＳトランジスタにおけるゲート長に対するゲート
幅の比よりも小さく設定されていることを特徴とする駆
動回路。 - 【請求項１４】 請求項１１記載の駆動回路において、 前記第１または第２の駆動信号出力回路は、その出力端
子と電源電位との間に接続された第１導電型の第１ＭＯ
Ｓトランジスタと、前記出力端子と接地電位との間に接
続された第２導電型の第２ＭＯＳトランジスタとを有
し、 前記第１または第２のスイッチ手段が第１導電型のＭＯ
Ｓトランジスタである場合は、前記第２ＭＯＳトランジ
スタにおけるオン抵抗値が、前記第１ＭＯＳトランジス
タにおけるオン抵抗値よりも大きく設定され、 前記第１または第２のスイッチ手段が第２導電型のＭＯ
Ｓトランジスタである場合は、前記第１ＭＯＳトランジ
スタにおけるオン抵抗値が、前記第２ＭＯＳトランジス
タにおけるオン抵抗値よりも大きく設定されていること
を特徴とする駆動回路。 - 【請求項１５】 請求項１１記載の駆動回路は、 前記第１及び第２のクロック信号のうちいずれか一方を
選択するクロック信号選択手段と、 前記クロック信号選択手段において選択された第１また
は第２のクロック信号に基づいて前記第１及び第２の選
択信号をそれぞれ保持する第１及び第２の選択信号保持
手段と、 前記第１及び第２の選択信号保持手段の保持内容を解読
して前記第１及び第２の駆動電圧に対応する前記第１及
び第２の駆動信号を生成する第１及び第２の解読手段と
を有することを特徴とする駆動回路。 - 【請求項１６】 請求項６記載の駆動回路において、 前記駆動信号出力回路は、その出力端子と電源電位との
間に接続された第１導電型の第１ＭＯＳトランジスタ
と、前記出力端子と接地電位との間に接続された第２導
電型の第２ＭＯＳトランジスタとを有し、 前記スイッチ手段が第１導電型のＭＯＳトランジスタで
ある場合は、前記第２ＭＯＳトランジスタにおける相互
コンダクタンスが、前記第１ＭＯＳトランジスタにおけ
る相互コンダクタンスよりも小さく設定され、 前記スイッチ手段が第２導電型のＭＯＳトランジスタで
ある場合は、前記第１ＭＯＳトランジスタにおける相互
コンダクタンスが、前記第２ＭＯＳトランジスタにおけ
る相互コンダクタンスよりも小さく設定されていること
を特徴とする駆動回路。 - 【請求項１７】 請求項１１記載の駆動回路において、 前記第１または第２の駆動信号出力回路は、その出力端
子と電源電位との間に接続された第１導電型の第１ＭＯ
Ｓトランジスタと、前記出力端子と接地電位との間に接
続された第２導電型の第２ＭＯＳトランジスタとを有
し、 前記第１または第２のスイッチ手段が第１導電型のＭＯ
Ｓトランジスタである場合は、前記第２ＭＯＳトランジ
スタにおける相互コンダクタンスが、前記第１ＭＯＳト
ランジスタにおける相互コンダクタンスよりも小さく設
定され、 前記第１または第２のスイッチ手段が第２導電型のＭＯ
Ｓトランジスタである場合は、前記第１ＭＯＳトランジ
スタにおける相互コンダクタンスが、前記第２ＭＯＳト
ランジスタにおける相互コンダクタンスよりも小さく設
定されていることを特徴とする駆動回路。
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