JP3596969B2 - 遅延回路およびパルス発生回路 - Google Patents
遅延回路およびパルス発生回路 Download PDFInfo
- Publication number
- JP3596969B2 JP3596969B2 JP1860196A JP1860196A JP3596969B2 JP 3596969 B2 JP3596969 B2 JP 3596969B2 JP 1860196 A JP1860196 A JP 1860196A JP 1860196 A JP1860196 A JP 1860196A JP 3596969 B2 JP3596969 B2 JP 3596969B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- delay
- delay circuit
- pmos
- nmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Networks Using Active Elements (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置等における、縦続接続された複数段のＣＭＯＳインバータによる遅延回路あるいはパルス発生回路に関するものである。
【０００２】
【従来の技術】
従来、このような遅延回路としては、縦続接続された複数のＣＭＯＳインバータにより入力信号に対して遅延動作をするもの、すなわち入力信号の立ち上がりと立ち下がりの両方をその縦続接続ＣＭＯＳインバータに設定された遅延時間分だけ遅延させるものがあり、このタイプはＣＭＯＳインバータの段数が偶数であれば同相遅延回路となり、奇数であれば逆相遅延回路となる。
【０００３】
この他に、出力部にＮＡＮＤゲートあるいはＮＯＲゲートを用い、偶数段の縦続接続ＣＭＯＳインバータによる入力信号の同相遅延信号と入力信号のＮＡＮＤ信号あるいはＮＯＲ信号を出力することにより、入力信号の立ち上がりのみを縦続接続ＣＭＯＳインバータの設定遅延時間分だけ遅延させるもの（以下、立ち上がり入力遅延回路と称する）、あるいは立ち下がりのみを遅延させるもの（以下、立ち下がり入力遅延回路と称する）がある。
【０００４】
またパルス発生回路としては、出力部にＮＡＮＤゲートあるいはＮＯＲゲートを用い、奇数段の縦続接続ＣＭＯＳインバータによる入力信号の逆相遅延信号と入力信号をＮＡＮＤあるいはＮＯＲ出力することにより、入力信号の立ち上がり（立ち上がり入力）あるいは立ち下がり（立ち下がり入力）に同期してパルスを発生するものがある。
【０００５】
この他に、出力部にＮＡＮＤゲートあるいはＮＯＲゲートを用い、また上記の立ち上がり入力遅延回路あるいは立ち下がり入力遅延回路を二つ用いて（すなわち偶数段の縦続接続ＣＭＯＳインバータを二つ用いて）、入力信号の立ち上がりおよび立ち下がり（入力変化）に同期してパルスを発生するものがある。
【０００６】
尚、縦続接続ＣＭＯＳインバータによる遅延時間は、各ＣＭＯＳインバータを構成するＮＭＯＳおよびＰＭＯＳトランジスタの相互コンダクタンス（以下、ｇｍと称する）を調整することにより、所望値に設定される。
【０００７】
【発明が解決しようとする課題】
しかしながら上記従来の出力部にＮＡＮＤゲートあるいはＮＯＲゲートのゲート素子を用いた立ち上がり入力遅延回路および立ち下がり入力遅延回路には、以下に示す問題がある。
【０００８】
（１） 入力信号と遅延信号のゲート信号を出力する構成であり、縦続接続ＣＭＯＳインバータが入力変化に対して遅延動作をするので、縦続接続ＣＭＯＳインバータの設定遅延時間よりも短い周期の入力信号に対しては誤動作することがある。
【０００９】
（２） 縦続接続ＣＭＯＳインバータの段数は偶数に制限され、また遅延動作は逆相遅延のみである（同相遅延とするには出力部のゲート素子後段にインバータを設ける必要がある）ので、設計自由度が小さい。
【００１０】
（３） 出力部のゲート素子は一般に駆動能力を大きくできないので、遅延回路の駆動能力を上げるためには、出力部ゲート素子の後段にさらに偶数段の縦続接続ＣＭＯＳインバータ等のドライバーが必要となる。
【００１１】
図２１は上記の誤動作を説明する図であり、（ａ）はＮＡＮＤゲートを用いた遅延回路の回路図、（ｂ）は正常動作時のタイミングチャート、（ｃ）は誤動作時のタイミングチャートである。
【００１２】
図２１（ｂ）および（ｃ）におけるτは、（ａ）に示す偶数段の縦続接続ＣＭＯＳインバータ１０１の設定遅延時間である。
【００１３】
図２１（ｃ）に示すように、縦続接続ＣＭＯＳインバータ１０１の出力信号（点ａ）が立ち下がる前に入力信号（入力端子ｉｎ）が立ち下がると、誤動作パルスＡが出力端子ｏｕｔに出力されてしまう。
【００１４】
また上記従来のパルス発生回路には、以下に示す問題がある。
【００１５】
（１） 入力信号と遅延信号のゲート信号を出力する構成であり、縦続接続ＣＭＯＳインバータが入力変化に対して遅延動作をするので、縦続接続ＣＭＯＳインバータの設定遅延時間よりも短い周期の入力信号に対しては、第二サイクル以降のパルス発生タイミングが遅れることがある。
【００１６】
（２） 出力部のゲート素子は一般に駆動能力を大きくできないので、パルス発生回路の駆動能力を上げるためには、出力部ゲート素子の後段にさらに偶数段の縦続接続ＣＭＯＳインバータ等のドライバーが必要となる。
【００１７】
（３） 縦続接続ＣＭＯＳインバータが入力変化に対して遅延動作をするので、偶数段の縦続接続ＣＭＯＳインバータを用いたタイプは、使用ゲート数が多くなり、回路が複雑になってしまう。
【００１８】
図２２は上記のパルス発生タイミングの遅れを説明する図であり、（ａ）はＮＡＮＤゲートを用いたパルス発生回路の回路図、（ｂ）は正常動作時のタイミングチャート、（ｃ）は誤動作時のタイミングチャートである。
【００１９】
図２２（ｂ）および（ｃ）におけるτは、（ａ）に示す奇数段の縦続接続ＣＭＯＳインバータ１１１の設定遅延時間である。
【００２０】
図２２（ｃ）に示すように、縦続接続ＣＭＯＳインバータ１０２の出力信号（点ａ）が立ち上がる前に入力信号（入力端子ｉｎ）が立ち上がると、出力端子ｏｕｔには入力信号の立ち上がりに同期したパルスが出力されない。
【００２１】
本発明はこのような従来の問題を解決するものであり、誤動作することなく立ち上がり入力遅延動作あるいは立ち下がり入力遅延動作を行い、かつ設計自由度を向上させることができる遅延回路を提供すること、および立ち上がり入力または立ち下がり入力あるいは入力変化に同期したパルスを確実に発生することができるパルス発生回路を提供することを目的とするものである。
【００２２】
【課題を解決するための手段】
上記目的を達成するために本発明の請求項１記載の遅延回路は、縦続接続された複数段のＣＭＯＳインバータよりなる遅延回路において、奇数段目のＣＭＯＳインバータのＮＭＯＳトランジスタに直列に、このＮＭＯＳトランジスタよりも相互コンダクタンスが小さい負荷ＮＭＯＳトランジスタを設け、偶数段目のＣＭＯＳインバータのＰＭＯＳトランジスタに直列に、このＰＭＯＳトランジスタよりも相互コンダクタンスが小さい負荷ＰＭＯＳトランジスタを設けたことを特徴とするものである。
【００２３】
ここでＰＭＯＳトランジスタの相互コンダクタンスをＰ−ｇｍとし、ＮＭＯＳトランジスタの相互コンダクタンスをＮ−ｇｍとすると、通常のＣＭＯＳインバータにおいては、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのスイッチング速度が等しくなるように、Ｐ−ｇｍ／Ｎ−ｇｍの値をおよそ３（キャリアの移動度の違いによって１にはならない）に設定するが、本発明の請求項１記載の遅延回路においては、各ＣＭＯＳインバータのＰ−ｇｍおよびＮ−ｇｍはできる限り大きな値であることが望ましく、またＰ−ｇｍ／Ｎ−ｇｍが、例えば、およそ３になるように設定する。
【００３６】
また負荷ＮＭＯＳトランジスタおよび負荷ＰＭＯＳトランジスタのｇｍは、所望の遅延時間に従って設定する。
【００３７】
従って請求項１記載の遅延回路によれば、立ち上がり入力に対しては、負荷ＮＭＯＳトランジスタが接続された奇数段目の各ＮＭＯＳトランジスタおよび負荷ＰＭＯＳトランジスタが接続された偶数段目の各ＰＭＯＳトランジスタがＯＮすることにより、設定遅延時間による遅延動作となり、また立ち下がり入力に対しては、スイッチング速度が極めて速い奇数段目の各ＰＭＯＳトランジスタおよび偶数段目の各ＮＭＯＳトランジスタがＯＮすることにより、立ち下がり入力にほぼ同期して出力信号が変化するので、ゲート素子を用いずに立ち上がり入力遅延動作を実現することができ、従って誤動作を回避することができる。
【００３８】
またＣＭＯＳインバータの縦続接続段数は偶数に制限されることがないので、設計自由度を向上させることができる。
【００３９】
さらに出力部がＣＭＯＳインバータなので、駆動能力向上のために別にドライバーを設ける必要がない。
【００４０】
請求項２記載の遅延回路は、縦続接続された複数段のＣＭＯＳインバータよりなる遅延回路を具備する半導体装置において、奇数段目のＣＭＯＳインバータのＰＭＯＳトランジスタに直列に、このＰＭＯＳトランジスタよりも相互コンダクタンスが小さい負荷ＰＭＯＳトランジスタを設け、偶数段目のＣＭＯＳインバータのＮＭＯＳトランジスタに直列に、このＮＭＯＳトランジスタよりも相互コンダクタンスが小さい負荷ＮＭＯＳトランジスタを設けたことを特徴とするものである。
【００４１】
ここで各ＣＭＯＳインバータのＰ−ｇｍおよびＮ−ｇｍはできる限り大きな値であることが望ましく、またＰ−ｇｍ／Ｎ−ｇｍが、例えば、およそ３になるように設定する。
【００４２】
また負荷ＰＭＯＳトランジスタおよび負荷ＮＭＯＳトランジスタのｇｍは、所望の遅延時間に従って設定する。
【００４３】
従って請求項２記載の遅延回路によれば、立ち下がり入力に対しては、負荷ＰＭＯＳトランジスタが接続された奇数段目の各ＰＭＯＳトランジスタおよび負荷ＮＭＯＳトランジスタが接続された偶数段目の各ＮＭＯＳトランジスタがＯＮすることにより、設定遅延時間による遅延動作となり、また立ち上がり入力に対しては、スイッチング速度が極めて速い奇数段目の各ＮＭＯＳトランジスタおよび偶数段目の各ＰＭＯＳトランジスタがＯＮすることにより、立ち下がり入力に同期して出力信号が変化するので、ゲート素子を用いずに立ち上がり入力遅延動作を実現することができ、従って誤動作を回避することができる。
【００４４】
またＣＭＯＳインバータの縦続接続段数は偶数に制限されることがないので、設計自由度を向上させることができる。
【００４５】
さらに出力部がＣＭＯＳインバータなので、駆動能力向上のために別にドライバーを設ける必要がない。
【００４６】
次に請求項３記載のパルス発生回路は、奇数段のＣＭＯＳインバータよりなる請求項１記載の遅延回路と、前記遅延回路の入力信号および出力信号を入力とするＮＡＮＤゲートとを具備することを特徴とするものである。
【００４７】
従って請求項３記載のパルス発生回路によれば、奇数段のＣＭＯＳインバータよりなる請求項１記載の遅延回路によって立ち上がり入力逆相遅延信号を作成し、この立ち上がり入力遅延信号と入力信号をＮＡＮＤ出力することにより、立ち上がり入力に同期したパルスを確実に発生することができる。
【００４８】
請求項４記載のパルス発生回路は、奇数段のＣＭＯＳインバータよりなる請求項２記載の遅延回路と、前記遅延回路の入力信号および出力信号を入力とするＮＯＲゲートとを具備することを特徴とするものである。
【００４９】
従って請求項４記載のパルス発生回路によれば、奇数段のＣＭＯＳインバータよりなる請求項２記載の遅延回路によって立ち下がり入力逆相遅延信号を作成し、この立ち下がり入力遅延信号と入力信号をＮＯＲ出力することにより、立ち下がり入力に同期したパルスを確実に発生することができる。
【００５０】
請求項５記載のパルス発生回路は、第一の遅延回路と、前記第一の遅延回路の入力信号を反転させるインバータと、前記インバータから出力される反転信号を入力とする第二の前記遅延回路と、前記第一および第二の遅延回路の出力信号を入力とするＮＯＲゲートとを具備し、前記第一および第二の遅延回路の各々は、偶数段のＣＭＯＳインバータよりなる請求項１記載の遅延回路により構成されていることを特徴とするものである。
【００５１】
従って請求項５記載のパルス発生回路によれば、偶数段のＣＭＯＳインバータよりなる請求項１記載の遅延回路を用いた第一の遅延回路によって立ち上がり入力同相遅延信号を作成し、また偶数段のＣＭＯＳインバータよりなる請求項１記載のパルス発生回路の遅延回路を用いた第二の遅延回路によって入力反転信号の立ち上がりのみを同相遅延させた信号（すなわち、立ち下がり入力逆相遅延信号）を作成し、この第一の遅延回路による立ち上がり入力同相遅延信号と第二の遅延回路による立ち下がり入力逆相遅延信号をＮＯＲ出力することにより、入力変化に同期したパルスを確実に発生することができ、また回路構成を簡素化することができる。
【００５２】
請求項６記載のパルス発生回路は、第一の遅延回路と、前記第一の遅延回路の入力信号を反転させるインバータと、前記インバータから出力される反転信号を入力とする第二の前記遅延回路と、前記第一および第二の遅延回路の出力信号を入力とするＮＡＮＤゲートとを具備し、前記第一および第二の遅延回路の各々は、偶数段のＣＭＯＳインバータよりなる請求項２記載の遅延回路により構成されていることを特徴とするものである。
【００５３】
従って請求項６記載のパルス発生回路によれば、偶数段のＣＭＯＳインバータよりなる請求項２記載の遅延回路を用いた第一の遅延回路によって立ち下がり入力同相遅延信号を作成し、また偶数段のＣＭＯＳインバータよりなる請求項２記載の遅延回路を用いた第二の遅延回路によって入力反転信号の立ち下がりのみを同相遅延させた信号（すなわち、立ち上がり入力逆相遅延信号）を作成し、この第一の遅延回路による立ち下がり入力同相遅延信号と第二の遅延回路による立ち上がり入力逆相遅延信号をＮＡＮＤ出力することにより、入力変化に同期したパルスを確実に発生することができ、また回路構成を簡素化することができる。
【００５４】
【発明の実施の形態】
第一実施形態
まず、縦続接続されたＣＭＯＳインバータが奇数段である場合について説明する。
【００５５】
図１は縦続接続ＣＭＯＳインバータが奇数段である場合の本発明の第一実施形態を示す遅延回路の回路図である。
【００５６】
図１に示す遅延回路は、立ち上がり入力に対してのみ遅延動作をして立ち下がり入力に対しては遅延動作をせず、入力信号と逆相の遅延信号を出力する立ち上がり入力逆相遅延回路であり、縦続接続された三段のＣＭＯＳインバータ１、２、３によって構成される。
【００５７】
ＣＭＯＳインバータ１はＰＭＯＳ１ｐとＮＭＯＳ１ｎを有し、ＣＭＯＳインバータ２はＰＭＯＳ２ｐとＮＭＯＳ２ｎを有し、またＣＭＯＳインバータ３はＰＭＯＳ３ｐとＮＭＯＳ３ｎを有している。
【００５８】
ＰＭＯＳ１ｐ、ＮＭＯＳ２ｎ、およびＰＭＯＳ３ｐは、スイッチング速度が非常に大きくなるように（遅延時間が非常に小さくなるように）、ｇｍを非常に大きな値に設定してあり、またＮＭＯＳ１ｎ、ＰＭＯＳ２ｐ、およびＮＭＯＳ３ｎのｇｍは、立ち上がり入力に対して所望する遅延時間に従って設定してある。
【００５９】
立ち上がり入力に対する各ＣＭＯＳインバータ１〜３の信号遅延時間をそれぞれτ１ 、τ２ 、τ３ とすると、この縦続接続ＣＭＯＳインバータ全体の立ち上がり入力に対する設定遅延時間はτ（＝τ１ ＋τ２ ＋τ３ ）となる。
【００６０】
このようなｇｍ設定によって、例えば、ＣＭＯＳインバータ１および３のＰ−ｇｍ／Ｎ−ｇｍは４以上、ＣＭＯＳインバータ２のＰ−ｇｍ／Ｎ−ｇｍは２以下となる。
【００６１】
次に図１に示す遅延回路の動作について説明する。
【００６２】
図２は図１に示す遅延回路の動作タイミングを示すタイミングチャートである。
【００６３】
まず入力信号がｌｏｗレベル（以下、“Ｌ”とする）からｈｉｇｈレベル（以下、“Ｈ”とする）に変化した場合の「遅延動作」について説明する。
【００６４】
入力端子ｉｎが“Ｌ”である定常状態においては、ＰＭＯＳ１ｐ、ＮＭＯＳ２ｎ、ＰＭＯＳ３ｐはＯＮしており、ＮＭＯＳ１ｎ、ＰＭＯＳ２ｐ、ＮＭＯＳ３ｎはＯＦＦしているので、縦続接続点ａの定常レベルは“Ｈ”、点ｂの定常レベルは“Ｌ”であり、出力端子ｏｕｔは“Ｈ”である。
【００６５】
ここで入力端子ｉｎが“Ｌ”から“Ｈ”に変化すると、遅延時間がそれぞれτ１ 、τ２ 、τ３ に設定されたＮＭＯＳ１ｎ、ＰＭＯＳ２ｐ、ＮＭＯＳ３ｎが順次ＯＮするので遅延動作となる。
【００６６】
すなわち入力端子ｉｎが“Ｌ”から“Ｈ”に変化すると、ＣＭＯＳインバータ１において、ＰＭＯＳ１ｐがＯＦＦ、ＮＭＯＳ１ｎがＯＮし、図２に示すように、接続点ａが遅延時間τ１ 経過後に“Ｈ”から“Ｌ”に変化する。
【００６７】
同様に、点ａが“Ｌ”になると、ＣＭＯＳインバータ２において、ＮＭＯＳ２ｎがＯＦＦ、ＰＭＯＳ２ｐがＯＮし、遅延時間τ２ 経過後に点ｂが“Ｈ”から“Ｌ”に変化し、点ｂが“Ｌ”になると、ＣＭＯＳインバータ３において、ＰＭＯＳ３ｐがＯＦＦ、ＮＭＯＳ３ｎがＯＮし、遅延時間τ３ 経過後に出力端子ｏｕｔが“Ｈ”から“Ｌ”に変化する。
【００６８】
このように立ち上がり入力に対しては、設定遅延時間τ経過後に出力信号が立ち下がる。
【００６９】
次に入力信号が“Ｈ”から“Ｌ”に変化した場合の「“非”遅延動作」について説明する。
【００７０】
入力端子ｉｎが“Ｈ”である定常状態においては、ＮＭＯＳ１ｎ、ＰＭＯＳ２ｐ、ＮＭＯＳ３ｎがＯＮしており、点ａの定常レベルは“Ｌ”、点ｂの定常レベルは“Ｈ”であり、出力端子ｏｕｔは“Ｌ”である。
【００７１】
ここで入力端子ｉｎが“Ｈ”から“Ｌ”に変化すると、ＰＭＯＳ１ｐ、ＮＭＯＳ２ｎ、ＰＭＯＳ３ｐが順次ＯＮするので、点ａは“Ｌ”から“Ｈ”に、点ｂは“Ｈ”から“Ｌ”に順次変化し、出力端子ｏｕｔは“Ｌ”から“Ｈ”に変化するが、ＰＭＯＳ１ｐ、ＮＭＯＳ２ｎ、ＰＭＯＳ３ｐのｇｍは非常に大きな値に設定されているので、上記のスイッチングは瞬時に行われ、従って出力端子ｏｕｔは立ち下がり入力に同期して“Ｌ”から“Ｈ”に変化する。
【００７２】
このように立ち下がり入力に対しては、立ち下がり入力に同期して出力信号が立ち上がる（立ち下がり入力に対しては“非“遅延動作となる）。
【００７３】
次に、縦続接続されたＣＭＯＳインバータが偶数段である場合について説明する。
【００７４】
図３は縦続接続ＣＭＯＳインバータが偶数段である場合の本発明の第一実施形態を示す遅延回路の回路図である。
【００７５】
図３に示す遅延回路は、立ち上がり入力に対してのみ遅延動作をして立ち下がり入力に対しては遅延動作をせず、入力信号と同相の遅延信号を出力する立ち上がり入力同相遅延回路であり、図１の遅延回路のＣＭＯＳインバータ３の後段に、さらにＰＭＯＳ４ｐとＮＭＯＳ４ｎからなるＣＭＯＳインバータ４を縦続接続したものである。
【００７６】
ＮＭＯＳ４ｎは、スイッチング速度が非常に大きくなるように（遅延時間が非常に小さくなるように）、ｇｍを非常に大きな値に設定してあり、またＰＭＯＳ４ｐのｇｍは、立ち上がり入力に対して所望する遅延時間に従って設定する。
【００７７】
立ち上がり入力に対するＣＭＯＳインバータ４の信号遅延時間をτ４ とすると、この縦続接続ＣＭＯＳインバータ全体の立ち上がり入力に対する設定遅延時間はτ´（＝τ１ ＋τ２ ＋τ３ ＋τ４ ）となる。
【００７８】
このようなｇｍ設定によって、例えば、ＣＭＯＳインバータ４のＰ−ｇｍ／Ｎ−ｇｍは２以下となる。
【００７９】
次に図３に示す遅延回路の動作について説明する。
【００８０】
図４は図３に示す遅延回路の動作タイミングを示すタイミングチャートである。
【００８１】
まず入力信号が“Ｌ”から“Ｈ”に変化した場合の「遅延動作」について説明する。
【００８２】
入力端子ｉｎが“Ｌ”である定常状態においては、ＰＭＯＳ１ｐ、ＮＭＯＳ２ｎ、ＰＭＯＳ３ｐ、ＮＭＯＳ４ｎがＯＮしており、出力端子ｏｕｔは“Ｌ”である。
【００８３】
ここで入力端子ｉｎが“Ｌ”から“Ｈ”に変化すると、遅延時間がそれぞれτ１ 、τ２ 、τ３ 、τ４ に設定されたＮＭＯＳ１ｎ、ＰＭＯＳ２ｐ、ＮＭＯＳ３ｎ、ＰＭＯＳ４ｐが順次ＯＮするので遅延動作となる。
【００８４】
すなわち入力端子ｉｎが“Ｌ”から“Ｈ”に変化すると、ＣＭＯＳインバータ１〜４によって入力信号が遅延され、設定遅延時間τ´経過後に出力端子ｏｕｔが“Ｌ”から“Ｈ”に変化する。
【００８５】
このように立ち上がり入力に対しては、設定遅延時間τ´経過後に出力信号が立ち上がる。
【００８６】
次に入力信号が“Ｈ”から“Ｌ”に変化した場合の「“非”遅延動作」を説明する。
【００８７】
入力端子ｉｎが“Ｈ”である定常状態においては、ＮＭＯＳ１ｎ、ＰＭＯＳ２ｐ、ＮＭＯＳ３ｎ、ＰＭＯＳ４ｐがＯＮしており、出力端子ｏｕｔは“Ｌ”である。
【００８８】
ここで入力端子ｉｎが“Ｈ”から“Ｌ”に変化すると、ＰＭＯＳ１ｐ、ＮＭＯＳ２ｎ、ＰＭＯＳ３ｐ、ＮＭＯＳ４ｎが順次ＯＮするので、点ａは“Ｌ”から“Ｈ”に、点ｂは“Ｈ”から“Ｌ”に、点ｃは“Ｌ”から“Ｈ”に順次変化し、出力端子ｏｕｔは“Ｈ”から“Ｌ”に変化するが、ＰＭＯＳ１ｐ、ＮＭＯＳ２ｎ、ＰＭＯＳ３ｐ、ＮＭＯＳ４ｎのｇｍは非常に大きな値に設定されているので、上記のスイッチングは瞬時に行われ、従って出力端子ｏｕｔは立ち下がり入力に同期して“Ｈ”から“Ｌ”に変化する。
【００８９】
このように立ち下がり入力に対しては、これに同期して出力信号が立ち下がる（立ち下がり入力に対しては“非“遅延動作となる）。
【００９０】
以上のように第一実施形態の遅延回路によれば、奇数段目のＣＭＯＳインバータのＰＭＯＳトランジスタおよび偶数段目のＮＭＯＳトランジスタとしてｇｍの非常に大きなものを用い、ゲート素子を用いずに立ち下がり入力“非”遅延動作を実現することにより、入力信号が“Ｌ”である期間が設定遅延時間より短い場合の誤動作を回避することができる。
【００９１】
さらに出力部がＣＭＯＳインバータなので、駆動能力向上のために別にドライバーを設ける必要がない。
【００９２】
尚、本実施形態においては、三段および四段のＣＭＯＳインバータを用いたが、ＣＭＯＳインバータの段数は任意に設定することができる。
【００９３】
第二実施形態
まず、縦続接続されたＣＭＯＳインバータが奇数段である場合について説明する。
【００９４】
図５は縦続接続ＣＭＯＳインバータが奇数段である場合の本発明の第二実施形態を示す遅延回路の回路図である。
【００９５】
図５に示す遅延回路は、立ち下がり入力に対してのみ遅延動作をして立ち上がり入力に対しては遅延動作をせず、入力信号と逆相の遅延信号を出力する立ち下がり入力逆相遅延回路であり、縦続接続された三段のＣＭＯＳインバータ５、６、７によって構成される。
【００９６】
ＣＭＯＳインバータ５はＰＭＯＳ５ｐとＮＭＯＳ５ｎを有し、ＣＭＯＳインバータ６はＰＭＯＳ６ｐとＮＭＯＳ６ｎを有し、またＣＭＯＳインバータ７はＰＭＯＳ７ｐとＮＭＯＳ７ｎを有している。
【００９７】
ＮＭＯＳ５ｎ、ＰＭＯＳ６ｐ、およびＮＭＯＳ７ｎは、スイッチング速度が非常に大きくなるように（遅延時間が非常に小さくなるように）、ｇｍを非常に大きな値に設定してあり、またＰＭＯＳ５ｐ、ＮＭＯＳ６ｎ、およびＰＭＯＳ７ｐのｇｍは、立ち下がり入力に対して所望する遅延時間に従って設定してある。
【００９８】
立ち下がり入力に対する各ＣＭＯＳインバータ５〜７の信号遅延時間をそれぞれτ１ 、τ２ 、τ３ とすると、この縦続接続ＣＭＯＳインバータ全体の立ち下がり入力に対する設定遅延時間はτ（＝τ１ ＋τ２ ＋τ３ ）となる。
【００９９】
このようなｇｍ設定によって、例えば、ＣＭＯＳインバータ５および７のＰ−ｇｍ／Ｎ−ｇｍは２以下、ＣＭＯＳインバータ６のＰ−ｇｍ／Ｎ−ｇｍは４以上となる。
【０１００】
次に図５に示す遅延回路の動作について説明する。
【０１０１】
図６は図５に示す遅延回路の動作タイミングを示すタイミングチャートである。
【０１０２】
まず入力信号が“Ｈ”から“Ｌ”に変化した場合の「遅延動作」について説明する。
【０１０３】
入力端子ｉｎが“Ｈ”である定常状態においては、ＮＭＯＳ５ｎ、ＰＭＯＳ６ｐ、ＮＭＯＳ７ｎがＯＮしており、縦続接続点ａの定常レベルは“Ｌ”、点ｂの定常レベルは“Ｈ”であり、出力端子ｏｕｔは“Ｌ”である。
【０１０４】
ここで入力端子ｉｎが“Ｈ”から“Ｌ”に変化すると、遅延時間がそれぞれτ１ 、τ２ 、τ３ に設定されたＰＭＯＳ５ｐ、ＮＭＯＳ６ｎ、ＰＭＯＳ７ｐが順次ＯＮするので遅延動作となる。
【０１０５】
すなわち入力端子ｉｎが“Ｌ”から“Ｈ”に変化すると、ＣＭＯＳインバータ５〜７によって入力信号が遅延され、設定遅延時間τ経過後に出力端子ｏｕｔが“Ｈ”から“Ｌ”に変化する。
【０１０６】
このように立ち下がり入力に対しては、設定遅延時間τ´経過後に出力信号が立ち下がる。
【０１０７】
次に入力信号が“Ｌ”から“Ｈ”に変化した場合の「“非”遅延動作」について説明する。
【０１０８】
入力端子ｉｎが“Ｈ”から“Ｌ”に変化すると、ＮＭＯＳ５ｎ、ＰＭＯＳ６ｐ、ＮＭＯＳ７ｎが順次ＯＮするので、点ａは“Ｈ”から“Ｌ”に、点ｂは“Ｌ”から“Ｈ”に順次変化し、出力端子ｏｕｔは“Ｈ”から“Ｌ”に変化するが、ＮＭＯＳ５ｎ、ＰＭＯＳ６ｐ、ＮＭＯＳ７ｎのｇｍは非常に大きな値に設定されているので、上記のスイッチングは瞬時に行われ、従って出力端子ｏｕｔは立ち上がり入力に同期して“Ｈ”から“Ｌ”に変化する。
【０１０９】
このように立ち上がり入力に対しては、これに同期して出力信号が立ち下がる（立ち上がり入力に対しては“非“遅延動作となる）。
【０１１０】
次に、縦続接続されたＣＭＯＳインバータが偶数段である場合について説明する。
【０１１１】
図７は縦続接続ＣＭＯＳインバータが偶数段である場合の本発明の第二実施形態を示す遅延回路の回路図である。
【０１１２】
図７に示す遅延回路は、立ち下がり入力に対してのみ遅延動作をして立ち上がり入力に対しては遅延動作をせず、入力信号と同相の遅延信号を出力する立ち下がり入力同相遅延回路であり、図５の遅延回路のＣＭＯＳインバータ７の後段に、さらにＰＭＯＳ８ｐとＮＭＯＳ８ｎからなるＣＭＯＳインバータ８を縦続接続したものである。
【０１１３】
ＰＭＯＳ４ｐは、スイッチング速度が非常に大きくなるように（遅延時間が非常に小さくなるように）、ｇｍを非常に大きな値に設定してあり、またＮＭＯＳ４ｎのｇｍは、立ち下がり入力に対して所望する遅延時間に従って設定する。
【０１１４】
立ち下がり入力に対するＣＭＯＳインバータ８の信号遅延時間をτ４ とすると、この縦続接続ＣＭＯＳインバータ全体の立ち下がり入力に対する設定遅延時間はτ´（＝τ１ ＋τ２ ＋τ３ ＋τ４ ）となる。
【０１１５】
このようなｇｍ設定によって、例えば、ＣＭＯＳインバータ８のＰ−ｇｍ／Ｎ−ｇｍは４以上となる。
【０１１６】
次に図７に示す遅延回路の動作について説明する。
【０１１７】
図８は図７に示す遅延回路の動作タイミングを示すタイミングチャートである。
【０１１８】
まず入力信号が“Ｈ”から“Ｌ”に変化した場合の「遅延動作」について説明する。
【０１１９】
入力端子ｉｎが“Ｈ”である定常状態においては、ＮＭＯＳ５ｎ、ＰＭＯＳ６ｐ、ＮＭＯＳ７ｎＰＭＯＳ８ｐ、がＯＮしており、出力端子ｏｕｔは“Ｈ”である。
【０１２０】
ここで入力端子ｉｎが“Ｈ”から“Ｌ”に変化すると、遅延時間がそれぞれτ１ 、τ２ 、τ３ 、τ４ に設定されたＰＭＯＳ５ｐ、ＮＭＯＳ６ｎ、ＰＭＯＳ７ｐ、ＮＭＯＳ８ｎが順次ＯＮするので遅延動作となる。
【０１２１】
すなわち入力端子ｉｎが“Ｈ”から“Ｌ”に変化すると、ＣＭＯＳインバータ５〜８によって入力信号が遅延され、設定遅延時間τ´経過後に出力端子ｏｕｔが“Ｈ”から“Ｌ”に変化する。
【０１２２】
このように立ち下がり入力に対しては、設定遅延時間τ´経過後に出力信号が立ち下がる。
【０１２３】
次に入力信号が“Ｌ”から“Ｈ”に変化した場合の「“非”遅延動作」を説明する。
【０１２４】
入力端子ｉｎが“Ｌ”から“Ｈ”に変化すると、ＮＭＯＳ５ｎ、ＰＭＯＳ６ｐ、ＮＭＯＳ７ｎ、ＰＭＯＳ８ｐが順次ＯＮするので、点ａは“Ｈ”から“Ｌ”に、点ｂは“Ｌ”から“Ｈ”に、点ｃは“Ｈ”から“Ｌ”に順次変化し、出力端子ｏｕｔは“Ｌ”から“Ｈ”に変化するが、ＮＭＯＳ５ｎ、ＰＭＯＳ６ｐ、ＮＭＯＳ７ｎ、ＰＭＯＳ８ｐのｇｍは非常に大きな値に設定されているので、上記のスイッチングは瞬時に行われ、従って出力端子ｏｕｔは立ち下がり入力に同期して“Ｌ”から“Ｈ”に変化する。
【０１２５】
このように立ち上がり入力に対しては、これに同期して出力信号が立ち上がる（立ち上がり入力に対しては“非“遅延動作となる）。
【０１２６】
以上のように第二実施形態の遅延回路によれば、奇数段目のＣＭＯＳインバータのＮＭＯＳトランジスタおよび偶数段目のＣＭＯＳインバータのＰＭＯＳトランジスタとしてｇｍの非常に大きなものを用い、ゲート素子を用いずに立ち上がり入力“非”遅延動作を実現することにより、入力信号が“Ｈ”である期間が設定遅延時間より短い場合の誤動作を回避することができる。
【０１２７】
さらに出力部がＣＭＯＳインバータなので、駆動能力向上のために別にドライバーを設ける必要がない。
【０１２８】
尚、第一実施形態と同様にＣＭＯＳインバータの段数は任意に設定することができる。
【０１２９】
第三実施形態
まず、縦続接続されたＣＭＯＳインバータが奇数段である場合について説明する。
【０１３０】
図９は縦続接続されたＣＭＯＳインバータが奇数段である場合の本発明の第三実施形態を示す遅延回路の回路図である。
【０１３１】
図９に示す遅延回路は、図１に示す遅延回路と同様の動作をする、立ち上がり入力逆相遅延回路であり、縦続接続された三段のＣＭＯＳインバータ９、１０、１１、および負荷ＮＭＯＳ９ｒ、負荷ＰＭＯＳ１０ｒ、負荷ＮＭＯＳ１１ｒによって構成される。
【０１３２】
ＣＭＯＳインバータ９はＰＭＯＳ９ｐとＮＭＯＳ９ｎを有し、ＣＭＯＳインバータ１０はＰＭＯＳ１０ｐとＮＭＯＳ１０ｎを有し、またＣＭＯＳインバータ１１はＰＭＯＳ１１ｐとＮＭＯＳ１１ｎを有している。
【０１３３】
負荷ＮＭＯＳ９ｒはＮＭＯＳ９ｎとアースラインの間に挿入され、負荷ＰＭＯＳ１０ｒはＰＭＯＳ１０ｐと電源ラインの間に挿入され、また負荷ＮＭＯＳ１１ｒはＮＭＯＳ１１ｎとアースラインの間に挿入されている。
【０１３４】
ＰＭＯＳ９ｐ、ＮＭＯＳ１０ｎ、ＰＭＯＳ１１ｐは、スイッチング速度が非常に大きくなるように（遅延時間が非常に小さくなるように）、ｇｍを非常に大きな値に設定してある。
【０１３５】
またＮＭＯＳ９ｎ、ＰＭＯＳ１０ｐ、ＮＭＯＳ１１ｎのｇｍは、スイッチング速度が、対応するＭＯＳトランジスタ（上記のＰＭＯＳ９等）以下となるような値、例えばスイッチング速度が、対応するＭＯＳトランジスタと等しくなるように設定されている。
【０１３６】
また負荷ＮＭＯＳ９ｒのｇｍはＮＭＯＳ９ｎよりも小さい値に、負荷ＰＭＯＳ１０ｒのｇｍはＰＭＯＳ１０ｐよりも小さい値に、また負荷ＮＭＯＳ１１ｒのｇｍはＮＭＯＳ９ｎよりも小さい値にであり、各負荷トランジスタのｇｍは立ち上がり入力に対して所望する遅延時間に従って設定してある。
【０１３７】
すなわち、例えばＮＭＯＳ９ｎがＯＮしたときのＣＭＯＳインバータ９のスイッチング速度は、ＮＭＯＳ９ｎのｇｍではなく、負荷ＮＭＯＳ９ｒのｇｍによって決まるようにしてある。
【０１３８】
立ち上がり入力に対する各ＣＭＯＳインバータ９〜１１の信号遅延時間をそれぞれτ１ 、τ２ 、τ３ とすると、この縦続接続ＣＭＯＳインバータ全体の立ち上がり入力に対する設定遅延時間はτ（＝τ１ ＋τ２ ＋τ３ ）となる。
【０１３９】
次に図９に示す遅延回路の動作について簡単に説明する。
【０１４０】
図９に示す遅延回路の動作タイミングチャートは図２と同様である。
【０１４１】
入力信号が“Ｌ”から“Ｈ”に変化した場合は、ＮＭＯＳ９ｎ、ＰＭＯＳ１０ｐ、ＮＭＯＳ１１ｎが順次ＯＮするので、入力信号は各ＣＭＯＳインバータ９〜１１においてそれぞれτ１ 、τ２ 、τ３ 遅延され、設定遅延時間τ経過後に出力信号が立ち下がる「遅延動作」となる。
【０１４２】
次に入力信号が“Ｈ”から“Ｌ”に変化した場合は、ＰＭＯＳ９ｐ、ＮＭＯＳ１０ｎ、ＰＭＯＳ１１ｐが順次ＯＮするが、これらのトランジスタのｇｍは非常に大きな値に設定されているので、上記のスイッチングは瞬時に行われ、従って、立ち下がり入力に同期して出力信号が立ち上がる「“非“遅延動作」となる。
【０１４３】
次に、縦続接続されたＣＭＯＳインバータが偶数段である場合について説明する。
【０１４４】
図１０は縦続接続されたＣＭＯＳインバータが偶数段である場合の本発明の第三実施形態を示す遅延回路の回路図である。
【０１４５】
図１０に示す遅延回路は、図３に示す遅延回路と同様の動作をする、立ち上がり入力同相遅延回路であり、図９の遅延回路のＣＭＯＳインバータ１１の後段に、さらにＰＭＯＳ１２ｐとＮＭＯＳ１２ｎを有するＣＭＯＳインバータ１２、およびＰＭＯＳ１２ｐと電源ラインの間に挿入された負荷ＰＭＯＳ１２ｒを設けたものである。
【０１４６】
ＮＭＯＳ１２ｎは、スイッチング速度が非常に大きくなるように（遅延時間が非常に小さくなるように）、ｇｍを非常に大きな値に設定してある。
【０１４７】
またＰＭＯＳ１２ｐのｇｍは、スイッチング速度がＮＭＯＳ１２ｎ以下となるような値、例えばスイッチング速度がＮＭＯＳ１２ｎと等しくなるように設定されている。
【０１４８】
また負荷ＰＭＯＳ１２ｒのｇｍは、ＰＭＯＳ１２ｐよりも小さい値であり、立ち上がり入力に対して所望する遅延時間に従って設定してある。
【０１４９】
すなわち、ＰＭＯＳ１２ｐがＯＮしたときのＣＭＯＳインバータ１２のスイッチング速度は、ＰＭＯＳ１２ｐのｇｍではなく、負荷ＰＭＯＳ１２ｒのｇｍによって決まるようにしてある。
【０１５０】
立ち上がり入力に対するＣＭＯＳインバータ１２の信号遅延時間をτ４ とすると、この縦続接続ＣＭＯＳインバータ全体の立ち上がり入力に対する設定遅延時間はτ´（＝τ１ ＋τ２ ＋τ３ ＋τ４ ）となる。
【０１５１】
次に図１０に示す遅延回路の動作について簡単に説明する。
【０１５２】
図１０に示す遅延回路の動作タイミングチャートは図４と同様である。
【０１５３】
入力信号が“Ｌ”から“Ｈ”に変化した場合は、ＮＭＯＳ９ｎ、ＰＭＯＳ１０ｐ、ＮＭＯＳ１１ｎ、ＰＭＯＳ１２ｐが順次ＯＮするので、入力信号は各ＣＭＯＳインバータ９〜１２においてそれぞれτ１ 、τ２ 、τ３ 、τ４ 遅延され、設定遅延時間τ´経過後に出力信号が立ち上がる「遅延動作」となる。
【０１５４】
次に入力信号が“Ｈ”から“Ｌ”に変化した場合は、ＰＭＯＳ９ｐ、ＮＭＯＳ１０ｎ、ＰＭＯＳ１１ｐ、ＮＭＯＳ１２ｎが順次ＯＮするが、これらのトランジスタのｇｍは非常に大きな値に設定されているので、上記のスイッチングは瞬時に行われ、従って、立ち下がり入力に同期して出力信号が立ち下がる「“非“遅延動作」となる。
【０１５５】
以上のように第三実施形態によれば、奇数段目のＣＭＯＳインバータのＮＭＯＳトランジスタにおよび偶数段目のＣＭＯＳインバータのＰＭＯＳトランジスタに対して負荷トランジスタを設け、ゲート素子を用いずに立ち上がり入力“非”遅延動作を実現することにより、入力信号が“Ｌ”である期間が設定遅延時間より短い場合の誤動作を回避することができる。
【０１５６】
さらに出力部がＣＭＯＳインバータなので、駆動能力向上のために別にドライバーを設ける必要がない。
【０１５７】
第四実施形態
まず、縦続接続されたＣＭＯＳインバータが奇数段である場合について説明する。
【０１５８】
図１１は縦続接続されたＣＭＯＳインバータが奇数段である場合の本発明の第四実施形態を示す遅延回路の回路図である。
【０１５９】
図１１に示す遅延回路は、図５に示す遅延回路と同様の動作をする、立ち下がり入力逆相遅延回路であり、縦続接続された三段のＣＭＯＳインバータ１３、１４、１５、および負荷ＰＭＯＳ１３ｒ、負荷ＮＭＯＳ１４ｒ、負荷ＰＭＯＳ１５ｒによって構成される。
【０１６０】
ＣＭＯＳインバータ１３はＰＭＯＳ１３ｐとＮＭＯＳ１３ｎを有し、ＣＭＯＳインバータ１４はＰＭＯＳ１４ｐとＮＭＯＳ１４ｎを有し、またＣＭＯＳインバータ１５はＰＭＯＳ１５ｐとＮＭＯＳ１５ｎを有している。
【０１６１】
負荷ＰＭＯＳ１３ｒはＰＭＯＳ１３ｐと電源ラインの間に挿入され、また負荷ＮＭＯＳ１４ｒはＮＭＯＳ１４ｎとアースラインの間に挿入され、また負荷ＰＭＯＳ１５ｒはＰＭＯＳ１５ｐと電源ラインの間に挿入されている。
【０１６２】
ＮＭＯＳ１３ｎ、ＰＭＯＳ１４ｐ、ＮＭＯＳ１５ｎは、スイッチング速度が非常に大きくなるように（遅延時間が非常に小さくなるように）、ｇｍを非常に大きな値に設定してある。
【０１６３】
またＰＭＯＳ１３ｐ、ＮＭＯＳ１４ｎ、ＰＭＯＳ１５ｐのｇｍは、スイッチング速度が、対応するＭＯＳトランジスタ（上記のＮＭＯＳ１３ｎ等）以下となるような値、例えばスイッチング速度が、対応するＭＯＳトランジスタと等しくなるように設定されている。
【０１６４】
また負荷ＰＭＯＳ１３ｒのｇｍはＰＭＯＳ１３ｐよりも小さい値に、負荷ＮＭＯＳ１４ｒのｇｍはＮＭＯＳ１４ｎよりも小さい値に、また負荷ＰＭＯＳ１５ｒのｇｍはＰＭＯＳ１５ｐよりも小さい値であり、各負荷トランジスタのｇｍは立ち下がり入力に対して所望する遅延時間に従って設定してある。
【０１６５】
立ち下がり入力に対する各ＣＭＯＳインバータ１３〜１５の信号遅延時間をそれぞれτ１ 、τ２ 、τ３ とすると、この縦続接続ＣＭＯＳインバータ全体の立ち下がり入力に対する設定遅延時間はτ（＝τ１ ＋τ２ ＋τ３ ）となる。
【０１６６】
次に図１１に示す遅延回路の動作について簡単に説明する。
【０１６７】
図１１に示す遅延回路の動作タイミングチャートは図６と同様である。
【０１６８】
入力信号が“Ｈ”から“Ｌ”に変化した場合は、ＰＭＯＳ１３ｐ、ＮＭＯＳ１４ｎ、ＰＭＯＳ１５ｐが順次ＯＮするので、入力信号は各ＣＭＯＳインバータ１３〜１５においてそれぞれτ１ 、τ２ 、τ３ 遅延され、設定遅延時間τ経過後に出力信号が立ち上がる「遅延動作」となる。
【０１６９】
次に入力信号が“Ｌ”から“Ｈ”に変化した場合は、ＮＭＯＳ１３ｎ、ＰＭＯＳ１４ｐ、ＮＭＯＳ１５ｎが順次ＯＮするが、これらのトランジスタのｇｍは非常に大きな値に設定されているので、上記のスイッチングは瞬時に行われ、従って、立ち上がり入力に同期して出力信号が立ち下がる「“非“遅延動作」となる。
【０１７０】
次に、縦続接続されたＣＭＯＳインバータが偶数段である場合について説明する。
【０１７１】
図１２は縦続接続されたＣＭＯＳインバータが偶数段である場合の本発明の第四実施形態を示す遅延回路の回路図である。
【０１７２】
図１２に示す遅延回路は、図７に示す遅延回路と同様の動作をする、立ち下がり入力同相遅延回路であり、図１１の遅延回路のＣＭＯＳインバータ１５の後段に、さらにＰＭＯＳ１６ｐとＮＭＯＳ１６ｎを有するＣＭＯＳインバータ１６、および負荷ＮＭＯＳ１６ｒを設けたものである。
【０１７３】
ＰＭＯＳ１６ｐは、スイッチング速度が非常に大きくなるように（遅延時間が非常に小さくなるように）、ｇｍを非常に大きな値に設定してある。
【０１７４】
またＮＭＯＳ１６ｎのｇｍは、スイッチング速度がＰＭＯＳ１６ｐ以下となるような値、例えばスイッチング速度がＰＭＯＳ１６ｐと等しくなるように設定されている。
【０１７５】
また負荷ＮＭＯＳ１６ｒのｇｍは、ＮＭＯＳ１６ｎよりも小さい値であり、立ち下がり入力に対して所望する遅延時間に従って設定してある。
【０１７６】
立ち下がり入力に対するＣＭＯＳインバータ１６の信号遅延時間をτ４ とすると、この縦続接続ＣＭＯＳインバータ全体の立ち下がり入力に対する設定遅延時間はτ´（＝τ１ ＋τ２ ＋τ３ ＋τ４ ）となる。
【０１７７】
次に図１２に示す遅延回路の動作について簡単に説明する。
【０１７８】
図１２に示す遅延回路の動作タイミングチャートは図８と同様である。
【０１７９】
入力信号が“Ｈ”から“Ｌ”に変化した場合は、ＰＭＯＳ１３ｐ、ＮＭＯＳ１４ｎ、ＰＭＯＳ１５ｐ、ＮＭＯＳ１６ｎが順次ＯＮするので、入力信号は各ＣＭＯＳインバータ１３〜１６においてそれぞれτ１ 、τ２ 、τ３ 、τ４ 遅延され、設定遅延時間τ´経過後に出力信号が立ち下がる「遅延動作」となる。
【０１８０】
次に入力信号が“Ｌ”から“Ｈ”に変化した場合は、ＮＭＯＳ１３ｎ、ＰＭＯＳ１４ｐ、ＮＭＯＳ１５ｎ、ＰＭＯＳ１６ｐが順次ＯＮするが、これらのトランジスタのｇｍは非常に大きな値に設定されているので、上記のスイッチングは瞬時に行われ、従って、立ち上がり入力に同期して出力信号が立ち上がる「“非“遅延動作」となる。
【０１８１】
以上のように第四実施形態によれば、奇数段目のＣＭＯＳインバータのＰＭＯＳトランジスタにおよび偶数段目のＣＭＯＳインバータのＮＭＯＳトランジスタに対して負荷トランジスタを設け、ゲート素子を用いずに立ち上がり入力“非”遅延動作を実現することにより、入力信号が“Ｈ”である期間が設定遅延時間より短い場合の誤動作を回避することができる。
【０１８２】
さらに出力部がＣＭＯＳインバータなので、駆動能力向上のために別にドライバーを設ける必要がない。
【０１８３】
第五実施形態
図１３は本発明の第五実施形態を示すパルス発生回路の回路図である。
【０１８４】
図１３に示すパルス回路は、立ち下がり入力のみに同期して負極性のパルスを発生するものであり、入力信号の立ち上がりのみを逆相遅延させる遅延回路２１と、二入力のＮＡＮＤゲート２２によって構成される。
【０１８５】
遅延回路２１は、奇数段縦続接続されたＣＭＯＳインバータよりなる、図１あるいは図９に示す構成のものを用いる。
【０１８６】
ＮＡＮＤゲート２２の一方の入力端子は遅延回路２１の出力端子に接続されており（図中ａ点で示す）、他方の入力端子は本パルス発生回路の入力端子ｉｎに接続されている。
【０１８７】
次に、このような構成を有する本パルス発生回路の動作について説明する。
【０１８８】
図１４は本パルス発生回路のの動作タイミングを示すタイミングチャートである。
【０１８９】
まず入力信号が“Ｌ”から“Ｈ”に変化した場合の「パルス発生動作」について説明する。
【０１９０】
入力端子ｉｎが“Ｌ”であるときは、点ａは“Ｈ”であり、出力端子ｏｕｔは“Ｈ”である。
【０１９１】
ここで入力端子ｉｎが“Ｌ”から“Ｈ”に変化しても、遅延回路２１は逆相遅延動作をするので、点ａは設定遅延時間τ´経過するまでは“Ｈ”のままに保たれ、従って出力端子ｏｕｔは入力変化に同期して“Ｈ”から“Ｌ”に変化し、τ経過後に“Ｈ”に戻る。
【０１９２】
すなわち立ち上がり入力に同期したパルス幅τ´の負極性パルスが出力される。
【０１９３】
次に入力信号が“Ｈ”から“Ｌ”に変化した場合は、点ａは“Ｌ”から“Ｈ”に変化するが、入力端子ｉｎと点ａがともに“Ｈ”となる期間がないので、出力端子ｏｕｔは“Ｈ”のままでありパルスを出力しない。
【０１９４】
このとき遅延回路２１は非遅延動作をするので、点ａは立ち下がり入力に同期して“Ｌ”から“Ｈ”に変化する。
【０１９５】
以上のように第五実施形態によれば、立ち下がり入力に同期して、点ａのレベル変化が瞬時に行われるので、入力信号の“Ｌ”期間が短い場合にも、入力信号が“Ｈ”に戻るとき（立ち上がるとき）には、必ず点ａは“Ｈ”になっているので、立ち上がり入力に同期して確実にパルスを発生することができる。
【０１９６】
第六実施形態
図１５は本発明の第六実施形態を示すパルス発生回路の回路図である。
【０１９７】
図１５に示すパルス発生回路は、立ち上がり入力のみに同期して正極性のパルスを発生するものであり、立ち下がり入力のみを遅延させる逆相遅延回路３１と、二入力のＮＯＲゲート３２によって構成される。
【０１９８】
遅延回路２１は、奇数段縦続接続されたＣＭＯＳインバータよりなる、図５あるいは図１１に示す構成のものを用いる。
【０１９９】
ＮＯＲゲート３２の一方の入力端子は遅延回路３１の出力端子に接続されており（図中ａ点で示す）、他方の入力端子は本パルス発生回路の入力端子ｉｎに接続されている。
【０２００】
次に、このような構成を有する本パルス発生回路の動作について説明する。
【０２０１】
図１６は本パルス発生回路の動作タイミングを示すタイミングチャートである。
【０２０２】
まず入力信号が“Ｈ”から“Ｌ”に変化した場合の「パルス発生動作」について説明する。
【０２０３】
入力端子ｉｎが“Ｈ”であるときは、点ａは“Ｌ”であり、出力端子ｏｕｔは“Ｌ”である。
【０２０４】
ここで入力端子ｉｎが“Ｌ”から“Ｈ”に変化しても、遅延回路３１は逆相遅延動作をするので、点ａは設定遅延時間τ´経過するまでは“Ｌ”のままに保たれ、従って出力端子ｏｕｔは立ち下がり入力に同期して“Ｌ”から“Ｈ”に変化し、τ経過後に“Ｌ”に戻る。
【０２０５】
すなわち立ち下がり入力に同期したパルス幅τ´の正極性パルスが出力される。
【０２０６】
次に入力信号が“Ｌ”から“Ｈ”に変化した場合は、点ａは“Ｈ”から“Ｌ”に変化するが、入力端子ｉｎと点ａがともに“Ｌ”となる期間がないので、出力端子ｏｕｔは“Ｌ”のままでありパルスを出力しない。
【０２０７】
このとき遅延回路３１は非遅延動作をするので、点ａは入力変化に同期して“Ｈ”から“Ｌ”に変化する。
【０２０８】
以上のように第六実施形態によれば、立ち上がり入力に同期して、点ａのレベル変化が瞬時に行われるので、入力信号の“Ｈ”期間が短い場合にも、入力信号が“Ｌ”に戻るとき（立ち下がるとき）には、必ず点ａは“Ｌ”になっているので、立ち下がり入力に同期して確実にパルスを発生することができる。
【０２０９】
第七実施形態
図１７は本発明の第七実施形態を示すパルス発生回路の回路図である。
【０２１０】
図１７に示すパルス回路は、入力変化（立ち上がり入力および立ち下がり入力）に同期して正極性のパルスを発生するものであり、入力信号を反転させるインバータ４１と、入力信号の立ち上がりのみを遅延させる同相遅延回路４２と、インバータ４１による入力反転信号の立ち上がりのみを遅延させる同相遅延回路４３と、二入力のＮＯＲゲート４４によって構成される。
【０２１１】
遅延回路４２および４３は、偶数段縦続接続されたＣＭＯＳインバータよりなる図３あるいは図１０に示す構成のものを用い、両遅延回路の設定遅延時間はともにτ´であるとする。
【０２１２】
同相遅延回路４３の入力端子はインバータ４１の出力端子に接続されており（図中ａ点で示す）、またＮＯＲゲート４４の一方の入力端子は遅延回路４２の出力端子に接続されており（図中ｂ点で示す）、他方の入力端子は遅延回路４３の出力端子に接続されている（図中ｃ点で示す）。
【０２１３】
次にこのような構成を有する本パルス発生回路の動作について説明する。
【０２１４】
図１８は本パルス発生回路の動作タイミングを示すタイミングチャートである。
【０２１５】
まず入力信号が“Ｈ”から“Ｌ”に変化した場合の「パルス発生動作」について説明する。
【０２１６】
入力端子ｉｎが“Ｌ”であるときは、点ａは“Ｈ”、点ｂは“Ｌ”、点ｃは“Ｈ”であり、出力端子ｏｕｔは“Ｌ”である。
【０２１７】
ここで入力端子ｉｎが“Ｌ”から“Ｈ”に変化すると、遅延回路４２は同相遅延動作をするので、点ｂは設定遅延時間τ´経過するまでは“Ｌ”のままに保たれる。
【０２１８】
また点ａは立ち上がり入力に同期して“Ｈ”から“Ｌ”に変化し、このとき遅延回路４３は非遅延動作をするので、点ｃは点ａのレベル変化に同期して、すなわち立ち上がり入力に同期して“Ｈ”から“Ｌ”に変化する。
【０２１９】
従って出力端子ｏｕｔは入力変化に同期して“Ｌ”から“Ｈ”に変化し、τ´経過後に“Ｌ”に戻る。
【０２２０】
すなわち立ち上がり入力に同期したパルス幅τ´の正極性パルスが出力される。 次に入力信号が“Ｈ”から“Ｌ”に変化した場合の「パルス発生動作」について説明する。
【０２２１】
入力端子ｉｎが“Ｈ”から“Ｌ”に変化すると、遅延回路４２は非遅延動作をするので、点ｂはこの立ち下がり入力に同期して“Ｈ”から“Ｌ”に変化する。また点ａは立ち下がり入力に同期して“Ｌ”から“Ｈ”に変化し、このとき遅延回路４３は同相遅延動作をするので、点ｃは点ａのレベル変化、すなわち入力端子ｉｎのレベル変化から設定遅延時間τ´を経過するまでは“Ｌ”のままに保たれる。
【０２２２】
従って出力端子ｏｕｔは立ち下がり入力に同期して“Ｌ”から“Ｈ”に変化し、τ´経過後に“Ｌ”に戻る。
【０２２３】
すなわち立ち下がり入力に同期したパルス幅τ´の正極性パルスが出力される。 以上のように第七実施形態によれば、立ち上がり入力同相遅延回路４２および４３として、図３あるいは図１０に示す遅延回路を用いることにより、遅延回路４２および４３に起因する誤動作を回避して、入力変化に同期して確実にパルスを発生することができ、また回路構成を簡素化することができる。
【０２２４】
第八実施形態
図１９は本発明の第八実施形態を示すパルス発生回路の回路図である。
【０２２５】
図１９に示すパルス発生回路は、入力変化（立ち上がり入力および立ち下がり入力）に同期して負極性のパルスを発生するものであり、図１７のパルス発生回路において、遅延回路４２および４３に替えて、その遅延回路への入力信号の立ち下がりのみを遅延させる同相遅延回路５２および５３を用い、またＮＯＲゲート４４に替えて、二入力のＮＡＮＤゲート５４を用いたものである。
【０２２６】
遅延回路５２および５３は、偶数段縦続接続されたＣＭＯＳインバータよりなる図７あるいは図１２に示す構成のものを用い、両遅延回路の設定遅延時間はともにτ´であるとする。
【０２２７】
次に、このような構成を有する本パルス発生回路の動作について説明する。
【０２２８】
図１８は本パルス発生回路の動作タイミングを示すタイミングチャートである。
【０２２９】
まず入力信号が“Ｈ”から“Ｌ”に変化した場合の「パルス発生動作」について説明する。
【０２３０】
入力端子ｉｎが“Ｈ”であるときは、点ａは“Ｌ”、点ｂは“Ｈ”、点ｃは“Ｌ”であり、出力端子ｏｕｔは“Ｈ”である。
【０２３１】
ここで入力端子ｉｎが“Ｈ”から“Ｌ”に変化すると、遅延回路５２は同相遅延動作をするので、点ｂは設定遅延時間τ´経過するまでは“Ｈ”のままに保たれる。
【０２３２】
また点ａはこの立ち下がり入力に同期して“Ｌ”から“Ｈ”に変化し、このとき遅延回路５３は非遅延動作をするので、点ｃは点ａのレベル変化に同期して、すなわち立ち下がり入力に同期して“Ｌ”から“Ｈ”に変化する。
【０２３３】
従って出力端子ｏｕｔは立ち下がり入力に同期して“Ｈ”から“Ｌ”に変化し、τ´経過後に“Ｌ”に戻る。
【０２３４】
すなわち立ち下がり入力に同期したパルス幅τ´の負極性パルスが出力される。
【０２３５】
次に入力信号が“Ｌ”から“Ｈ”に変化した場合の「パルス発生動作」について説明する。
【０２３６】
入力端子ｉｎが“Ｌ”から“Ｈ”に変化すると、遅延回路５２は非遅延動作をするので、点ｂはこの立ち上がり入力に同期して“Ｌ”から“Ｈ”に変化する。
また点ａは立ち上がり入力に同期して“Ｈ”から“Ｌ”に変化し、このとき遅延回路４３は同相遅延動作をするので、点ｃは点ａのレベル変化、すなわち入力端子ｉｎのレベル変化から設定遅延時間τ´を経過するまでは“Ｈ”のままに保たれる。
【０２３７】
従って出力端子ｏｕｔは立ち上がり入力に同期して“Ｈ”から“Ｌ”に変化し、τ´経過後に“Ｈ”に戻る。
【０２３８】
すなわち立ち上がり入力に同期したパルス幅τ´の負極性パルスが出力される。
【０２３９】
以上のように第八実施形態によれば、立ち下がり入力同相遅延回路５２および５３として、図７あるいは図１２に示す遅延回路を用いることにより、遅延回路５２および５３に起因する誤動作を回避して、入力変化に同期して確実にパルスを発生することができ、また回路構成を簡素化することができる。
【０２４０】
【発明の効果】
以上説明したように本発明の本発明の請求項１または２に記載の遅延回路によれば、奇数段目のＣＭＯＳインバータの各ＮＭＯＳトランジスタおよび偶数段目の各ＰＭＯＳトランジスタと、奇数段目の各ＰＭＯＳトランジスタおよび偶数段目の各ＮＭＯＳトランジスタのスイッチング速度が異なる構成とすることにより、ゲート素子を用いずに立ち上がり入力遅延動作あるいは立ち下がり入力遅延動作を実現することができるので、誤動作を回避することができるという効果を有する。
【０２４１】
またＣＭＯＳインバータの縦続接続段数は偶数に制限されることがないので、設計自由度を向上させることができるという効果を有する。
【０２４２】
さらに出力部がＣＭＯＳインバータなので、駆動能力向上のために別にドライバーを設ける必要がないという効果を有する。
【０２４３】
請求項３または４に記載のパルス発生回路によれば、奇数段のＣＭＯＳインバータよりなる遅延回路によって立ち上がり入力逆相遅延信号あるいは立ち下がり入力逆相遅延信号を作成し、この逆相遅延信号と入力信号をＮＡＮＤあるいはＮＯＲ出力することにより、立ち上がり入力あるいは立ち下がり入力に同期したパルスを確実に発生することができるという効果を有する。
【０２４４】
請求項５または６に記載のパルス発生回路によれば、偶数段のＣＭＯＳインバータよりなる第一の遅延回路によって立ち上がり入力同相遅延信号あるいは立ち下がり入力同相遅延信号を作成し、また偶数段のＣＭＯＳインバータよりなり、入力反転信号を入力とする第二の遅延回路によって立ち下がり入力逆相遅延信号あるいは立ち上がり入力逆相遅延信号を作成し、この第一の遅延回路による同相遅延信号と第二の遅延回路による逆相遅延信号をＮＯＲあるいはＮＡＮＤ出力することにより、入力変化に同期したパルスを確実に発生することができ、また回路構成を簡素化することができるという効果を有する。
【図面の簡単な説明】
【図１】縦続接続ＣＭＯＳインバータが奇数段の場合の本発明の第一実施形態を示す遅延回路の回路図である。
【図２】縦続接続ＣＭＯＳインバータが奇数段の場合の本発明の第一および第三実施形態の動作タイミングを示すタイミングチャートである。
【図３】縦続接続ＣＭＯＳインバータが偶数段の場合の本発明の第一実施形態を示す遅延回路の回路図である。
【図４】縦続接続ＣＭＯＳインバータが偶数段の場合の本発明の第一および第三実施形態の動作タイミングを示すタイミングチャートである。
【図５】縦続接続ＣＭＯＳインバータが奇数段の場合の本発明の第二実施形態を示す遅延回路の回路図である。
【図６】縦続接続ＣＭＯＳインバータが奇数段の場合の本発明の第二および第四実施形態の動作タイミングを示すタイミングチャートである。
【図７】縦続接続ＣＭＯＳインバータが偶数段の場合の本発明の第二実施形態を示す遅延回路の回路図である。
【図８】縦続接続ＣＭＯＳインバータが偶数段の場合の本発明の第二および第四実施形態の動作タイミングを示すタイミングチャートである。
【図９】縦続接続ＣＭＯＳインバータが奇数段の場合の本発明の第三実施形態を示す遅延回路の回路図である。
【図１０】縦続接続ＣＭＯＳインバータが偶数段の場合の本発明の第三実施形態を示す遅延回路の回路図である。
【図１１】縦続接続ＣＭＯＳインバータが奇数段の場合の本発明の第四実施形態を示す遅延回路の回路図である。
【図１２】縦続接続ＣＭＯＳインバータが偶数段の場合の本発明の第四実施形態を示す遅延回路の回路図である。
【図１３】本発明の第五実施形態を示すパルス発生回路の回路図である。
【図１４】本発明の第五実施形態の動作タイミングを示すタイミングチャートである。
【図１５】本発明の第六実施形態を示すパルス発生回路の回路図である。
【図１６】本発明の第六実施形態の動作タイミングを示すタイミングチャートである。
【図１７】本発明の第七実施形態を示すパルス発生回路の回路図である。
【図１８】本発明の第七実施形態の動作タイミングを示すタイミングチャートである。
【図１９】本発明の第八実施形態を示すパルス発生回路の回路図である。
【図２０】本発明の第八実施形態の動作タイミングを示すタイミングチャートである。
【図２１】従来の遅延回路の一例を示す回路図および動作タイミングチャートである。
【図２２】従来のパルス発生回路の一例を示す回路図および動作タイミングチャートである。
【符号の説明】
１〜１６ ＣＭＯＳインバータ
１ｐ〜１６ｐ ＰＭＯＳトランジスタ
１ｎ〜１６ｎ ＮＭＯＳトランジスタ
９ｒ、１１ｒ、１４ｒ、１６ｒ 負荷ＮＭＯＳトランジスタ
１０ｒ、１２ｒ、１３ｒ、１５ｒ 負荷ＰＭＯＳトランジスタ
２１、３１、４２、４３、５２、５３ 遅延回路
２２、５４ ＮＡＮＤゲート
３２、４４ ＮＯＲゲート
４１ インバータ
【発明の属する技術分野】
本発明は、半導体装置等における、縦続接続された複数段のＣＭＯＳインバータによる遅延回路あるいはパルス発生回路に関するものである。
【０００２】
【従来の技術】
従来、このような遅延回路としては、縦続接続された複数のＣＭＯＳインバータにより入力信号に対して遅延動作をするもの、すなわち入力信号の立ち上がりと立ち下がりの両方をその縦続接続ＣＭＯＳインバータに設定された遅延時間分だけ遅延させるものがあり、このタイプはＣＭＯＳインバータの段数が偶数であれば同相遅延回路となり、奇数であれば逆相遅延回路となる。
【０００３】
この他に、出力部にＮＡＮＤゲートあるいはＮＯＲゲートを用い、偶数段の縦続接続ＣＭＯＳインバータによる入力信号の同相遅延信号と入力信号のＮＡＮＤ信号あるいはＮＯＲ信号を出力することにより、入力信号の立ち上がりのみを縦続接続ＣＭＯＳインバータの設定遅延時間分だけ遅延させるもの（以下、立ち上がり入力遅延回路と称する）、あるいは立ち下がりのみを遅延させるもの（以下、立ち下がり入力遅延回路と称する）がある。
【０００４】
またパルス発生回路としては、出力部にＮＡＮＤゲートあるいはＮＯＲゲートを用い、奇数段の縦続接続ＣＭＯＳインバータによる入力信号の逆相遅延信号と入力信号をＮＡＮＤあるいはＮＯＲ出力することにより、入力信号の立ち上がり（立ち上がり入力）あるいは立ち下がり（立ち下がり入力）に同期してパルスを発生するものがある。
【０００５】
この他に、出力部にＮＡＮＤゲートあるいはＮＯＲゲートを用い、また上記の立ち上がり入力遅延回路あるいは立ち下がり入力遅延回路を二つ用いて（すなわち偶数段の縦続接続ＣＭＯＳインバータを二つ用いて）、入力信号の立ち上がりおよび立ち下がり（入力変化）に同期してパルスを発生するものがある。
【０００６】
尚、縦続接続ＣＭＯＳインバータによる遅延時間は、各ＣＭＯＳインバータを構成するＮＭＯＳおよびＰＭＯＳトランジスタの相互コンダクタンス（以下、ｇｍと称する）を調整することにより、所望値に設定される。
【０００７】
【発明が解決しようとする課題】
しかしながら上記従来の出力部にＮＡＮＤゲートあるいはＮＯＲゲートのゲート素子を用いた立ち上がり入力遅延回路および立ち下がり入力遅延回路には、以下に示す問題がある。
【０００８】
（１） 入力信号と遅延信号のゲート信号を出力する構成であり、縦続接続ＣＭＯＳインバータが入力変化に対して遅延動作をするので、縦続接続ＣＭＯＳインバータの設定遅延時間よりも短い周期の入力信号に対しては誤動作することがある。
【０００９】
（２） 縦続接続ＣＭＯＳインバータの段数は偶数に制限され、また遅延動作は逆相遅延のみである（同相遅延とするには出力部のゲート素子後段にインバータを設ける必要がある）ので、設計自由度が小さい。
【００１０】
（３） 出力部のゲート素子は一般に駆動能力を大きくできないので、遅延回路の駆動能力を上げるためには、出力部ゲート素子の後段にさらに偶数段の縦続接続ＣＭＯＳインバータ等のドライバーが必要となる。
【００１１】
図２１は上記の誤動作を説明する図であり、（ａ）はＮＡＮＤゲートを用いた遅延回路の回路図、（ｂ）は正常動作時のタイミングチャート、（ｃ）は誤動作時のタイミングチャートである。
【００１２】
図２１（ｂ）および（ｃ）におけるτは、（ａ）に示す偶数段の縦続接続ＣＭＯＳインバータ１０１の設定遅延時間である。
【００１３】
図２１（ｃ）に示すように、縦続接続ＣＭＯＳインバータ１０１の出力信号（点ａ）が立ち下がる前に入力信号（入力端子ｉｎ）が立ち下がると、誤動作パルスＡが出力端子ｏｕｔに出力されてしまう。
【００１４】
また上記従来のパルス発生回路には、以下に示す問題がある。
【００１５】
（１） 入力信号と遅延信号のゲート信号を出力する構成であり、縦続接続ＣＭＯＳインバータが入力変化に対して遅延動作をするので、縦続接続ＣＭＯＳインバータの設定遅延時間よりも短い周期の入力信号に対しては、第二サイクル以降のパルス発生タイミングが遅れることがある。
【００１６】
（２） 出力部のゲート素子は一般に駆動能力を大きくできないので、パルス発生回路の駆動能力を上げるためには、出力部ゲート素子の後段にさらに偶数段の縦続接続ＣＭＯＳインバータ等のドライバーが必要となる。
【００１７】
（３） 縦続接続ＣＭＯＳインバータが入力変化に対して遅延動作をするので、偶数段の縦続接続ＣＭＯＳインバータを用いたタイプは、使用ゲート数が多くなり、回路が複雑になってしまう。
【００１８】
図２２は上記のパルス発生タイミングの遅れを説明する図であり、（ａ）はＮＡＮＤゲートを用いたパルス発生回路の回路図、（ｂ）は正常動作時のタイミングチャート、（ｃ）は誤動作時のタイミングチャートである。
【００１９】
図２２（ｂ）および（ｃ）におけるτは、（ａ）に示す奇数段の縦続接続ＣＭＯＳインバータ１１１の設定遅延時間である。
【００２０】
図２２（ｃ）に示すように、縦続接続ＣＭＯＳインバータ１０２の出力信号（点ａ）が立ち上がる前に入力信号（入力端子ｉｎ）が立ち上がると、出力端子ｏｕｔには入力信号の立ち上がりに同期したパルスが出力されない。
【００２１】
本発明はこのような従来の問題を解決するものであり、誤動作することなく立ち上がり入力遅延動作あるいは立ち下がり入力遅延動作を行い、かつ設計自由度を向上させることができる遅延回路を提供すること、および立ち上がり入力または立ち下がり入力あるいは入力変化に同期したパルスを確実に発生することができるパルス発生回路を提供することを目的とするものである。
【００２２】
【課題を解決するための手段】
上記目的を達成するために本発明の請求項１記載の遅延回路は、縦続接続された複数段のＣＭＯＳインバータよりなる遅延回路において、奇数段目のＣＭＯＳインバータのＮＭＯＳトランジスタに直列に、このＮＭＯＳトランジスタよりも相互コンダクタンスが小さい負荷ＮＭＯＳトランジスタを設け、偶数段目のＣＭＯＳインバータのＰＭＯＳトランジスタに直列に、このＰＭＯＳトランジスタよりも相互コンダクタンスが小さい負荷ＰＭＯＳトランジスタを設けたことを特徴とするものである。
【００２３】
ここでＰＭＯＳトランジスタの相互コンダクタンスをＰ−ｇｍとし、ＮＭＯＳトランジスタの相互コンダクタンスをＮ−ｇｍとすると、通常のＣＭＯＳインバータにおいては、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのスイッチング速度が等しくなるように、Ｐ−ｇｍ／Ｎ−ｇｍの値をおよそ３（キャリアの移動度の違いによって１にはならない）に設定するが、本発明の請求項１記載の遅延回路においては、各ＣＭＯＳインバータのＰ−ｇｍおよびＮ−ｇｍはできる限り大きな値であることが望ましく、またＰ−ｇｍ／Ｎ−ｇｍが、例えば、およそ３になるように設定する。
【００３６】
また負荷ＮＭＯＳトランジスタおよび負荷ＰＭＯＳトランジスタのｇｍは、所望の遅延時間に従って設定する。
【００３７】
従って請求項１記載の遅延回路によれば、立ち上がり入力に対しては、負荷ＮＭＯＳトランジスタが接続された奇数段目の各ＮＭＯＳトランジスタおよび負荷ＰＭＯＳトランジスタが接続された偶数段目の各ＰＭＯＳトランジスタがＯＮすることにより、設定遅延時間による遅延動作となり、また立ち下がり入力に対しては、スイッチング速度が極めて速い奇数段目の各ＰＭＯＳトランジスタおよび偶数段目の各ＮＭＯＳトランジスタがＯＮすることにより、立ち下がり入力にほぼ同期して出力信号が変化するので、ゲート素子を用いずに立ち上がり入力遅延動作を実現することができ、従って誤動作を回避することができる。
【００３８】
またＣＭＯＳインバータの縦続接続段数は偶数に制限されることがないので、設計自由度を向上させることができる。
【００３９】
さらに出力部がＣＭＯＳインバータなので、駆動能力向上のために別にドライバーを設ける必要がない。
【００４０】
請求項２記載の遅延回路は、縦続接続された複数段のＣＭＯＳインバータよりなる遅延回路を具備する半導体装置において、奇数段目のＣＭＯＳインバータのＰＭＯＳトランジスタに直列に、このＰＭＯＳトランジスタよりも相互コンダクタンスが小さい負荷ＰＭＯＳトランジスタを設け、偶数段目のＣＭＯＳインバータのＮＭＯＳトランジスタに直列に、このＮＭＯＳトランジスタよりも相互コンダクタンスが小さい負荷ＮＭＯＳトランジスタを設けたことを特徴とするものである。
【００４１】
ここで各ＣＭＯＳインバータのＰ−ｇｍおよびＮ−ｇｍはできる限り大きな値であることが望ましく、またＰ−ｇｍ／Ｎ−ｇｍが、例えば、およそ３になるように設定する。
【００４２】
また負荷ＰＭＯＳトランジスタおよび負荷ＮＭＯＳトランジスタのｇｍは、所望の遅延時間に従って設定する。
【００４３】
従って請求項２記載の遅延回路によれば、立ち下がり入力に対しては、負荷ＰＭＯＳトランジスタが接続された奇数段目の各ＰＭＯＳトランジスタおよび負荷ＮＭＯＳトランジスタが接続された偶数段目の各ＮＭＯＳトランジスタがＯＮすることにより、設定遅延時間による遅延動作となり、また立ち上がり入力に対しては、スイッチング速度が極めて速い奇数段目の各ＮＭＯＳトランジスタおよび偶数段目の各ＰＭＯＳトランジスタがＯＮすることにより、立ち下がり入力に同期して出力信号が変化するので、ゲート素子を用いずに立ち上がり入力遅延動作を実現することができ、従って誤動作を回避することができる。
【００４４】
またＣＭＯＳインバータの縦続接続段数は偶数に制限されることがないので、設計自由度を向上させることができる。
【００４５】
さらに出力部がＣＭＯＳインバータなので、駆動能力向上のために別にドライバーを設ける必要がない。
【００４６】
次に請求項３記載のパルス発生回路は、奇数段のＣＭＯＳインバータよりなる請求項１記載の遅延回路と、前記遅延回路の入力信号および出力信号を入力とするＮＡＮＤゲートとを具備することを特徴とするものである。
【００４７】
従って請求項３記載のパルス発生回路によれば、奇数段のＣＭＯＳインバータよりなる請求項１記載の遅延回路によって立ち上がり入力逆相遅延信号を作成し、この立ち上がり入力遅延信号と入力信号をＮＡＮＤ出力することにより、立ち上がり入力に同期したパルスを確実に発生することができる。
【００４８】
請求項４記載のパルス発生回路は、奇数段のＣＭＯＳインバータよりなる請求項２記載の遅延回路と、前記遅延回路の入力信号および出力信号を入力とするＮＯＲゲートとを具備することを特徴とするものである。
【００４９】
従って請求項４記載のパルス発生回路によれば、奇数段のＣＭＯＳインバータよりなる請求項２記載の遅延回路によって立ち下がり入力逆相遅延信号を作成し、この立ち下がり入力遅延信号と入力信号をＮＯＲ出力することにより、立ち下がり入力に同期したパルスを確実に発生することができる。
【００５０】
請求項５記載のパルス発生回路は、第一の遅延回路と、前記第一の遅延回路の入力信号を反転させるインバータと、前記インバータから出力される反転信号を入力とする第二の前記遅延回路と、前記第一および第二の遅延回路の出力信号を入力とするＮＯＲゲートとを具備し、前記第一および第二の遅延回路の各々は、偶数段のＣＭＯＳインバータよりなる請求項１記載の遅延回路により構成されていることを特徴とするものである。
【００５１】
従って請求項５記載のパルス発生回路によれば、偶数段のＣＭＯＳインバータよりなる請求項１記載の遅延回路を用いた第一の遅延回路によって立ち上がり入力同相遅延信号を作成し、また偶数段のＣＭＯＳインバータよりなる請求項１記載のパルス発生回路の遅延回路を用いた第二の遅延回路によって入力反転信号の立ち上がりのみを同相遅延させた信号（すなわち、立ち下がり入力逆相遅延信号）を作成し、この第一の遅延回路による立ち上がり入力同相遅延信号と第二の遅延回路による立ち下がり入力逆相遅延信号をＮＯＲ出力することにより、入力変化に同期したパルスを確実に発生することができ、また回路構成を簡素化することができる。
【００５２】
請求項６記載のパルス発生回路は、第一の遅延回路と、前記第一の遅延回路の入力信号を反転させるインバータと、前記インバータから出力される反転信号を入力とする第二の前記遅延回路と、前記第一および第二の遅延回路の出力信号を入力とするＮＡＮＤゲートとを具備し、前記第一および第二の遅延回路の各々は、偶数段のＣＭＯＳインバータよりなる請求項２記載の遅延回路により構成されていることを特徴とするものである。
【００５３】
従って請求項６記載のパルス発生回路によれば、偶数段のＣＭＯＳインバータよりなる請求項２記載の遅延回路を用いた第一の遅延回路によって立ち下がり入力同相遅延信号を作成し、また偶数段のＣＭＯＳインバータよりなる請求項２記載の遅延回路を用いた第二の遅延回路によって入力反転信号の立ち下がりのみを同相遅延させた信号（すなわち、立ち上がり入力逆相遅延信号）を作成し、この第一の遅延回路による立ち下がり入力同相遅延信号と第二の遅延回路による立ち上がり入力逆相遅延信号をＮＡＮＤ出力することにより、入力変化に同期したパルスを確実に発生することができ、また回路構成を簡素化することができる。
【００５４】
【発明の実施の形態】
第一実施形態
まず、縦続接続されたＣＭＯＳインバータが奇数段である場合について説明する。
【００５５】
図１は縦続接続ＣＭＯＳインバータが奇数段である場合の本発明の第一実施形態を示す遅延回路の回路図である。
【００５６】
図１に示す遅延回路は、立ち上がり入力に対してのみ遅延動作をして立ち下がり入力に対しては遅延動作をせず、入力信号と逆相の遅延信号を出力する立ち上がり入力逆相遅延回路であり、縦続接続された三段のＣＭＯＳインバータ１、２、３によって構成される。
【００５７】
ＣＭＯＳインバータ１はＰＭＯＳ１ｐとＮＭＯＳ１ｎを有し、ＣＭＯＳインバータ２はＰＭＯＳ２ｐとＮＭＯＳ２ｎを有し、またＣＭＯＳインバータ３はＰＭＯＳ３ｐとＮＭＯＳ３ｎを有している。
【００５８】
ＰＭＯＳ１ｐ、ＮＭＯＳ２ｎ、およびＰＭＯＳ３ｐは、スイッチング速度が非常に大きくなるように（遅延時間が非常に小さくなるように）、ｇｍを非常に大きな値に設定してあり、またＮＭＯＳ１ｎ、ＰＭＯＳ２ｐ、およびＮＭＯＳ３ｎのｇｍは、立ち上がり入力に対して所望する遅延時間に従って設定してある。
【００５９】
立ち上がり入力に対する各ＣＭＯＳインバータ１〜３の信号遅延時間をそれぞれτ１ 、τ２ 、τ３ とすると、この縦続接続ＣＭＯＳインバータ全体の立ち上がり入力に対する設定遅延時間はτ（＝τ１ ＋τ２ ＋τ３ ）となる。
【００６０】
このようなｇｍ設定によって、例えば、ＣＭＯＳインバータ１および３のＰ−ｇｍ／Ｎ−ｇｍは４以上、ＣＭＯＳインバータ２のＰ−ｇｍ／Ｎ−ｇｍは２以下となる。
【００６１】
次に図１に示す遅延回路の動作について説明する。
【００６２】
図２は図１に示す遅延回路の動作タイミングを示すタイミングチャートである。
【００６３】
まず入力信号がｌｏｗレベル（以下、“Ｌ”とする）からｈｉｇｈレベル（以下、“Ｈ”とする）に変化した場合の「遅延動作」について説明する。
【００６４】
入力端子ｉｎが“Ｌ”である定常状態においては、ＰＭＯＳ１ｐ、ＮＭＯＳ２ｎ、ＰＭＯＳ３ｐはＯＮしており、ＮＭＯＳ１ｎ、ＰＭＯＳ２ｐ、ＮＭＯＳ３ｎはＯＦＦしているので、縦続接続点ａの定常レベルは“Ｈ”、点ｂの定常レベルは“Ｌ”であり、出力端子ｏｕｔは“Ｈ”である。
【００６５】
ここで入力端子ｉｎが“Ｌ”から“Ｈ”に変化すると、遅延時間がそれぞれτ１ 、τ２ 、τ３ に設定されたＮＭＯＳ１ｎ、ＰＭＯＳ２ｐ、ＮＭＯＳ３ｎが順次ＯＮするので遅延動作となる。
【００６６】
すなわち入力端子ｉｎが“Ｌ”から“Ｈ”に変化すると、ＣＭＯＳインバータ１において、ＰＭＯＳ１ｐがＯＦＦ、ＮＭＯＳ１ｎがＯＮし、図２に示すように、接続点ａが遅延時間τ１ 経過後に“Ｈ”から“Ｌ”に変化する。
【００６７】
同様に、点ａが“Ｌ”になると、ＣＭＯＳインバータ２において、ＮＭＯＳ２ｎがＯＦＦ、ＰＭＯＳ２ｐがＯＮし、遅延時間τ２ 経過後に点ｂが“Ｈ”から“Ｌ”に変化し、点ｂが“Ｌ”になると、ＣＭＯＳインバータ３において、ＰＭＯＳ３ｐがＯＦＦ、ＮＭＯＳ３ｎがＯＮし、遅延時間τ３ 経過後に出力端子ｏｕｔが“Ｈ”から“Ｌ”に変化する。
【００６８】
このように立ち上がり入力に対しては、設定遅延時間τ経過後に出力信号が立ち下がる。
【００６９】
次に入力信号が“Ｈ”から“Ｌ”に変化した場合の「“非”遅延動作」について説明する。
【００７０】
入力端子ｉｎが“Ｈ”である定常状態においては、ＮＭＯＳ１ｎ、ＰＭＯＳ２ｐ、ＮＭＯＳ３ｎがＯＮしており、点ａの定常レベルは“Ｌ”、点ｂの定常レベルは“Ｈ”であり、出力端子ｏｕｔは“Ｌ”である。
【００７１】
ここで入力端子ｉｎが“Ｈ”から“Ｌ”に変化すると、ＰＭＯＳ１ｐ、ＮＭＯＳ２ｎ、ＰＭＯＳ３ｐが順次ＯＮするので、点ａは“Ｌ”から“Ｈ”に、点ｂは“Ｈ”から“Ｌ”に順次変化し、出力端子ｏｕｔは“Ｌ”から“Ｈ”に変化するが、ＰＭＯＳ１ｐ、ＮＭＯＳ２ｎ、ＰＭＯＳ３ｐのｇｍは非常に大きな値に設定されているので、上記のスイッチングは瞬時に行われ、従って出力端子ｏｕｔは立ち下がり入力に同期して“Ｌ”から“Ｈ”に変化する。
【００７２】
このように立ち下がり入力に対しては、立ち下がり入力に同期して出力信号が立ち上がる（立ち下がり入力に対しては“非“遅延動作となる）。
【００７３】
次に、縦続接続されたＣＭＯＳインバータが偶数段である場合について説明する。
【００７４】
図３は縦続接続ＣＭＯＳインバータが偶数段である場合の本発明の第一実施形態を示す遅延回路の回路図である。
【００７５】
図３に示す遅延回路は、立ち上がり入力に対してのみ遅延動作をして立ち下がり入力に対しては遅延動作をせず、入力信号と同相の遅延信号を出力する立ち上がり入力同相遅延回路であり、図１の遅延回路のＣＭＯＳインバータ３の後段に、さらにＰＭＯＳ４ｐとＮＭＯＳ４ｎからなるＣＭＯＳインバータ４を縦続接続したものである。
【００７６】
ＮＭＯＳ４ｎは、スイッチング速度が非常に大きくなるように（遅延時間が非常に小さくなるように）、ｇｍを非常に大きな値に設定してあり、またＰＭＯＳ４ｐのｇｍは、立ち上がり入力に対して所望する遅延時間に従って設定する。
【００７７】
立ち上がり入力に対するＣＭＯＳインバータ４の信号遅延時間をτ４ とすると、この縦続接続ＣＭＯＳインバータ全体の立ち上がり入力に対する設定遅延時間はτ´（＝τ１ ＋τ２ ＋τ３ ＋τ４ ）となる。
【００７８】
このようなｇｍ設定によって、例えば、ＣＭＯＳインバータ４のＰ−ｇｍ／Ｎ−ｇｍは２以下となる。
【００７９】
次に図３に示す遅延回路の動作について説明する。
【００８０】
図４は図３に示す遅延回路の動作タイミングを示すタイミングチャートである。
【００８１】
まず入力信号が“Ｌ”から“Ｈ”に変化した場合の「遅延動作」について説明する。
【００８２】
入力端子ｉｎが“Ｌ”である定常状態においては、ＰＭＯＳ１ｐ、ＮＭＯＳ２ｎ、ＰＭＯＳ３ｐ、ＮＭＯＳ４ｎがＯＮしており、出力端子ｏｕｔは“Ｌ”である。
【００８３】
ここで入力端子ｉｎが“Ｌ”から“Ｈ”に変化すると、遅延時間がそれぞれτ１ 、τ２ 、τ３ 、τ４ に設定されたＮＭＯＳ１ｎ、ＰＭＯＳ２ｐ、ＮＭＯＳ３ｎ、ＰＭＯＳ４ｐが順次ＯＮするので遅延動作となる。
【００８４】
すなわち入力端子ｉｎが“Ｌ”から“Ｈ”に変化すると、ＣＭＯＳインバータ１〜４によって入力信号が遅延され、設定遅延時間τ´経過後に出力端子ｏｕｔが“Ｌ”から“Ｈ”に変化する。
【００８５】
このように立ち上がり入力に対しては、設定遅延時間τ´経過後に出力信号が立ち上がる。
【００８６】
次に入力信号が“Ｈ”から“Ｌ”に変化した場合の「“非”遅延動作」を説明する。
【００８７】
入力端子ｉｎが“Ｈ”である定常状態においては、ＮＭＯＳ１ｎ、ＰＭＯＳ２ｐ、ＮＭＯＳ３ｎ、ＰＭＯＳ４ｐがＯＮしており、出力端子ｏｕｔは“Ｌ”である。
【００８８】
ここで入力端子ｉｎが“Ｈ”から“Ｌ”に変化すると、ＰＭＯＳ１ｐ、ＮＭＯＳ２ｎ、ＰＭＯＳ３ｐ、ＮＭＯＳ４ｎが順次ＯＮするので、点ａは“Ｌ”から“Ｈ”に、点ｂは“Ｈ”から“Ｌ”に、点ｃは“Ｌ”から“Ｈ”に順次変化し、出力端子ｏｕｔは“Ｈ”から“Ｌ”に変化するが、ＰＭＯＳ１ｐ、ＮＭＯＳ２ｎ、ＰＭＯＳ３ｐ、ＮＭＯＳ４ｎのｇｍは非常に大きな値に設定されているので、上記のスイッチングは瞬時に行われ、従って出力端子ｏｕｔは立ち下がり入力に同期して“Ｈ”から“Ｌ”に変化する。
【００８９】
このように立ち下がり入力に対しては、これに同期して出力信号が立ち下がる（立ち下がり入力に対しては“非“遅延動作となる）。
【００９０】
以上のように第一実施形態の遅延回路によれば、奇数段目のＣＭＯＳインバータのＰＭＯＳトランジスタおよび偶数段目のＮＭＯＳトランジスタとしてｇｍの非常に大きなものを用い、ゲート素子を用いずに立ち下がり入力“非”遅延動作を実現することにより、入力信号が“Ｌ”である期間が設定遅延時間より短い場合の誤動作を回避することができる。
【００９１】
さらに出力部がＣＭＯＳインバータなので、駆動能力向上のために別にドライバーを設ける必要がない。
【００９２】
尚、本実施形態においては、三段および四段のＣＭＯＳインバータを用いたが、ＣＭＯＳインバータの段数は任意に設定することができる。
【００９３】
第二実施形態
まず、縦続接続されたＣＭＯＳインバータが奇数段である場合について説明する。
【００９４】
図５は縦続接続ＣＭＯＳインバータが奇数段である場合の本発明の第二実施形態を示す遅延回路の回路図である。
【００９５】
図５に示す遅延回路は、立ち下がり入力に対してのみ遅延動作をして立ち上がり入力に対しては遅延動作をせず、入力信号と逆相の遅延信号を出力する立ち下がり入力逆相遅延回路であり、縦続接続された三段のＣＭＯＳインバータ５、６、７によって構成される。
【００９６】
ＣＭＯＳインバータ５はＰＭＯＳ５ｐとＮＭＯＳ５ｎを有し、ＣＭＯＳインバータ６はＰＭＯＳ６ｐとＮＭＯＳ６ｎを有し、またＣＭＯＳインバータ７はＰＭＯＳ７ｐとＮＭＯＳ７ｎを有している。
【００９７】
ＮＭＯＳ５ｎ、ＰＭＯＳ６ｐ、およびＮＭＯＳ７ｎは、スイッチング速度が非常に大きくなるように（遅延時間が非常に小さくなるように）、ｇｍを非常に大きな値に設定してあり、またＰＭＯＳ５ｐ、ＮＭＯＳ６ｎ、およびＰＭＯＳ７ｐのｇｍは、立ち下がり入力に対して所望する遅延時間に従って設定してある。
【００９８】
立ち下がり入力に対する各ＣＭＯＳインバータ５〜７の信号遅延時間をそれぞれτ１ 、τ２ 、τ３ とすると、この縦続接続ＣＭＯＳインバータ全体の立ち下がり入力に対する設定遅延時間はτ（＝τ１ ＋τ２ ＋τ３ ）となる。
【００９９】
このようなｇｍ設定によって、例えば、ＣＭＯＳインバータ５および７のＰ−ｇｍ／Ｎ−ｇｍは２以下、ＣＭＯＳインバータ６のＰ−ｇｍ／Ｎ−ｇｍは４以上となる。
【０１００】
次に図５に示す遅延回路の動作について説明する。
【０１０１】
図６は図５に示す遅延回路の動作タイミングを示すタイミングチャートである。
【０１０２】
まず入力信号が“Ｈ”から“Ｌ”に変化した場合の「遅延動作」について説明する。
【０１０３】
入力端子ｉｎが“Ｈ”である定常状態においては、ＮＭＯＳ５ｎ、ＰＭＯＳ６ｐ、ＮＭＯＳ７ｎがＯＮしており、縦続接続点ａの定常レベルは“Ｌ”、点ｂの定常レベルは“Ｈ”であり、出力端子ｏｕｔは“Ｌ”である。
【０１０４】
ここで入力端子ｉｎが“Ｈ”から“Ｌ”に変化すると、遅延時間がそれぞれτ１ 、τ２ 、τ３ に設定されたＰＭＯＳ５ｐ、ＮＭＯＳ６ｎ、ＰＭＯＳ７ｐが順次ＯＮするので遅延動作となる。
【０１０５】
すなわち入力端子ｉｎが“Ｌ”から“Ｈ”に変化すると、ＣＭＯＳインバータ５〜７によって入力信号が遅延され、設定遅延時間τ経過後に出力端子ｏｕｔが“Ｈ”から“Ｌ”に変化する。
【０１０６】
このように立ち下がり入力に対しては、設定遅延時間τ´経過後に出力信号が立ち下がる。
【０１０７】
次に入力信号が“Ｌ”から“Ｈ”に変化した場合の「“非”遅延動作」について説明する。
【０１０８】
入力端子ｉｎが“Ｈ”から“Ｌ”に変化すると、ＮＭＯＳ５ｎ、ＰＭＯＳ６ｐ、ＮＭＯＳ７ｎが順次ＯＮするので、点ａは“Ｈ”から“Ｌ”に、点ｂは“Ｌ”から“Ｈ”に順次変化し、出力端子ｏｕｔは“Ｈ”から“Ｌ”に変化するが、ＮＭＯＳ５ｎ、ＰＭＯＳ６ｐ、ＮＭＯＳ７ｎのｇｍは非常に大きな値に設定されているので、上記のスイッチングは瞬時に行われ、従って出力端子ｏｕｔは立ち上がり入力に同期して“Ｈ”から“Ｌ”に変化する。
【０１０９】
このように立ち上がり入力に対しては、これに同期して出力信号が立ち下がる（立ち上がり入力に対しては“非“遅延動作となる）。
【０１１０】
次に、縦続接続されたＣＭＯＳインバータが偶数段である場合について説明する。
【０１１１】
図７は縦続接続ＣＭＯＳインバータが偶数段である場合の本発明の第二実施形態を示す遅延回路の回路図である。
【０１１２】
図７に示す遅延回路は、立ち下がり入力に対してのみ遅延動作をして立ち上がり入力に対しては遅延動作をせず、入力信号と同相の遅延信号を出力する立ち下がり入力同相遅延回路であり、図５の遅延回路のＣＭＯＳインバータ７の後段に、さらにＰＭＯＳ８ｐとＮＭＯＳ８ｎからなるＣＭＯＳインバータ８を縦続接続したものである。
【０１１３】
ＰＭＯＳ４ｐは、スイッチング速度が非常に大きくなるように（遅延時間が非常に小さくなるように）、ｇｍを非常に大きな値に設定してあり、またＮＭＯＳ４ｎのｇｍは、立ち下がり入力に対して所望する遅延時間に従って設定する。
【０１１４】
立ち下がり入力に対するＣＭＯＳインバータ８の信号遅延時間をτ４ とすると、この縦続接続ＣＭＯＳインバータ全体の立ち下がり入力に対する設定遅延時間はτ´（＝τ１ ＋τ２ ＋τ３ ＋τ４ ）となる。
【０１１５】
このようなｇｍ設定によって、例えば、ＣＭＯＳインバータ８のＰ−ｇｍ／Ｎ−ｇｍは４以上となる。
【０１１６】
次に図７に示す遅延回路の動作について説明する。
【０１１７】
図８は図７に示す遅延回路の動作タイミングを示すタイミングチャートである。
【０１１８】
まず入力信号が“Ｈ”から“Ｌ”に変化した場合の「遅延動作」について説明する。
【０１１９】
入力端子ｉｎが“Ｈ”である定常状態においては、ＮＭＯＳ５ｎ、ＰＭＯＳ６ｐ、ＮＭＯＳ７ｎＰＭＯＳ８ｐ、がＯＮしており、出力端子ｏｕｔは“Ｈ”である。
【０１２０】
ここで入力端子ｉｎが“Ｈ”から“Ｌ”に変化すると、遅延時間がそれぞれτ１ 、τ２ 、τ３ 、τ４ に設定されたＰＭＯＳ５ｐ、ＮＭＯＳ６ｎ、ＰＭＯＳ７ｐ、ＮＭＯＳ８ｎが順次ＯＮするので遅延動作となる。
【０１２１】
すなわち入力端子ｉｎが“Ｈ”から“Ｌ”に変化すると、ＣＭＯＳインバータ５〜８によって入力信号が遅延され、設定遅延時間τ´経過後に出力端子ｏｕｔが“Ｈ”から“Ｌ”に変化する。
【０１２２】
このように立ち下がり入力に対しては、設定遅延時間τ´経過後に出力信号が立ち下がる。
【０１２３】
次に入力信号が“Ｌ”から“Ｈ”に変化した場合の「“非”遅延動作」を説明する。
【０１２４】
入力端子ｉｎが“Ｌ”から“Ｈ”に変化すると、ＮＭＯＳ５ｎ、ＰＭＯＳ６ｐ、ＮＭＯＳ７ｎ、ＰＭＯＳ８ｐが順次ＯＮするので、点ａは“Ｈ”から“Ｌ”に、点ｂは“Ｌ”から“Ｈ”に、点ｃは“Ｈ”から“Ｌ”に順次変化し、出力端子ｏｕｔは“Ｌ”から“Ｈ”に変化するが、ＮＭＯＳ５ｎ、ＰＭＯＳ６ｐ、ＮＭＯＳ７ｎ、ＰＭＯＳ８ｐのｇｍは非常に大きな値に設定されているので、上記のスイッチングは瞬時に行われ、従って出力端子ｏｕｔは立ち下がり入力に同期して“Ｌ”から“Ｈ”に変化する。
【０１２５】
このように立ち上がり入力に対しては、これに同期して出力信号が立ち上がる（立ち上がり入力に対しては“非“遅延動作となる）。
【０１２６】
以上のように第二実施形態の遅延回路によれば、奇数段目のＣＭＯＳインバータのＮＭＯＳトランジスタおよび偶数段目のＣＭＯＳインバータのＰＭＯＳトランジスタとしてｇｍの非常に大きなものを用い、ゲート素子を用いずに立ち上がり入力“非”遅延動作を実現することにより、入力信号が“Ｈ”である期間が設定遅延時間より短い場合の誤動作を回避することができる。
【０１２７】
さらに出力部がＣＭＯＳインバータなので、駆動能力向上のために別にドライバーを設ける必要がない。
【０１２８】
尚、第一実施形態と同様にＣＭＯＳインバータの段数は任意に設定することができる。
【０１２９】
第三実施形態
まず、縦続接続されたＣＭＯＳインバータが奇数段である場合について説明する。
【０１３０】
図９は縦続接続されたＣＭＯＳインバータが奇数段である場合の本発明の第三実施形態を示す遅延回路の回路図である。
【０１３１】
図９に示す遅延回路は、図１に示す遅延回路と同様の動作をする、立ち上がり入力逆相遅延回路であり、縦続接続された三段のＣＭＯＳインバータ９、１０、１１、および負荷ＮＭＯＳ９ｒ、負荷ＰＭＯＳ１０ｒ、負荷ＮＭＯＳ１１ｒによって構成される。
【０１３２】
ＣＭＯＳインバータ９はＰＭＯＳ９ｐとＮＭＯＳ９ｎを有し、ＣＭＯＳインバータ１０はＰＭＯＳ１０ｐとＮＭＯＳ１０ｎを有し、またＣＭＯＳインバータ１１はＰＭＯＳ１１ｐとＮＭＯＳ１１ｎを有している。
【０１３３】
負荷ＮＭＯＳ９ｒはＮＭＯＳ９ｎとアースラインの間に挿入され、負荷ＰＭＯＳ１０ｒはＰＭＯＳ１０ｐと電源ラインの間に挿入され、また負荷ＮＭＯＳ１１ｒはＮＭＯＳ１１ｎとアースラインの間に挿入されている。
【０１３４】
ＰＭＯＳ９ｐ、ＮＭＯＳ１０ｎ、ＰＭＯＳ１１ｐは、スイッチング速度が非常に大きくなるように（遅延時間が非常に小さくなるように）、ｇｍを非常に大きな値に設定してある。
【０１３５】
またＮＭＯＳ９ｎ、ＰＭＯＳ１０ｐ、ＮＭＯＳ１１ｎのｇｍは、スイッチング速度が、対応するＭＯＳトランジスタ（上記のＰＭＯＳ９等）以下となるような値、例えばスイッチング速度が、対応するＭＯＳトランジスタと等しくなるように設定されている。
【０１３６】
また負荷ＮＭＯＳ９ｒのｇｍはＮＭＯＳ９ｎよりも小さい値に、負荷ＰＭＯＳ１０ｒのｇｍはＰＭＯＳ１０ｐよりも小さい値に、また負荷ＮＭＯＳ１１ｒのｇｍはＮＭＯＳ９ｎよりも小さい値にであり、各負荷トランジスタのｇｍは立ち上がり入力に対して所望する遅延時間に従って設定してある。
【０１３７】
すなわち、例えばＮＭＯＳ９ｎがＯＮしたときのＣＭＯＳインバータ９のスイッチング速度は、ＮＭＯＳ９ｎのｇｍではなく、負荷ＮＭＯＳ９ｒのｇｍによって決まるようにしてある。
【０１３８】
立ち上がり入力に対する各ＣＭＯＳインバータ９〜１１の信号遅延時間をそれぞれτ１ 、τ２ 、τ３ とすると、この縦続接続ＣＭＯＳインバータ全体の立ち上がり入力に対する設定遅延時間はτ（＝τ１ ＋τ２ ＋τ３ ）となる。
【０１３９】
次に図９に示す遅延回路の動作について簡単に説明する。
【０１４０】
図９に示す遅延回路の動作タイミングチャートは図２と同様である。
【０１４１】
入力信号が“Ｌ”から“Ｈ”に変化した場合は、ＮＭＯＳ９ｎ、ＰＭＯＳ１０ｐ、ＮＭＯＳ１１ｎが順次ＯＮするので、入力信号は各ＣＭＯＳインバータ９〜１１においてそれぞれτ１ 、τ２ 、τ３ 遅延され、設定遅延時間τ経過後に出力信号が立ち下がる「遅延動作」となる。
【０１４２】
次に入力信号が“Ｈ”から“Ｌ”に変化した場合は、ＰＭＯＳ９ｐ、ＮＭＯＳ１０ｎ、ＰＭＯＳ１１ｐが順次ＯＮするが、これらのトランジスタのｇｍは非常に大きな値に設定されているので、上記のスイッチングは瞬時に行われ、従って、立ち下がり入力に同期して出力信号が立ち上がる「“非“遅延動作」となる。
【０１４３】
次に、縦続接続されたＣＭＯＳインバータが偶数段である場合について説明する。
【０１４４】
図１０は縦続接続されたＣＭＯＳインバータが偶数段である場合の本発明の第三実施形態を示す遅延回路の回路図である。
【０１４５】
図１０に示す遅延回路は、図３に示す遅延回路と同様の動作をする、立ち上がり入力同相遅延回路であり、図９の遅延回路のＣＭＯＳインバータ１１の後段に、さらにＰＭＯＳ１２ｐとＮＭＯＳ１２ｎを有するＣＭＯＳインバータ１２、およびＰＭＯＳ１２ｐと電源ラインの間に挿入された負荷ＰＭＯＳ１２ｒを設けたものである。
【０１４６】
ＮＭＯＳ１２ｎは、スイッチング速度が非常に大きくなるように（遅延時間が非常に小さくなるように）、ｇｍを非常に大きな値に設定してある。
【０１４７】
またＰＭＯＳ１２ｐのｇｍは、スイッチング速度がＮＭＯＳ１２ｎ以下となるような値、例えばスイッチング速度がＮＭＯＳ１２ｎと等しくなるように設定されている。
【０１４８】
また負荷ＰＭＯＳ１２ｒのｇｍは、ＰＭＯＳ１２ｐよりも小さい値であり、立ち上がり入力に対して所望する遅延時間に従って設定してある。
【０１４９】
すなわち、ＰＭＯＳ１２ｐがＯＮしたときのＣＭＯＳインバータ１２のスイッチング速度は、ＰＭＯＳ１２ｐのｇｍではなく、負荷ＰＭＯＳ１２ｒのｇｍによって決まるようにしてある。
【０１５０】
立ち上がり入力に対するＣＭＯＳインバータ１２の信号遅延時間をτ４ とすると、この縦続接続ＣＭＯＳインバータ全体の立ち上がり入力に対する設定遅延時間はτ´（＝τ１ ＋τ２ ＋τ３ ＋τ４ ）となる。
【０１５１】
次に図１０に示す遅延回路の動作について簡単に説明する。
【０１５２】
図１０に示す遅延回路の動作タイミングチャートは図４と同様である。
【０１５３】
入力信号が“Ｌ”から“Ｈ”に変化した場合は、ＮＭＯＳ９ｎ、ＰＭＯＳ１０ｐ、ＮＭＯＳ１１ｎ、ＰＭＯＳ１２ｐが順次ＯＮするので、入力信号は各ＣＭＯＳインバータ９〜１２においてそれぞれτ１ 、τ２ 、τ３ 、τ４ 遅延され、設定遅延時間τ´経過後に出力信号が立ち上がる「遅延動作」となる。
【０１５４】
次に入力信号が“Ｈ”から“Ｌ”に変化した場合は、ＰＭＯＳ９ｐ、ＮＭＯＳ１０ｎ、ＰＭＯＳ１１ｐ、ＮＭＯＳ１２ｎが順次ＯＮするが、これらのトランジスタのｇｍは非常に大きな値に設定されているので、上記のスイッチングは瞬時に行われ、従って、立ち下がり入力に同期して出力信号が立ち下がる「“非“遅延動作」となる。
【０１５５】
以上のように第三実施形態によれば、奇数段目のＣＭＯＳインバータのＮＭＯＳトランジスタにおよび偶数段目のＣＭＯＳインバータのＰＭＯＳトランジスタに対して負荷トランジスタを設け、ゲート素子を用いずに立ち上がり入力“非”遅延動作を実現することにより、入力信号が“Ｌ”である期間が設定遅延時間より短い場合の誤動作を回避することができる。
【０１５６】
さらに出力部がＣＭＯＳインバータなので、駆動能力向上のために別にドライバーを設ける必要がない。
【０１５７】
第四実施形態
まず、縦続接続されたＣＭＯＳインバータが奇数段である場合について説明する。
【０１５８】
図１１は縦続接続されたＣＭＯＳインバータが奇数段である場合の本発明の第四実施形態を示す遅延回路の回路図である。
【０１５９】
図１１に示す遅延回路は、図５に示す遅延回路と同様の動作をする、立ち下がり入力逆相遅延回路であり、縦続接続された三段のＣＭＯＳインバータ１３、１４、１５、および負荷ＰＭＯＳ１３ｒ、負荷ＮＭＯＳ１４ｒ、負荷ＰＭＯＳ１５ｒによって構成される。
【０１６０】
ＣＭＯＳインバータ１３はＰＭＯＳ１３ｐとＮＭＯＳ１３ｎを有し、ＣＭＯＳインバータ１４はＰＭＯＳ１４ｐとＮＭＯＳ１４ｎを有し、またＣＭＯＳインバータ１５はＰＭＯＳ１５ｐとＮＭＯＳ１５ｎを有している。
【０１６１】
負荷ＰＭＯＳ１３ｒはＰＭＯＳ１３ｐと電源ラインの間に挿入され、また負荷ＮＭＯＳ１４ｒはＮＭＯＳ１４ｎとアースラインの間に挿入され、また負荷ＰＭＯＳ１５ｒはＰＭＯＳ１５ｐと電源ラインの間に挿入されている。
【０１６２】
ＮＭＯＳ１３ｎ、ＰＭＯＳ１４ｐ、ＮＭＯＳ１５ｎは、スイッチング速度が非常に大きくなるように（遅延時間が非常に小さくなるように）、ｇｍを非常に大きな値に設定してある。
【０１６３】
またＰＭＯＳ１３ｐ、ＮＭＯＳ１４ｎ、ＰＭＯＳ１５ｐのｇｍは、スイッチング速度が、対応するＭＯＳトランジスタ（上記のＮＭＯＳ１３ｎ等）以下となるような値、例えばスイッチング速度が、対応するＭＯＳトランジスタと等しくなるように設定されている。
【０１６４】
また負荷ＰＭＯＳ１３ｒのｇｍはＰＭＯＳ１３ｐよりも小さい値に、負荷ＮＭＯＳ１４ｒのｇｍはＮＭＯＳ１４ｎよりも小さい値に、また負荷ＰＭＯＳ１５ｒのｇｍはＰＭＯＳ１５ｐよりも小さい値であり、各負荷トランジスタのｇｍは立ち下がり入力に対して所望する遅延時間に従って設定してある。
【０１６５】
立ち下がり入力に対する各ＣＭＯＳインバータ１３〜１５の信号遅延時間をそれぞれτ１ 、τ２ 、τ３ とすると、この縦続接続ＣＭＯＳインバータ全体の立ち下がり入力に対する設定遅延時間はτ（＝τ１ ＋τ２ ＋τ３ ）となる。
【０１６６】
次に図１１に示す遅延回路の動作について簡単に説明する。
【０１６７】
図１１に示す遅延回路の動作タイミングチャートは図６と同様である。
【０１６８】
入力信号が“Ｈ”から“Ｌ”に変化した場合は、ＰＭＯＳ１３ｐ、ＮＭＯＳ１４ｎ、ＰＭＯＳ１５ｐが順次ＯＮするので、入力信号は各ＣＭＯＳインバータ１３〜１５においてそれぞれτ１ 、τ２ 、τ３ 遅延され、設定遅延時間τ経過後に出力信号が立ち上がる「遅延動作」となる。
【０１６９】
次に入力信号が“Ｌ”から“Ｈ”に変化した場合は、ＮＭＯＳ１３ｎ、ＰＭＯＳ１４ｐ、ＮＭＯＳ１５ｎが順次ＯＮするが、これらのトランジスタのｇｍは非常に大きな値に設定されているので、上記のスイッチングは瞬時に行われ、従って、立ち上がり入力に同期して出力信号が立ち下がる「“非“遅延動作」となる。
【０１７０】
次に、縦続接続されたＣＭＯＳインバータが偶数段である場合について説明する。
【０１７１】
図１２は縦続接続されたＣＭＯＳインバータが偶数段である場合の本発明の第四実施形態を示す遅延回路の回路図である。
【０１７２】
図１２に示す遅延回路は、図７に示す遅延回路と同様の動作をする、立ち下がり入力同相遅延回路であり、図１１の遅延回路のＣＭＯＳインバータ１５の後段に、さらにＰＭＯＳ１６ｐとＮＭＯＳ１６ｎを有するＣＭＯＳインバータ１６、および負荷ＮＭＯＳ１６ｒを設けたものである。
【０１７３】
ＰＭＯＳ１６ｐは、スイッチング速度が非常に大きくなるように（遅延時間が非常に小さくなるように）、ｇｍを非常に大きな値に設定してある。
【０１７４】
またＮＭＯＳ１６ｎのｇｍは、スイッチング速度がＰＭＯＳ１６ｐ以下となるような値、例えばスイッチング速度がＰＭＯＳ１６ｐと等しくなるように設定されている。
【０１７５】
また負荷ＮＭＯＳ１６ｒのｇｍは、ＮＭＯＳ１６ｎよりも小さい値であり、立ち下がり入力に対して所望する遅延時間に従って設定してある。
【０１７６】
立ち下がり入力に対するＣＭＯＳインバータ１６の信号遅延時間をτ４ とすると、この縦続接続ＣＭＯＳインバータ全体の立ち下がり入力に対する設定遅延時間はτ´（＝τ１ ＋τ２ ＋τ３ ＋τ４ ）となる。
【０１７７】
次に図１２に示す遅延回路の動作について簡単に説明する。
【０１７８】
図１２に示す遅延回路の動作タイミングチャートは図８と同様である。
【０１７９】
入力信号が“Ｈ”から“Ｌ”に変化した場合は、ＰＭＯＳ１３ｐ、ＮＭＯＳ１４ｎ、ＰＭＯＳ１５ｐ、ＮＭＯＳ１６ｎが順次ＯＮするので、入力信号は各ＣＭＯＳインバータ１３〜１６においてそれぞれτ１ 、τ２ 、τ３ 、τ４ 遅延され、設定遅延時間τ´経過後に出力信号が立ち下がる「遅延動作」となる。
【０１８０】
次に入力信号が“Ｌ”から“Ｈ”に変化した場合は、ＮＭＯＳ１３ｎ、ＰＭＯＳ１４ｐ、ＮＭＯＳ１５ｎ、ＰＭＯＳ１６ｐが順次ＯＮするが、これらのトランジスタのｇｍは非常に大きな値に設定されているので、上記のスイッチングは瞬時に行われ、従って、立ち上がり入力に同期して出力信号が立ち上がる「“非“遅延動作」となる。
【０１８１】
以上のように第四実施形態によれば、奇数段目のＣＭＯＳインバータのＰＭＯＳトランジスタにおよび偶数段目のＣＭＯＳインバータのＮＭＯＳトランジスタに対して負荷トランジスタを設け、ゲート素子を用いずに立ち上がり入力“非”遅延動作を実現することにより、入力信号が“Ｈ”である期間が設定遅延時間より短い場合の誤動作を回避することができる。
【０１８２】
さらに出力部がＣＭＯＳインバータなので、駆動能力向上のために別にドライバーを設ける必要がない。
【０１８３】
第五実施形態
図１３は本発明の第五実施形態を示すパルス発生回路の回路図である。
【０１８４】
図１３に示すパルス回路は、立ち下がり入力のみに同期して負極性のパルスを発生するものであり、入力信号の立ち上がりのみを逆相遅延させる遅延回路２１と、二入力のＮＡＮＤゲート２２によって構成される。
【０１８５】
遅延回路２１は、奇数段縦続接続されたＣＭＯＳインバータよりなる、図１あるいは図９に示す構成のものを用いる。
【０１８６】
ＮＡＮＤゲート２２の一方の入力端子は遅延回路２１の出力端子に接続されており（図中ａ点で示す）、他方の入力端子は本パルス発生回路の入力端子ｉｎに接続されている。
【０１８７】
次に、このような構成を有する本パルス発生回路の動作について説明する。
【０１８８】
図１４は本パルス発生回路のの動作タイミングを示すタイミングチャートである。
【０１８９】
まず入力信号が“Ｌ”から“Ｈ”に変化した場合の「パルス発生動作」について説明する。
【０１９０】
入力端子ｉｎが“Ｌ”であるときは、点ａは“Ｈ”であり、出力端子ｏｕｔは“Ｈ”である。
【０１９１】
ここで入力端子ｉｎが“Ｌ”から“Ｈ”に変化しても、遅延回路２１は逆相遅延動作をするので、点ａは設定遅延時間τ´経過するまでは“Ｈ”のままに保たれ、従って出力端子ｏｕｔは入力変化に同期して“Ｈ”から“Ｌ”に変化し、τ経過後に“Ｈ”に戻る。
【０１９２】
すなわち立ち上がり入力に同期したパルス幅τ´の負極性パルスが出力される。
【０１９３】
次に入力信号が“Ｈ”から“Ｌ”に変化した場合は、点ａは“Ｌ”から“Ｈ”に変化するが、入力端子ｉｎと点ａがともに“Ｈ”となる期間がないので、出力端子ｏｕｔは“Ｈ”のままでありパルスを出力しない。
【０１９４】
このとき遅延回路２１は非遅延動作をするので、点ａは立ち下がり入力に同期して“Ｌ”から“Ｈ”に変化する。
【０１９５】
以上のように第五実施形態によれば、立ち下がり入力に同期して、点ａのレベル変化が瞬時に行われるので、入力信号の“Ｌ”期間が短い場合にも、入力信号が“Ｈ”に戻るとき（立ち上がるとき）には、必ず点ａは“Ｈ”になっているので、立ち上がり入力に同期して確実にパルスを発生することができる。
【０１９６】
第六実施形態
図１５は本発明の第六実施形態を示すパルス発生回路の回路図である。
【０１９７】
図１５に示すパルス発生回路は、立ち上がり入力のみに同期して正極性のパルスを発生するものであり、立ち下がり入力のみを遅延させる逆相遅延回路３１と、二入力のＮＯＲゲート３２によって構成される。
【０１９８】
遅延回路２１は、奇数段縦続接続されたＣＭＯＳインバータよりなる、図５あるいは図１１に示す構成のものを用いる。
【０１９９】
ＮＯＲゲート３２の一方の入力端子は遅延回路３１の出力端子に接続されており（図中ａ点で示す）、他方の入力端子は本パルス発生回路の入力端子ｉｎに接続されている。
【０２００】
次に、このような構成を有する本パルス発生回路の動作について説明する。
【０２０１】
図１６は本パルス発生回路の動作タイミングを示すタイミングチャートである。
【０２０２】
まず入力信号が“Ｈ”から“Ｌ”に変化した場合の「パルス発生動作」について説明する。
【０２０３】
入力端子ｉｎが“Ｈ”であるときは、点ａは“Ｌ”であり、出力端子ｏｕｔは“Ｌ”である。
【０２０４】
ここで入力端子ｉｎが“Ｌ”から“Ｈ”に変化しても、遅延回路３１は逆相遅延動作をするので、点ａは設定遅延時間τ´経過するまでは“Ｌ”のままに保たれ、従って出力端子ｏｕｔは立ち下がり入力に同期して“Ｌ”から“Ｈ”に変化し、τ経過後に“Ｌ”に戻る。
【０２０５】
すなわち立ち下がり入力に同期したパルス幅τ´の正極性パルスが出力される。
【０２０６】
次に入力信号が“Ｌ”から“Ｈ”に変化した場合は、点ａは“Ｈ”から“Ｌ”に変化するが、入力端子ｉｎと点ａがともに“Ｌ”となる期間がないので、出力端子ｏｕｔは“Ｌ”のままでありパルスを出力しない。
【０２０７】
このとき遅延回路３１は非遅延動作をするので、点ａは入力変化に同期して“Ｈ”から“Ｌ”に変化する。
【０２０８】
以上のように第六実施形態によれば、立ち上がり入力に同期して、点ａのレベル変化が瞬時に行われるので、入力信号の“Ｈ”期間が短い場合にも、入力信号が“Ｌ”に戻るとき（立ち下がるとき）には、必ず点ａは“Ｌ”になっているので、立ち下がり入力に同期して確実にパルスを発生することができる。
【０２０９】
第七実施形態
図１７は本発明の第七実施形態を示すパルス発生回路の回路図である。
【０２１０】
図１７に示すパルス回路は、入力変化（立ち上がり入力および立ち下がり入力）に同期して正極性のパルスを発生するものであり、入力信号を反転させるインバータ４１と、入力信号の立ち上がりのみを遅延させる同相遅延回路４２と、インバータ４１による入力反転信号の立ち上がりのみを遅延させる同相遅延回路４３と、二入力のＮＯＲゲート４４によって構成される。
【０２１１】
遅延回路４２および４３は、偶数段縦続接続されたＣＭＯＳインバータよりなる図３あるいは図１０に示す構成のものを用い、両遅延回路の設定遅延時間はともにτ´であるとする。
【０２１２】
同相遅延回路４３の入力端子はインバータ４１の出力端子に接続されており（図中ａ点で示す）、またＮＯＲゲート４４の一方の入力端子は遅延回路４２の出力端子に接続されており（図中ｂ点で示す）、他方の入力端子は遅延回路４３の出力端子に接続されている（図中ｃ点で示す）。
【０２１３】
次にこのような構成を有する本パルス発生回路の動作について説明する。
【０２１４】
図１８は本パルス発生回路の動作タイミングを示すタイミングチャートである。
【０２１５】
まず入力信号が“Ｈ”から“Ｌ”に変化した場合の「パルス発生動作」について説明する。
【０２１６】
入力端子ｉｎが“Ｌ”であるときは、点ａは“Ｈ”、点ｂは“Ｌ”、点ｃは“Ｈ”であり、出力端子ｏｕｔは“Ｌ”である。
【０２１７】
ここで入力端子ｉｎが“Ｌ”から“Ｈ”に変化すると、遅延回路４２は同相遅延動作をするので、点ｂは設定遅延時間τ´経過するまでは“Ｌ”のままに保たれる。
【０２１８】
また点ａは立ち上がり入力に同期して“Ｈ”から“Ｌ”に変化し、このとき遅延回路４３は非遅延動作をするので、点ｃは点ａのレベル変化に同期して、すなわち立ち上がり入力に同期して“Ｈ”から“Ｌ”に変化する。
【０２１９】
従って出力端子ｏｕｔは入力変化に同期して“Ｌ”から“Ｈ”に変化し、τ´経過後に“Ｌ”に戻る。
【０２２０】
すなわち立ち上がり入力に同期したパルス幅τ´の正極性パルスが出力される。 次に入力信号が“Ｈ”から“Ｌ”に変化した場合の「パルス発生動作」について説明する。
【０２２１】
入力端子ｉｎが“Ｈ”から“Ｌ”に変化すると、遅延回路４２は非遅延動作をするので、点ｂはこの立ち下がり入力に同期して“Ｈ”から“Ｌ”に変化する。また点ａは立ち下がり入力に同期して“Ｌ”から“Ｈ”に変化し、このとき遅延回路４３は同相遅延動作をするので、点ｃは点ａのレベル変化、すなわち入力端子ｉｎのレベル変化から設定遅延時間τ´を経過するまでは“Ｌ”のままに保たれる。
【０２２２】
従って出力端子ｏｕｔは立ち下がり入力に同期して“Ｌ”から“Ｈ”に変化し、τ´経過後に“Ｌ”に戻る。
【０２２３】
すなわち立ち下がり入力に同期したパルス幅τ´の正極性パルスが出力される。 以上のように第七実施形態によれば、立ち上がり入力同相遅延回路４２および４３として、図３あるいは図１０に示す遅延回路を用いることにより、遅延回路４２および４３に起因する誤動作を回避して、入力変化に同期して確実にパルスを発生することができ、また回路構成を簡素化することができる。
【０２２４】
第八実施形態
図１９は本発明の第八実施形態を示すパルス発生回路の回路図である。
【０２２５】
図１９に示すパルス発生回路は、入力変化（立ち上がり入力および立ち下がり入力）に同期して負極性のパルスを発生するものであり、図１７のパルス発生回路において、遅延回路４２および４３に替えて、その遅延回路への入力信号の立ち下がりのみを遅延させる同相遅延回路５２および５３を用い、またＮＯＲゲート４４に替えて、二入力のＮＡＮＤゲート５４を用いたものである。
【０２２６】
遅延回路５２および５３は、偶数段縦続接続されたＣＭＯＳインバータよりなる図７あるいは図１２に示す構成のものを用い、両遅延回路の設定遅延時間はともにτ´であるとする。
【０２２７】
次に、このような構成を有する本パルス発生回路の動作について説明する。
【０２２８】
図１８は本パルス発生回路の動作タイミングを示すタイミングチャートである。
【０２２９】
まず入力信号が“Ｈ”から“Ｌ”に変化した場合の「パルス発生動作」について説明する。
【０２３０】
入力端子ｉｎが“Ｈ”であるときは、点ａは“Ｌ”、点ｂは“Ｈ”、点ｃは“Ｌ”であり、出力端子ｏｕｔは“Ｈ”である。
【０２３１】
ここで入力端子ｉｎが“Ｈ”から“Ｌ”に変化すると、遅延回路５２は同相遅延動作をするので、点ｂは設定遅延時間τ´経過するまでは“Ｈ”のままに保たれる。
【０２３２】
また点ａはこの立ち下がり入力に同期して“Ｌ”から“Ｈ”に変化し、このとき遅延回路５３は非遅延動作をするので、点ｃは点ａのレベル変化に同期して、すなわち立ち下がり入力に同期して“Ｌ”から“Ｈ”に変化する。
【０２３３】
従って出力端子ｏｕｔは立ち下がり入力に同期して“Ｈ”から“Ｌ”に変化し、τ´経過後に“Ｌ”に戻る。
【０２３４】
すなわち立ち下がり入力に同期したパルス幅τ´の負極性パルスが出力される。
【０２３５】
次に入力信号が“Ｌ”から“Ｈ”に変化した場合の「パルス発生動作」について説明する。
【０２３６】
入力端子ｉｎが“Ｌ”から“Ｈ”に変化すると、遅延回路５２は非遅延動作をするので、点ｂはこの立ち上がり入力に同期して“Ｌ”から“Ｈ”に変化する。
また点ａは立ち上がり入力に同期して“Ｈ”から“Ｌ”に変化し、このとき遅延回路４３は同相遅延動作をするので、点ｃは点ａのレベル変化、すなわち入力端子ｉｎのレベル変化から設定遅延時間τ´を経過するまでは“Ｈ”のままに保たれる。
【０２３７】
従って出力端子ｏｕｔは立ち上がり入力に同期して“Ｈ”から“Ｌ”に変化し、τ´経過後に“Ｈ”に戻る。
【０２３８】
すなわち立ち上がり入力に同期したパルス幅τ´の負極性パルスが出力される。
【０２３９】
以上のように第八実施形態によれば、立ち下がり入力同相遅延回路５２および５３として、図７あるいは図１２に示す遅延回路を用いることにより、遅延回路５２および５３に起因する誤動作を回避して、入力変化に同期して確実にパルスを発生することができ、また回路構成を簡素化することができる。
【０２４０】
【発明の効果】
以上説明したように本発明の本発明の請求項１または２に記載の遅延回路によれば、奇数段目のＣＭＯＳインバータの各ＮＭＯＳトランジスタおよび偶数段目の各ＰＭＯＳトランジスタと、奇数段目の各ＰＭＯＳトランジスタおよび偶数段目の各ＮＭＯＳトランジスタのスイッチング速度が異なる構成とすることにより、ゲート素子を用いずに立ち上がり入力遅延動作あるいは立ち下がり入力遅延動作を実現することができるので、誤動作を回避することができるという効果を有する。
【０２４１】
またＣＭＯＳインバータの縦続接続段数は偶数に制限されることがないので、設計自由度を向上させることができるという効果を有する。
【０２４２】
さらに出力部がＣＭＯＳインバータなので、駆動能力向上のために別にドライバーを設ける必要がないという効果を有する。
【０２４３】
請求項３または４に記載のパルス発生回路によれば、奇数段のＣＭＯＳインバータよりなる遅延回路によって立ち上がり入力逆相遅延信号あるいは立ち下がり入力逆相遅延信号を作成し、この逆相遅延信号と入力信号をＮＡＮＤあるいはＮＯＲ出力することにより、立ち上がり入力あるいは立ち下がり入力に同期したパルスを確実に発生することができるという効果を有する。
【０２４４】
請求項５または６に記載のパルス発生回路によれば、偶数段のＣＭＯＳインバータよりなる第一の遅延回路によって立ち上がり入力同相遅延信号あるいは立ち下がり入力同相遅延信号を作成し、また偶数段のＣＭＯＳインバータよりなり、入力反転信号を入力とする第二の遅延回路によって立ち下がり入力逆相遅延信号あるいは立ち上がり入力逆相遅延信号を作成し、この第一の遅延回路による同相遅延信号と第二の遅延回路による逆相遅延信号をＮＯＲあるいはＮＡＮＤ出力することにより、入力変化に同期したパルスを確実に発生することができ、また回路構成を簡素化することができるという効果を有する。
【図面の簡単な説明】
【図１】縦続接続ＣＭＯＳインバータが奇数段の場合の本発明の第一実施形態を示す遅延回路の回路図である。
【図２】縦続接続ＣＭＯＳインバータが奇数段の場合の本発明の第一および第三実施形態の動作タイミングを示すタイミングチャートである。
【図３】縦続接続ＣＭＯＳインバータが偶数段の場合の本発明の第一実施形態を示す遅延回路の回路図である。
【図４】縦続接続ＣＭＯＳインバータが偶数段の場合の本発明の第一および第三実施形態の動作タイミングを示すタイミングチャートである。
【図５】縦続接続ＣＭＯＳインバータが奇数段の場合の本発明の第二実施形態を示す遅延回路の回路図である。
【図６】縦続接続ＣＭＯＳインバータが奇数段の場合の本発明の第二および第四実施形態の動作タイミングを示すタイミングチャートである。
【図７】縦続接続ＣＭＯＳインバータが偶数段の場合の本発明の第二実施形態を示す遅延回路の回路図である。
【図８】縦続接続ＣＭＯＳインバータが偶数段の場合の本発明の第二および第四実施形態の動作タイミングを示すタイミングチャートである。
【図９】縦続接続ＣＭＯＳインバータが奇数段の場合の本発明の第三実施形態を示す遅延回路の回路図である。
【図１０】縦続接続ＣＭＯＳインバータが偶数段の場合の本発明の第三実施形態を示す遅延回路の回路図である。
【図１１】縦続接続ＣＭＯＳインバータが奇数段の場合の本発明の第四実施形態を示す遅延回路の回路図である。
【図１２】縦続接続ＣＭＯＳインバータが偶数段の場合の本発明の第四実施形態を示す遅延回路の回路図である。
【図１３】本発明の第五実施形態を示すパルス発生回路の回路図である。
【図１４】本発明の第五実施形態の動作タイミングを示すタイミングチャートである。
【図１５】本発明の第六実施形態を示すパルス発生回路の回路図である。
【図１６】本発明の第六実施形態の動作タイミングを示すタイミングチャートである。
【図１７】本発明の第七実施形態を示すパルス発生回路の回路図である。
【図１８】本発明の第七実施形態の動作タイミングを示すタイミングチャートである。
【図１９】本発明の第八実施形態を示すパルス発生回路の回路図である。
【図２０】本発明の第八実施形態の動作タイミングを示すタイミングチャートである。
【図２１】従来の遅延回路の一例を示す回路図および動作タイミングチャートである。
【図２２】従来のパルス発生回路の一例を示す回路図および動作タイミングチャートである。
【符号の説明】
１〜１６ ＣＭＯＳインバータ
１ｐ〜１６ｐ ＰＭＯＳトランジスタ
１ｎ〜１６ｎ ＮＭＯＳトランジスタ
９ｒ、１１ｒ、１４ｒ、１６ｒ 負荷ＮＭＯＳトランジスタ
１０ｒ、１２ｒ、１３ｒ、１５ｒ 負荷ＰＭＯＳトランジスタ
２１、３１、４２、４３、５２、５３ 遅延回路
２２、５４ ＮＡＮＤゲート
３２、４４ ＮＯＲゲート
４１ インバータ
Claims (6)
- 縦続接続された複数段のＣＭＯＳインバータよりなる遅延回路において、
奇数段目のＣＭＯＳインバータのＮＭＯＳトランジスタに直列に、このＮＭＯＳトランジスタよりも相互コンダクタンスが小さい負荷ＮＭＯＳトランジスタを設け、
偶数段目のＣＭＯＳインバータのＰＭＯＳトランジスタに直列に、このＰＭＯＳトランジスタよりも相互コンダクタンスが小さい負荷ＰＭＯＳトランジスタを設けたことを特徴とする遅延回路。 - 縦続接続された複数段のＣＭＯＳインバータよりなる遅延回路において、
奇数段目のＣＭＯＳインバータのＰＭＯＳトランジスタに直列に、このＰＭＯＳトランジスタよりも相互コンダクタンスが小さい負荷ＰＭＯＳトランジスタを設け、
偶数段目のＣＭＯＳインバータのＮＭＯＳトランジスタに直列に、このＮＭＯＳトランジスタよりも相互コンダクタンスが小さい負荷ＮＭＯＳトランジスタを設けたことを特徴とする遅延回路。 - 奇数段のＣＭＯＳインバータよりなる請求項１記載の遅延回路と、
前記遅延回路の入力信号および出力信号を入力とするＮＡＮＤゲートとを具備することを特徴とするパルス発生回路。 - 奇数段のＣＭＯＳインバータよりなる請求項２記載の遅延回路と、
前記遅延回路の入力信号および出力信号を入力とするＮＯＲゲートとを具備することを特徴とするパルス発生回路。 - 第一の遅延回路と、
前記第一の遅延回路の入力信号を反転させるインバータと、
前記インバータから出力される反転信号を入力とする第二の前記遅延回路と、
前記第一および第二の遅延回路の出力信号を入力とするＮＯＲゲートとを具備し、
前記第一および第二の遅延回路の各々は、偶数段のＣＭＯＳインバータよりなる請求項１記載の遅延回路により構成されていることを特徴とするパルス発生回路。 - 第一の遅延回路と、
前記第一の遅延回路の入力信号を反転させるインバータと、
前記インバータから出力される反転信号を入力とする第二の前記遅延回路と、
前記第一および第二の遅延回路の出力信号を入力とするＮＡＮＤゲートとを具備し、
前記第一および第二の遅延回路の各々は、偶数段のＣＭＯＳインバータよりなる請求項２記載の遅延回路により構成されていることを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1860196A JP3596969B2 (ja) | 1996-02-05 | 1996-02-05 | 遅延回路およびパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1860196A JP3596969B2 (ja) | 1996-02-05 | 1996-02-05 | 遅延回路およびパルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09214306A JPH09214306A (ja) | 1997-08-15 |
| JP3596969B2 true JP3596969B2 (ja) | 2004-12-02 |
Family
ID=11976171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1860196A Expired - Fee Related JP3596969B2 (ja) | 1996-02-05 | 1996-02-05 | 遅延回路およびパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3596969B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3144395B2 (ja) | 1998-10-07 | 2001-03-12 | 日本電気株式会社 | ディレイ回路 |
| JP3466151B2 (ja) | 2000-11-21 | 2003-11-10 | 沖電気工業株式会社 | 駆動回路 |
| JP4169208B2 (ja) | 2002-12-09 | 2008-10-22 | 富士通株式会社 | 高速伝送回路 |
| JP2004348573A (ja) * | 2003-05-23 | 2004-12-09 | Renesas Technology Corp | クロック生成回路およびそれを含むシステム |
| JP4722654B2 (ja) | 2004-12-20 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | オシレータ及びこれを用いたチャージポンプ回路 |
| JP2007043661A (ja) | 2005-06-30 | 2007-02-15 | Oki Electric Ind Co Ltd | 遅延回路 |
| US7417482B2 (en) * | 2005-10-31 | 2008-08-26 | Qualcomm Incorporated | Adaptive voltage scaling for an electronics device |
| JP4543071B2 (ja) * | 2007-10-12 | 2010-09-15 | 株式会社アドバンテスト | 遅延デバイス |
| WO2019171418A1 (ja) | 2018-03-05 | 2019-09-12 | 株式会社ソシオネクスト | 出力回路 |
| US10587253B1 (en) | 2018-11-29 | 2020-03-10 | Qualcomm Incorporated | Ring oscillator-based programmable delay line |
| CN115913173B (zh) * | 2023-02-07 | 2023-05-23 | 成都明夷电子科技有限公司 | 一种消除切换过冲的衰减器及方法 |
-
1996
- 1996-02-05 JP JP1860196A patent/JP3596969B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09214306A (ja) | 1997-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3596969B2 (ja) | 遅延回路およびパルス発生回路 | |
| KR101120047B1 (ko) | 단일 신호-차동 신호 변환기 및 변환 방법 | |
| JP7296729B2 (ja) | シフトレジスター及びその駆動方法、ゲート駆動回路、並び表示装置 | |
| TW202013891A (zh) | 準位移位電路及操作準位移位器的方法 | |
| US7432753B2 (en) | Delay circuit and semiconductor device | |
| JP4128834B2 (ja) | レベルコンバーター及びレベルコンバーティング方法並びに信号コンバーティング装置及び信号コンバーティング方法 | |
| KR100526350B1 (ko) | 다상 클록신호 발생회로 및 방법 | |
| US8384438B1 (en) | Single-to-differential conversion circuit and method | |
| JP2000338937A (ja) | 走査回路 | |
| KR100336750B1 (ko) | 양방향 지연을 이용한 디엘엘 회로 | |
| US6366151B1 (en) | Waveform correction circuit | |
| US20060208774A1 (en) | Driver circuit capable of providing rise and fall transitions that step smoothly in the transition regions | |
| JP2006211673A (ja) | 位相ジャンプのないソフトスイッチングのためのマルチプレクサ及びマルチプレクシング方法 | |
| JP5878936B2 (ja) | シフトレジスタ及び択一型シフトレジスタ | |
| JPS6075121A (ja) | フリツプ・フロツプ | |
| JPH09214305A (ja) | 遅延回路およびパルス発生回路 | |
| US6496039B1 (en) | Clocked half-rail differential logic | |
| KR100422349B1 (ko) | 클럭신호발생기 | |
| US6630846B2 (en) | Modified charge recycling differential logic | |
| JP2894040B2 (ja) | ラッチ回路 | |
| US6828826B1 (en) | Method for clock control of half-rail differential logic | |
| JPH04233014A (ja) | コンピュータ・システム | |
| US6661257B2 (en) | Method for clocking charge recycling differential logic | |
| JPH06230087A (ja) | 記憶回路 | |
| JP2008061176A (ja) | レベルシフト装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040325 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040608 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040708 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040907 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040907 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070917 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100917 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100917 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100917 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110917 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120917 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120917 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120917 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130917 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |