KR100422349B1 - 클럭신호발생기 - Google Patents

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KR100422349B1
KR100422349B1 KR10-2001-0036642A KR20010036642A KR100422349B1 KR 100422349 B1 KR100422349 B1 KR 100422349B1 KR 20010036642 A KR20010036642 A KR 20010036642A KR 100422349 B1 KR100422349 B1 KR 100422349B1
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Abstract

본 발명은 클럭신호발생기에 관한 것으로, 일정한 듀티 사이클을 갖는 외부 입력 신호를 형성하여 복수 개의 클럭신호를 발생시키는 클럭신호발생기에 관한 것이다.
본 발명은, 반도체 장치의 클럭신호 발생회로에 있어서, 외부로부터의 클럭 신호를 수신하여 각각 다른 위상을 갖는 다수 개의 클럭 신호를 발생하는 신호 발생부와, 상기 외부로부터 수신된 클럭 신호의 듀티를 보정하여 상기 신호 발생부로 출력하는 듀티 보정부를 구비하는 클럭신호 발생기를 제공하는 것을 특징으로 한다.

Description

클럭신호발생기{CLOCK SIGNAL GENERATOR}
본 발명은 클럭신호발생기에 관한 것으로, 보다 구체적으로는 하나의 외부 입력 신호로 일정한 듀티 사이클을 갖는 복수 개의 클럭 신호를 형성할 수 있는 클럭신호발생기에 관한 것이다.
도 1은 종래 기술에 따른 클럭신호발생기를 설명하기 위해 도시한 것이다.
도시된 바와같이, 종래의 클럭신호발생기는 외부에서 입력되는 클럭신호(EXT)와 클리어 신호(C)를 입력으로 한다. 이러한 클럭신호발생기는 클럭신호(EXT)를 반전시키는 제1 인버터(1)와, 상기 반전된 클럭신호와 클리어 신호(C)를 입력으로 하는 NAND 게이트(2)를 포함한다. 또한, 클리어 기능을 구비하는 제1 래치부(3)과 제2 래치부(4)을 포함한다.
이때, 제1 래치부(3)은 SB 포트, ENB 포트, D 포트 및 Q 포트를 포함한다. 이에대한 동작 설명을 간략히 하면 다음과 같다.
SB 포트로 입력되는 신호가 " 로우 " 인 경우, Q 포트는 항상 " 하이 " 이다. 또한, SB 포트로 입력되는 신호가 " 하이 "이고 ENB 포트가 " 로우 " 인 경우, D 포트 신호가 Q 포트로 전달된다. 그리고, SB 포트가 " 하이 " 이고 ENB 포트가 " 하이 " 이면, Q 포트는 이전 값을 유지한다.
제2 래치부(4)은 SB 포트, EN 포트, D 포트 및 Q' 포트를 포함한다. 이에 대한 동작 설명을 간략히 하면 다음과 같다.
SB 포트로 입력되는 신호가 " 로우 " 인 경우, Q' 포트는 항상 " 로우 " 이다. 또한 SB 포트가 " 하이 " 이면서 EN 포트가 " 하이 " 이면 D 포트의 신호가 Q' 포트로 반전되어 전달된다. 그리고, SB 포트가 " 하이 " 이고 EN 포트가 " 로우 " 이면, Q'포트는 이전값을 유지한다.
이때, 제1, 제2 래치부(3)(4)의 SB 포트에 클리어 신호가 입력되고 EN 포트와 그 반전 신호인 ENB 포트에는 NAND 게이트(2)의 출력신호가 입력된다. 또한, 제1 래치부(3)의 출력신호(FE)를 발생하는 Q 포트는 제2 래치부(4)의 D 포트와 직렬접속되고, 제2 래치부(4)의 출력신호(RE)를 발생하는 Q' 포트는 제1 래치부(3)의 D 포트와 연결된다.
다음으로, 제2 래치부(4)에서 출력되는 신호(RE)를 반전시킨 제1 반전신호와 상기 제1 반전 신호를 일정시간 지연시킨 신호를 2입력으로 하여 제1 클럭신호(clk1)를 발생하는 제1 논리부(20)를 포함한다.
또한, 제1 래치부(3)에서 출력되는 신호(FE)를 반전시킨 제2 반전신호와 상기 제2 반전 신호를 일정 시간 지연시킨 신호를 2 입력으로 하여 제2 클럭신호(clk2)를 발생하는 제2 논리부(21)를 포함한다.
또한, 제2 래치부(4)에서 출력되는 신호(RE)와 그 신호를 일정시간 지연시킨 신호를 2입력으로 하여 제3 클럭신호(clk3)를 발생하는 제3 논리부(22)와, 상기 제1 래치부(3)에서 출력되는 신호(FE)와, 이 신호를 일정시간 지연시킨 신호를 2 입력으로 하여 제4 클럭신호(clk4)를 발생하는 제4 논리부(23)를 포함한다.
이 때, 미설명 부호 5, 9는 인버터를 나타내고, 미설명 부호 6, 10, 13, 16은 신호를 일정부분 지연시키는 딜레이 수단(dly)을 나타낸다.
여기서, 제1, 제2, 제3, 제4 논리부(20)(21)(22)(23)는 1개의 낸드 게이트와 1개의 인버터로 각각 구성된다.
도 2는 종래의 클럭신호발생기의 동작을 설명하기 위한 타이밍도이다.
도시된 바와같이, 클리어신호(Clear)가 " 로우 " 이면, 래치부(3)(4) 각각이 클리어되어 제1 래치부(3)의 출력신호(FE)는 " 하이 " 레벨이 되고, 제2 래치부(4)의 출력신호(RE)는 " 로우 " 레벨이 되어, 제1 클럭신호와 제4 클럭신호는 " 하이 " 레벨을 출력하고, 제2 출력신호와 제3 출력신호는 " 로우 " 레벨을 출력한다.
또한, 클리어 신호(Clear)가 " 하이 " 이면 제1 래치부(3)의 출력신호(FE)는 외부 클럭신호(EXT)의 폴링에지(falling edge)에서 제2 래치부(4)의 출력신호(RE)를 받아들여 반전되고, 출력신호(RE)는 외부 클럭신호(EXT)의 라이징 에지(rising edge)에서 출력신호(FE)를 받아들여 반전된다.
제1 클럭신호는 반전된 출력신호와 상기 반전된 출력신호를 일정시간 딜레이 시킨 신호간의 AND 함수로 나타난다.
제2 클럭신호는 반전된 출력신호(FE)와 상기 반전된 출력신호(FE)를 일정시간 딜레이 시킨 신호간의 AND 함수이다.
제3 클럭신호는 출력신호(RE)와 출력신호(RE)를 일정시간 딜레이 시킨 신호간의 AND 함수이다.
제4 클럭신호는 출력신호(FE)와 출력신호(FE)를 일정시간 딜레이 시킨 신호간의 AND 함수이다.
그러나, 외부 입력신호(EXT)는 실제적으로 50 : 50의 듀티 사이클(duty cycle)이 아닌 일정치 않은 듀티사이클로 클럭신호발생기에 입력된다. 따라서, 도 2에 도시된 타이밍도와 같이, T12 : T21, T23 : T32, T34 : T43 및 T41 : T14의 비율이 일정하지 않게 되고, 심할 경우 4개의 위상을 가지는 시스템이 오동작될 가능성이 있게된다.
따라서, 본 발명의 목적은 상술한 클럭신호발생기에 듀티 콘트롤러를 결합하여 일정한 듀티를 갖는 클럭신호를 출력할 수 있는 클럭신호발생기를 제공하는 것이다.
도 1은 종래 기술에 따른 클럭신호발생기를 설명하기 위한 도면.
도 2는 종래 기술에 따른 클럭신호발생기의 동작을 설명하기 위한 타이밍도.
도 3은 본 발명의 일실시예에 따른 클럭신호발생기를 설명하기 위한 전체 도면.
도 4는 본 발명의 실시예에 따른 듀티 컨트롤러를 설명하기 위한 도면.
도 5 및 도 6은 본 발명의 실시예에 따른 클럭신호발생기에 의한 타이밍도.
* 도면의 주요 부분에 대한 부호 설명 *
110 : 딜레이부
120 : 제1 멀티플렉서부
130 : 논리곱 연산부
140 : 논리합 연산부
150 : 제2 멀티플렉서부
160 : 제3 멀티플렉서부
68, 69, 70, 71 : 딜레이 셀 어레이
79, 80, 91, 92 ; 선택단자
100 : 듀티 컨트롤러
200 : 신호발생부
상기 목적 달성을 위한 본 발명의 클럭신호발생기는, 반도체 장치의 클럭신호 발생회로에 있어서, 외부로부터의 클럭 신호를 수신하여 각각 다른 위상을 갖는 다수 개의 클럭 신호를 발생하는 신호 발생부와, 상기 외부로부터 수신된 클럭 신호의 듀티를 보정하여 상기 신호 발생부로 출력하는 듀티 보정부를 구비하는 클럭신호 발생기를 제공하는 것을 특징으로 한다.
이 때, 상기 신호 발생부는, 외부로부터 수신된 클럭신호를 반전하는 제1 인버터와, 상기 제1 인버터에서 출력된 신호와 클리어(clear) 신호를 2 입력하는 제1 낸드 게이트와, 상기 클리어 신호의 반전신호를 리세트 신호로 입력하고, 상기 제1 낸드 게이트에서 출력된 신호의 반전신호를 세트 신호로 입력하여, 입력신호(D)로인가되는 제1 펄스신호를 래치시켜 출력하는 제1 래치부와, 상기 클리어 신호의 반전신호를 리세트 신호로 입력하고, 상기 제1 낸드 게이트에서 출력된 신호를 세트 신호로 입력하여, 입력신호(D)로 인가되는 상기 제1 래치부로 부터 출력되는 신호를 래치시켜 상기 제1 펄스 신호로 출력하는 제2 래치부와, 상기 제2 래치부에서 출력되는 상기 제1 펄스신호를 반전시킨 제1 반전신호와 상기 제1 반전 신호를 일정시간 지연시킨 신호를 2입력으로 하여 제1 클럭신호(clk1)를 발생하는 제1 논리부와, 상기 제1 래치부에서 출력되는 신호를 반전시킨 제2 반전신호와 상기 제2 반전 신호를 일정 시간 지연시킨 신호를 2입력으로 하여 제2 클럭신호(clk2)를 발생하는 제2 논리부와, 상기 제2 래치부에서 출력되는 상기 제1 펄스신호와 상기 제1 펄스신호를 일정시간 지연시킨 신호를 2입력으로 하여 제3 클럭신호(clk3)를 발생하는 제3 논리부와, 상기 제1 래치부에서 출력되는 신호와, 이 신호를 일정시간 지연시킨 신호를 2 입력으로 하여 제4 클럭신호(clk4)를 발생하는 제4 논리부로 구성된 것을 특징으로 한다.
또한, 상기 듀티 보정부는, 상기 외부로부터 수신된 클럭신호를 입력하여 각각 다른 지연 시간을 갖는 펄스신호를 발생하는 다수 개의 딜레이부와, 상기 다수 개의 딜레이부에서 출력되는 신호들 중 제1 및 제2 제어신호에 의해 하나를 선택하여 출력하는 제1 멀티플렉서부와, 상기 외부로부터 수신된 클럭 신호와 상기 제1 멀티플렉서에서 출력되는 신호를 2입력하여 논리곱 연산을 수행한 신호를 출력하는 논리곱 연산부와, 상기 외부로부터 수신된 클럭신호와 상기 제1 멀티플렉서에서 출력되는 신호를 2입력하여 논리합 연산을 수행한 신호를 출력하는 논리합 연산부와,상기 논리곱 연산부 및 상기 논리합 연산부에서 출력된 신호를 2입력으로 하여 제3 제어신호에 의해 하나를 선택하여 출력하는 제2 멀티플렉서부와, 상기 외부로부터 수신된 클럭신호와 상기 제2 멀티플렉서부에서 출력된 신호를 2입력하여 제4 제어신호에 의해 하나를 선택하여 출력하는 제3 멀티플렉서부로 구성된 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명한다.
도 3은 본 발명의 일실시예에 따른 클럭신호발생기를 설명하기 위한 전체 도면이고, 도 4는 본 발명의 듀티 컨트롤러를 설명하기 위한 도면이고, 도 5 및 도 6은 본 발명의 클럭신호발생기에 의한 타이밍도를 설명하기 위한 도면이다.
먼저, 도 3에 도시된 바와같이, 외부 입력신호(EXT)의 듀티를 보정하는 듀티 컨트롤러(100)와 신호발생부(200)가 결합되어 본 발명의 클럭신호발생기를 형성한다.
여기서, 신호발생부(200)는 종래의 클럭신호발생기와 동일한 구조를 갖는 회로이다. 즉, 외부로부터 수신된 클럭신호를 반전하는 제1 인버터(31)와, 제1 인버터(31)에서 출력된 신호와 클리어(clear) 신호를 2 입력하는 제1 낸드 게이트(32)를 포함한다.
다음으로, 클리어 신호의 반전신호를 리세트 신호로 입력하고, 제1 낸드 게이트(32)에서 출력된 신호의 반전신호를 세트 신호로 입력하여, 입력신호(D)로 인가되는 제1 펄스신호를 래치시켜 출력하는 제1 래치부(33) 및 상기 클리어 신호의반전신호를 리세트 신호로 입력하고, 상기 제1 낸드 게이트에서 출력된 신호를 세트 신호로 입력하여, 입력신호(D)로 인가되는 상기 제1 래치부로 부터 출력되는 신호를 래치시켜 상기 제1 펄스 신호로 출력하는 제2 래치부(34)를 포함한다.
이때, 제1 래치부(33) 및 제2 래치부(34)는 RS 플립플롭으로 각각 구성됨이 바람직하다. 이러한 제1 래치부(33)는 리세트 신호가 '로우'일 때 '하이'를 출력하고, 상기 리세트 신호가 '하이'이고 상기 세트 신호가 '로우'일때 상기 입력신호(D)를 출력하며, 상기 리세트 신호가 '하이'이고 상기 세트 신호가 ' 하이 '일때 이전 값을 유지한다.
또한, 제2 래치부(34)는 리세트 신호가 '로우'일 때 '로우'를 출력하고, 상기 리세트 신호가 '하이'이고 상기 세트신호가 '하이'일 때, 상기 입력신호(D)를 반전시킨 신호를 출력한다. 또한, 상기 리세트 신호가 '하이'이고 상기 세트 신호가 '로우'일 때 출력되는 신호는 이전의 값을 유지한다.
다음으로, 제2 래치부(34)에서 출력되는 상기 제1 펄스신호를 반전시킨 제1 반전신호와 상기 제1 반전 신호를 일정시간 지연시킨 신호를 2입력으로 하여 제1 클럭신호(clk1)를 발생하는 제1 논리부(50)를 포함한다.
또한, 제1 래치부(33)에서 출력되는 신호를 반전시킨 제2 반전신호와 상기 제2 반전 신호를 일정 시간 지연시킨 신호를 2입력으로 하여 제2 클럭신호(clk2)를 발생하는 제2 논리부(51)를 포함한다.
또한, 제2 래치부(34)에서 출력되는 상기 제1 펄스신호와 상기 제1 펄스신호를 일정시간 지연시킨 신호를 2입력으로 하여 제3 클럭신호(clk3)를 발생하는 제3논리부(52) 및 제1 래치부(33)에서 출력되는 신호와, 이 신호를 일정시간 지연시킨 신호를 2 입력으로 하여 제4 클럭신호(clk4)를 발생하는 제4 논리부(53)를 포함한다.
이 때, 미설명 부호 35, 39는 인버터를 나타내고, 미설명 부호 36, 40, 43, 46은 신호를 일정부분 지연시키는 딜레이 수단(dly)을 나타낸다.
여기서, 제1, 제2, 제3, 제4 논리부(50)(51)(52)(53)는 1개의 낸드 게이트와 1개의 인버터로 각각 구성된다.
그 다음, 듀티 컨트롤러(100)는 도 4에 도시된 바와같이, 딜레이부(110)와 제1 멀티플렉서부(120)와 논리곱 연산부(130) 및 논리합 연산부(140)와, 제2 멀티플렉서부(150)와 제3 멀티플렉서부(160)로 구성된다.
여기서, 딜레이부(110)는 외부 클럭신호(EXT)가 입력되면 각각 다른 지연 시간을 갖는 펄스신호를 발생한다.
이러한 외부 입력신호(EXT)를 일정시간 지연시켜 출력하는 딜레이 셀 어레이(68, 69, 70, 71)를 입력단자로 하면서, 상기 딜레이 셀 중 어느 하나를 선택할 수 있는 선택단자(S0, S1 : 79, 80)를 구비하는 제1 멀티플렉서부(120)를 포함한다.
이때, 딜레이 셀 어레이는 외부 입력신호(EXT)를 딜레이 셀(68)에 의해 일정시간 지연시키고, 그 지연된 신호를 다른 딜레이 셀(69)을 이용하여 신호를 더 지연시킨다. 이와같은 방법으로 여러개의 딜레이 셀 어레이를 가변적으로 형성할 수 있다. 또한, 제1 멀티플렉서부(120)는 선택단자(79, 80)를 통해 외부입력신호(EXT)의 듀티 값에 의해 상기 다수 개의 딜레이부에서 출력되는 신호 중 하나를 선택하도록 제어한다.
다음으로, 외부 입력신호(EXT)와 제1 멀티플렉서부(120)의 출력신호(EXT_dly)를 2입력하여 논리곱하는 논리곱 연산부(130)와, 상기 외부 입력신호(EXT)와 상기 제1 멀티플렉서부(120)의 출력신호를 논리합하는 논리합 연산부(140)를 포함한다.
이때, 논리곱 연산부(130)는 NAND 게이트(83)와 제1 인버터(84)로 구성된다. 또한, 상기 논리합 연산부는 NOR 게이트(85)와 제2 인버터(86)로 구성된다.
다음으로, 제2 멀티플렉서부(150)는 논리곱 연산부(130) 및 논리합 연산부(140)에서 출력되는 신호를 입력신호로 하면서, 상기 입력신호 중 어느 하나를 선택하는 선택단자(S2 : 91)를 구비한다.
이때, 선택단자(91)는 외부 입력신호(EXT)의 듀티가 '하이' 구간 또는 '로우' 구간중 더 긴 펄스를 검출하여 상기 논리곱 연산부 또는 논리합 연산부의 출력 중 하나를 선택하도록 제어한다.
다음으로, 제3 멀티플렉서부(160)는 상기 외부 입력신호(EXT)와 상기 제2 멀티플렉서부(150)의 출력신호(EXT_duty)를 입력신호로 하면서, 상기 입력신호 중 어느 하나를 선택하는 선택단자(S3 : 92)를 포함한다.
이때, 선택단자(92)는 외부 입력신호(EXT)의 듀티 보정을 실시 여부를 제어한다.
이어서, 도 5는 상기 제4 수단(104)의 출력신호(EXT_OUT)가클럭발생수단(200)에 입력됐을 때의 타이밍도를 도시한 것이다.
도시된 바와같이, 외부 입력신호(EXT)는 듀티 컨트롤러(100)의 딜레이부(110)에 의해 일정시간 지연된 출력신호(EXT_dly)가 되는데, 이때 지연되는 정도는 제1 멀티플렉서부(120)의 선택단자(S0, S1 : 79, 80)에 의해 선택된다. 선택단자는 외부 입력신호(EXT)의 듀티가 50 : 50에서 틀어진 정도에 따라 △d(딜레이 셀 1개 통과시 지연되는 시간) 또는 △d * 2, △d * 3, △d * 4중 하나를 선택하도록 값이 설정된다.
다음으로, 제2 멀티플렉서부(150)의 선택단자(S2 : 51)는 외부 입력신호(EXT)의 듀티가 " 하이 " 구간이 더 길어지는 방향으로 틀어졌을 경우, 논리곱 연산부(130)에서 출력되는 신호를 선택하여 50 : 50의 듀티 사이클을 형성한다. 또한 외부 입력신호(EXT)의 듀티가 " 로우 " 구간이 더 길어지는 방향으로 틀어졌을 경우, 도 6에 도시된 바와같이, 논리합 연산부(140)에서 출력되는 신호를 선택하여 50 : 50의 듀티 사이클을 형성한다.
이때, 제3 멀티플렉서부(160)의 선택단자(S3 : 92)는 외부 입력신호(EXT)의 듀티가 안정적인 경우 또는 듀티 보정을 실행시키지 않는 경우에는 외부 잊력신호(EXT)를 선택하고, 듀티 보정을 실행시킬 경우에는 제2 멀티플렉서부(150)의 출력신호(EXT_duty)를 선택하도록 설정된다.
이와같이 듀티 컨트롤러(100)에 의해 형성된 50 : 50의 듀티 사이클을 갖는 신호를 외부 입력신호로 하여 클럭발생수단(200)에 입력하면, 제1 내지 제4 클럭신호의 T12 : T21, T23 : T32, T34 : T43 및 T41 : T14의 비율이 일정한 안정적인 클럭신호를 발생시킨다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명의 클럭신호발생기는 듀티사이클이 일정치 않은 외부 입력신호(EXT)를 듀티 컨트롤러(100)를 이용하여 듀티 보정을 하므로써 제1 내지 제4 클럭신호의 T12 : T21, T23 : T32, T34 : T43 및 T41 : T14의 비율이 일정한 안정적인 클럭신호를 발생시킨다. 따라서, 시스템의 동작이 안정화될 수 있다.

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 반도체 장치의 클럭신호 발생회로에 있어서,
    외부로부터의 클럭신호를 수신하여 각각 다른 위상을 갖는 다수개의 클럭신호를 발생하는 신호 발생부와,
    상기 외부로부터 수신된 클럭신호의 듀티를 보정하여 상기 신호 발생부로 출력하는 듀티 보정부를 구비하며,
    상기 듀티 보정부는,
    상기 외부로부터 수신된 클럭신호를 입력하여 각각 다른 지연 시간을 갖는 펄스신호를 발생하는 다수 개의 딜레이부와,
    상기 다수 개의 딜레이부에서 출력되는 신호들 중 제1 및 제2 제어신호에 의해 하나를 선택하여 출력하는 제1 멀티플렉서부와,
    상기 외부로부터 수신된 클럭 신호와 상기 제1 멀티플렉서에서 출력되는 신호를 2입력하여 논리곱 연산을 수행한 신호를 출력하는 논리곱 연산부와,
    상기 외부로부터 수신된 클럭신호와 상기 제1 멀티플렉서에서 출력되는 신호를 2입력하여 논리합 연산을 수행한 신호를 출력하는 논리합 연산부와,
    상기 논리곱 연산부 및 상기 논리합 연산부에서 출력된 신호를 2입력으로 하여 제3 제어신호에 의해 하나를 선택하여 출력하는 제2 멀티플렉서부와,
    상기 외부로부터 수신된 클럭신호와 상기 제2 멀티플렉서부에서 출력된 신호를 2입력하여 제4 제어신호에 의해 하나를 선택하여 출력하는 제3 멀티플렉서부로 구성된 것을 특징으로 하는 클럭신호 발생기.
  8. 제 7항에 있어서,
    상기 제1 및 제2 제어신호는 상기 외부로부터 수신된 클럭 신호의 듀티 값에 의해 상기 다수 개의 딜레이부에서 출력되는 신호 중 하나를 선택하도록 제어하는 것을 특징으로 하는 클럭신호 발생기.
  9. 제 7항에 있어서,
    상기 제3 제어신호는 상기 외부로부터 수신된 클럭신호가 '하이' 구간 및 '로우' 구간중 더 긴 구간을 검출하여 상기 논리곱 연산부 및 논리합 연산부의 출력중 하나를 선택하도록 제어하는 것을 특징으로 하는 클랙신호 발생기.
  10. 제 9항에 있어서,
    상기 제3 제어신호는 상기 외부로부터 수신된 클럭 신호의 듀티가 '로우'구간 보다 '하이'구간에서 더 길게 발생이 되면 상기 논리곱 연산부에서 출력된 신호를 선택하도록 제어하는 것을 특징으로 하는 클럭신호 발생기.
  11. 제 9항에 있어서,
    상기 제3 제어 신호는 상기 외부로부터 수신된 클럭신호의 듀티가 '하이'구간에서 보다 '로우'구간에서 더 길게 발생이 되면 상기 논리합 연산부에서 출력된 신호를 선택하도록 제어하는 것을 특징으로 하는 클럭신호 발생기.
  12. 제 7항에 있어서,
    상기 제4 제어 신호는 상기 외부로부터 수신된 클럭 신호의 듀티 보정을 실시 여부를 제어하는 것을 특징으로 하는 클럭신호 발생기.
  13. 제 7항에 있어서,
    상기 논리곱 연산부는 1개의 낸드 게이트와 1개의 인버터로 구성되는 것을 특징으로 하는 클럭신호 발생기.
  14. 제 7항에 있어서,
    상기 논리합 연산부는 1개의 노아 게이트와 1개의 인버터로 구성된 것을 특징으로 하는 클럭신호 발생기.
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