KR20000026573A

KR20000026573A - 클럭 주파수 배주 회로

Info

Publication number: KR20000026573A
Application number: KR1019980044166A
Authority: KR
Inventors: 김흥석
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-10-21
Filing date: 1998-10-21
Publication date: 2000-05-15

Abstract

개시되는 클럭 주파수 배주 회로(10)는 주파수 보정 제어 회로(100)와, 지연 펄스 발생 회로(200), 펄스 합성 회로(300), 그리고 클럭 듀티 보정 회로(400)로 구성된다. 이 클럭 주파수 배주 회로(10)는 입력 클럭과 지연 클럭간의 위상차를 피드백하여 지연 시간을 조절함으로써 임의의 정수배 주파수의 클럭을 생성한다. 이와 같은 본 발명의 클럭 주파수 배주 회로는 클럭의 주파수를 임의의 정수배로 증배하는 것을 가능하게 한다.

Description

클럭 주파수 배주 회로(Clock Frequency Multiplier)

본 발명은 주파수 배주 회로에 관한 것으로, 더 구체적으로는 클럭 신호의 주파수를 증배하는데 적합한 주파수 배주 회로에 관한 것이다.

실리콘(Silicon)을 이용한 MOS(Metal Oxide Semiconductor), 특히 CMOS(Complementary MOS) 집적 회로 제조 기술은 수백 MHz 이상의 클럭으로도 동작할 수 있을 정도로 급속한 발전을 이루고 있다.

그러나, 집적 회로(integrated circuit : IC)에서 사용하는 클럭의 주파수가 높아질수록 그에 대한 설계 기술과 공정 기술, 그리고 집적 회로를 이용한 시스템의 구현에는 기하급수적으로 많은 어려움이 따른다. 이 모든 것이 제품의 가격을 상승시키는 요인으로서 작용하며, 경우에 따라서는 빠른 클럭의 사용으로 기대되는 제품의 기능 향상보다는 빠른 클럭의 사용으로 인해 증가하는 제조 비용의 상승의 비중이 크게 되어서 제품의 시장적 가치가 떨어지는 현상이 종종 발생한다. 따라서, 다양한 반도체 장치 응용 분야, 특히 마이크로프로세서와 같은 고성능, 고속 반도체 장치에서는 필요시 클럭 신호의 주파수를 증배할 수 있는 클럭 주파수 배주 회로가 널리 사용되고 있다.

그러나, 종래의 기술에서는 클럭 주파수의 짝수 배수의 증배만이 가능했다. 다시 말해, 홀수 배수의 증배는 불가능했다.

따라서, 본 발명의 목적은 입력 클럭의 주파수를 임의의 배수로 증배할 수 있는 클럭 주파수 배주기를 제공하는 것이다.

도 1은 본 발명에 따른 클럭 주파수 배주 회로의 구성을 보여주는 블럭도;

도 2는 도 1의 주파수 보정 제어 회로의 상세 회로도;

도 3은 도 1의 지연 펄스 발생 회로의 상세 회로도;

도 4는 도 3의 가변 지연 인버터의 등가 회로도; 그리고

도 5는 본 발명에 다른 클럭 주파수 배주 회로의 예시적인 타이밍도이다.

*도면의 주요 부분에 대한 부호의 설명*

10 : 클럭 주파수 배주 회로

100 : 주파수 보정 제어 회로

200 : 지연 펄스 발생 회로

300 : 펄스 합성 회로

400 : 클럭 듀티 보정 회로

상기 목적들을 달성하기 위한 본 발명의 특징에 따르면, 클럭 주파수 배주 회로는: 외부로부터 제공되는 제 1의 클럭과 이 클럭보다 소정의 시간 지연된 제 2의 클럭에 응답해서 제 1 및 제 2 제어 신호들을 발생하는 제 1의 회로와; 상기 제 1 및 제 2 제어 신호들에 응답해서 상기 제 2의 클럭을 발생함과 아울러 상기 제 1의 클럭의 각 주기들에서의 각 펄스 신호들을 뽑아내는 제 2의 회로와; 상기 펄스 신호들을 합성해서 제 3의 클럭을 생성하는 제 3의 회로 및; 상기 제 3의 클럭을 분주하는 제 4의 회로를 구비한다. 상기 제 4의 회로는 상기 제 3의 클럭을 2분주하는 수단을 구비한다.

이상과 같은 본 발명에 따르면, 클럭의 주파수를 임의의 정수배로 증배할 수 있다.

다음에는 첨부된 도면들을 참조하여 본 발명에 대해 상세히 설명한다. 본 명세서 및 도면들에서, 어떤 신호가 인가되는 신호 라인에는 해당 신호를 표시하는 용어가 그대로 참조 부호로서 병기되므로, 각 참조 부호는 해당 신호 및 해당 신호 라인 둘 다의 참조를 위해 사용된다.

도 1은 본 발명에 따른 클럭 주파수 배주 회로의 구성을 보여주는 블럭도이다. 도 1을 참고하여, 본 발명의 클럭 주파수 배주 회로(10)는 주파수 보정 제어 회로(100)와, 지연 펄스 발생 회로(200), 펄스 합성 회로(300), 그리고 클럭 듀티 보정 회로(400)로 구성된다. 이 클럭 주파수 배주 회로(10)는 입력 클럭과 지연 클럭간의 위상차를 피드백하여 지연 시간을 조절함으로써 임의의 정수배 주파수의 클럭을 생성한다.

입력 클럭(F0)는 주파수 보정 제어 회로(100)와 지연 펄스 발생 회로(200)로 제공된다. 주파수 보정 제어 회로(100)는 입력 클럭(F0)과 지연 펄스 발생 회로(200)로부터의 지연 클럭(DF0)에 응답해서 풀-업(pull-up)(또는, 챠지(charge)) 제어 신호(C) 그리고 풀-다운(pull-down)(또는, 디스챠지(discharge)) 제어 신호(D)를 발생한다. 지연 펄스 발생 회로(200)는 상기 풀-업 및 풀-다운 제어 신호들(C 및 D)에 응답해서 입력 클럭(F0)보다 소정의 지연 시간 동안 지연된 클럭 신호(DF0)를 발생함과 아울러 상기 입력 클럭(F0)의 n 주기들에서의 각 펄스 신호들(P1 내지 Pn)을 뽑아낸다. 물론, 상기 지연 클럭 신호(DF0)는 주파수 보정 제어 회로(100)로 제공된다. 펄스 합성 회로(300)는 익스클루시브 OR 로직 게이트들을 구비하며, 지연 펄스 발생 회로(200)로부터 출력된 펄스 신호들(P1 내지 Pn)을 합성해서 합성된 클럭 신호(2Fm)을 발생한다. 클럭 듀티 보정 회로(400)는 상기 합성 클럭 신호(2Fm)의 주파수를 1/2 배로 변환하는 2 분주 회로를 구비하며, 50% 듀티 율의 분주된 클럭 신호(Fm)를 발생한다.

도 2에는 도 1의 주파수 보정 제어 회로(100)의 상세한 회로 구성이 도시되어 있다. 도 2에 도시된 바와 같이, 주파수 보정 제어 회로(100)는 익스클루시브 OR 로직 게이트(102), D(data)-플립플롭(flipflop)(104), 표준 CMOS 인버터들(106 및 108), AND 로직 게이트들(110 및 112), 3-상태 버퍼들(three-state buffers)(114, 116 및 120), 그리고 3-상태 인버터 버퍼들(118, 122 및 124)로 구성된다.

익스클루시브 OR 로직 게이트(102)의 두 입력 단자들로는 입력 클럭(F0) 및 지연 클럭(DF0)이 각각 인가된다. 또한 이들 신호들(F0 및 DF0)은 D-플립플롭(104)의 클럭 단자(CKN) 및 데이터 입력 단자(D)로 각각 제공된다. 상기 D-플립플롭(104)의 리셋 단자(SN)으로는 외부 리셋 신호(RSTB)가 공급된다. 이 신호(RSTB)는 인버터(106)의 입력 단자로도 제공된다.

익스클루시브 OR 로직 게이트(102)의 출력은 인버터(108)을 통해 3-상태 버퍼(116)으로 인가된다. 또한, 익스클루시브 OR 로직 게이트(102)의 출력은 3-상태 인버터 버퍼들(120 및 122)로도 제공된다. AND 로직 게이트(110)는 익스클루시브 OR 로직 게이트(102)의 출력, D-플립플롭(104)의 정출력(Q) 그리고 상기 외부 리셋 신호(RSTB)를 받아들여서 논리곱 연산을 수행한다. AND 로직 게이트(112)의 두 입력 단자들로는 익스클루시브 OR 로직 게이트(102)의 출력 및 D-플립플롭(104)의 부출력(QN)이 각각 제공된다.

인버터(106)의 출력은 3-상태 버퍼(114)의 입력 단자는 물론 그것의 제어 단자로도 제공된다. 또, 상기 인버터(106)의 출력은 3-상태 버퍼(124)의 입력 단자 및 제어 단자에 공통적으로 공급된다. AND 로직 게이트(110)의 출력(F)은 인버터(108)의 출력을 받아들이는 3-상태 인버터 버퍼(118)의 제어 단자로 인가됨과 아울러 3-상태 인버터 버퍼(122)의 제어 단자로 인가된다. 또, AND 로직 게이트(112)의 출력(S)은 3-상태 인버터 버퍼들(116 및 120)의 제어 단자들로 인가된다.

버퍼들(114, 116 및 118)의 출력 단자들은 상호 전기적으로 접속되며, 이 접속점으로부터 풀-업 제어 신호(C)가 얻어진다. 이와 비슷하게, 버퍼들(120, 122 및 124)의 출력 단자들 역시 상호 전기적으로 접속되어서 풀-다운 제어 신호(D)를 출력한다.

도 3은 도 1의 지연 펄스 발생 회로(200)의 상세한 회로 구성을 보여주고 있다. 도 3을 참고하여, 지연 펄스 발생 회로(200)는 n 개의 연속된 스테이지들(stages)(210-1, 210-2, ..., 그리고 210-n)로 구성된다(여기서, n=2m, 그리고 m은 양의 정수). 도 3에 도시된 바와 같이, 각 스테이지(210-1, 210-2, ..., 또는 210-n)는 2개의 가변 지연 인버터들(20 및 22), 익스클루시브 NOR 로직 게이트(30), 익스클루시브 OR 로직 게이트(32), 그리고 AND 게이트(40)로 구성된다. 각 가변 지연 인버터들(20 또는 22)는 2개의 제어 신호 입력 단자들과, 하나의 데이터 신호 입력 단자 및, 하나의 데이터 신호 출력 단자를 갖는다. 이에 대해서는 추후 상세히 설명한다.

각 스테이지(210-1, 210-2, ..., 또는 210-n)에서, 두 가변 지연 인버터들(20 및 22)은 스테이지 입력 단자들 및 출력 단자들 사이에 직렬로 연결된다. 익스클루시브 NOR 로직 게이트(30)의 한 입력 단자는 해당 스테이지의 입력 단자와 접속되고 그것의 다른 한 입력 단자는 상기 두 가변 지연 인버터들(20 및 22)의 접속 노드에 연결된다. 비슷하게, 익스클루시브 OR 로직 게이트(32)의 한 입력 단자는 해당 스테이지의 출력 단자와 접속되고 그것의 다른 한 입력 단자는 상기 두 가변 지연 인버터들(20 및 22)의 접속 노드에 연결된다. AND 로직 게이트(40)는 익스클루시브 NOR 로직 게이트(30) 및 익스클루시브 OR 로직 게이트(32)의 출력들을 받아들여서 논리곱 연산을 수행하는 것에 의해 대응하는 펄스 신호(Pi)(여기서, i=1, 2, ..., or n)를 출력한다.

또한, 입력 클럭(F0)은 첫 번째 스테이지(210-1)의 입력 단자(또는 익스클루시브 NOR 로직 게이트(30)의 한 입력 단자 및 가변 지연 인버터(20)의 입력 단자)로 제공된다. 풀-업 및 풀-다운 제어 신호들(C 및 D)은 각 스테이지들의 가변 지연 인버터들(20, 22)에 공통적으로 제공된다. 지연 클럭(DF0)은 마지막 스테이지(210-n)의 출력 단자(또는 가변 지연 인버터(22)의 출력 단자)로부터 출력된다.

도 4는 도 3의 각 가변 지연 인버터(20 또는 22)의 회로 심벌 및 그것의 등가 회로 구성을 상세히 보여주는 도면이다. 도 4에 도시된 바와 같이, 가변 지연 인버터(20 또는 22)는 2 개의 PMOS 트랜지스터들(MP1 및 MP2)과 2 개의 NMOS 트랜지스터들(MN1 및 MN2)로 구성되며, 부가적인 커패시터들(Cp 및 Cn)을 제외하고는 잘 알려진 다이나믹(dynamic) CMOS 인버터와 유사한 구성을 갖고 있다. 트랜지스터들(MP1, MP2, MN1 및 MN2)의 전류 통로들(즉, 소오스-드레인 채널들)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 순서대로 직렬 연결된다. 하나의 제어 입력 단자(a)는 PMOS 트랜지스터(MP1)의 게이트와 연결되고 다른 하나의 제어 입력 단자(c)는 NMOS 트랜지스터(MN2)의 게이트에 연결된다. 데이터 입력 단자(b)는 나머지 트랜지스터들(MP2 및 MN1)의 게이트들에 공통적으로 접속된다. 하나의 커패시터(Cp)는 PMOS 트랜지스터(MP2)의 게이트와 접지 전압(VSS) 사이에 연결되고, 다른 하나의 커패시터(Cn)은 NMOS 트랜지스터(MN2)와 접지 전압(VSS) 사이에 연결된다.

이상과 같은 구성을 갖는 본 발명의 바람직한 실시예들에 따른 클럭 주파수 배주 회로(10)가 m=4인 조건하에서 동작할 때 상기 회로(10)의 각 부분에서 생성되는 신호들의 타이밍 관계를 시뮬레이션한 결과가 도 5에 예시되어 있다. 다음에는 도 1 내지 5를 참조해서, 본 발명의 클럭 주파수 배주 회로(10)의 동작 원리를 상세히 설명한다.

먼저, 외부 리셋 신호(RSTB)가 비활성화되어서 하이 레벨로 되면, 지연 펄스 발생 회로(200)는 입력 펄스(F0)에 비해 미리 정해진 시간(이 시간의 도 2의 스테이지들의 개수에 따라서 결정됨)만큼 지연된 펄스(DF0)를 발생한다. 이때, 풀-업 및 풀-다운 제어 신호들(C 및 D)는 미리 하이 및 로우 레벨들로 각각 설정되어 있다.

다음, 입력 펄스(F0)와 지연 펄스(DF0)간의 위상차로 인해, AND 로직 게이트(110)의 출력 신호(F)의 펄스 폭은 가변 된다. 구체적으로, 신호(F)의 펄스 폭은 증가/감소 및 감소/증가를 반복한다. 도 5에 도시된 바와 같이, 신호(F)의 펄스 폭이 점차적으로 감소하는 경우에는 풀-업 제어 신호(C)가 계단파 형태로 증가한다. 이와 동시에, 풀-업 제어 신호(C)와 상보적인 성질의 풀-다운 제어 신호(D)는 반대로 계단파 형태로 감소한다. 이들 신호들(C 및 D)에 제어되어서 지연 펄스 발생 회로(200)는 각각 상이한 폭을 갖는 펄스들(P1 내지 Pn)을 발생한다(도 5에는 P1 만이 예시되어 있음).

이어서, 상기 펄스들(P1 내지 Pn)은 펄스 합성 회로(300)에 의해 합성된다. 이렇게 합성된 신호(2Fm)는 클럭 듀티 보정 회로(400)에 의해서 입력 클럭(F0)에 동기되고 2분주된다. 이로써 원하는 주파수의 펄스 신호(Fm)을 얻을 수 있게 된다.

여기서는, 본 발명의 바람직한 실시예로서, 주파수 4-배기(frequency quadrupler)가 설명되었지만, 본 발명이 거기에 한정되지 않는다는 것과 본 발명의 사상 및 그 기술 범위를 벗어나지 않는 선에서 다양한 실시예들 및 변형예들이 있을 수 있다는 것이 잘 이해될 것이다.

이상에서 상세히 설명된 바와 같이, 본 발명에 따르면, 클럭의 주파수를 임의의 정수배로 증배할 수 있다. 다시 말해, 짝수배는 물론 홀수배의 증배가 가능하다.

Claims

클럭 주파수 배주 회로에 있어서:

외부로부터 제공되는 제 1의 클럭과 이 클럭보다 소정의 시간 지연된 제 2의 클럭에 응답해서 제 1 및 제 2 제어 신호들을 발생하는 제 1의 회로와;

상기 제 1 및 제 2 제어 신호들에 응답해서 상기 제 2의 클럭을 발생함과 아울러 상기 제 1의 클럭의 각 주기들에서의 각 펄스 신호들을 뽑아내는 제 2의 회로와;

상기 펄스 신호들을 합성해서 제 3의 클럭을 생성하는 제 3의 회로 및;

상기 제 3의 클럭을 분주하는 제 4의 회로를 포함하는 것을 특징으로 하는 클럭 주파수 배주 회로.
제 1 항에 있어서,

상기 제 1의 회로는 익스클루시브 NOR 로직 게이트, D-플립플롭, AND 로직 게이트, 표준 CMOS 인버터, 3-상태 버퍼를 구비하는 것을 특징으로 하는 주파수 배주 회로.
제 1 항에 있어서,

상기 제 2의 회로는 직렬로 연결되는 복수 개의 스테이지들을 포함하고,

상기 각 스테이지는 2 개의 제어 입력 단자들과 하나의 신호 입력 단자 및 하나의 출력 단자를 갖는 가변 지연 인버터를 구비하는 것을 특징으로 하는 주파수 배주 회로.
제 1 항에 있어서,

상기 제 4의 회로는 상기 제 3의 클럭을 2분주하는 것을 특징으로 하는 클럭 주파수 배주 회로.
제 3 항에 있어서,

상기 스테이지들의 개수는 짝수인 것을 특징으로 하는 클럭 주파수 배주 회로.