KR100861919B1 - 다 위상 신호 발생기 및 그 방법 - Google Patents

다 위상 신호 발생기 및 그 방법 Download PDF

Info

Publication number
KR100861919B1
KR100861919B1 KR1020060066897A KR20060066897A KR100861919B1 KR 100861919 B1 KR100861919 B1 KR 100861919B1 KR 1020060066897 A KR1020060066897 A KR 1020060066897A KR 20060066897 A KR20060066897 A KR 20060066897A KR 100861919 B1 KR100861919 B1 KR 100861919B1
Authority
KR
South Korea
Prior art keywords
differential
signal
control voltage
output
response
Prior art date
Application number
KR1020060066897A
Other languages
English (en)
Other versions
KR20080007796A (ko
Inventor
김병국
김이섭
박광일
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060066897A priority Critical patent/KR100861919B1/ko
Priority to US11/826,511 priority patent/US7619456B2/en
Publication of KR20080007796A publication Critical patent/KR20080007796A/ko
Application granted granted Critical
Publication of KR100861919B1 publication Critical patent/KR100861919B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

다 위상 신호 발생기 및 그 방법이 개시된다. 본 발명에 따른 다위상 신호 발생기는 차동 듀티 조절기, 제1 및 제2 에지 결합기, 및 제어 전압 발생기를 구비한다. 상기 차동 듀티 조절기는, 제1 및 제2 차동 입력 신호를 수신하여, 제어 전압에 기초하여 듀티가 가변되는 제1 및 제2 차동 출력 신호를 발생한다. 상기 제1 및 제2 에지 결합기는 각각 상기 제1 및 제2 차동 출력 신호의 제1 에지 및 에 기초하여 제1 펄스 신호를 발생하고, 상기 제1 및 제2 차동 출력 신호의 제2 에지에 기초하여 제2 펄스 신호를 발생한다. 그리고, 상기 제어 전압 발생기는 상기 제1 및 제2 펄스 신호를 논리 연산한 신호에 응답하여 상기 제어 전압을 발생한다. 본 발명에 의하면, 넓은 주파수 범위에서 특성의 저하없이 다 위상(multi-phase) 신호, 예컨대 정위상 신호와 90도 위상차를 갖는 쿼드러쳐 위상 신호를 생성할 수 있다.

Description

다 위상 신호 발생기 및 그 방법{multi-phase signal generator and method there-of}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 다 위상 신호 생성기의 구성 블록도이다.
도 2는 도 1에 도시된 차동 듀티 조절기의 일 구현예에 따른 회로도이다.
도 3은 도 1에 도시된 라이징 에지 결합기의 일 구현예를 나타내는 회로도이다.
도 4는 도 1에 도시된 전하 펌프의 일 구현예를 나타내는 회로도이다.
도 5는 본 발명의 일 실시예에 따른 다위상 신호 발생기의 동작을 나타내는 신호 타이밍도이다.
도 6은 본 발명의 다른 일 실시예에 따른 다위상 신호 발생기의 구성 블록도이다.
도 7은 도 6에 도시된 차동 듀티 조절기의 일 구현예를 나타내는 회로도이다.
도 8은 도 7에 도시된 차동 듀티 조절기를 구비하는 다위상 신호 발생기에서 의 제어 전압 및 디지털 제어 코드의 변화에 따른 지연 범위를 나타내는 그래프이다.
도 9는 도 6에 도시된 차동 듀티 조절기의 다른 일 구현예를 나타내는 회로도이다.
도 10은 도 9에 도시된 차동 듀티 조절기를 구비하는 다위상 신호 발생기에서의 제어 전압 및 디지털 제어 코드의 변화에 따른 지연 범위를 나타내는 그래프이다.
도 11은 본 발명의 실시예에 따른 다위상 신호 발생기에서의 제어 전압의 변화에 따른 제1 및 제2 차동 출력 신호의 슬로프 변화를 나타내는 시뮬레이션 결과 그래프이다.
도 12는 본 발명의 실시예에 따른 다위상 신호 발생기에서의 제어 전압의 수렴 과정을 나타내는 그래프이다.
본 발명은 전자 회로에 관한 것으로, 특히, 소정의 위상 차이(예컨대, 90도)를 가지는 펄스 신호들을 생성하는 다 위상 신호 발생기 및 그 방법에 관한 것이다.
동기식 반도체 장치는 클럭 신호에 동기되어 데이터를 입/출력한다. 이러한 동기식 반도체 장치의 경우, 외부로부터 입력되는 클럭 신호에 동기된 내부 클럭 신호를 발생하기 위한 클럭 신호 발생기를 구비한다.
하나의 클럭 주기 동안 데이터 입출력 단자당 2 비트(혹은 심볼) 데이터를 입출력하는 반도체 장치의 경우, 외부 클럭 신호로부터 90도 위상 차이를 가지는 다위상(multi-phase) 클럭 신호를 발생하기 위한 쿼드러쳐 위상(quadrature phase) 신호 발생기를 구비한다.
종래 기술에 따른 쿼드러쳐 위상 신호 발생기는 주로 DLL(Delay locked loop) 회로로 구현된다.
DLL 회로는 주로 VCDL(Voltage-controlled delay line)을 구비하고, 제어 전압에 따라 각 지연소자의 지연시간을 조절함으로써 외부 클럭 신호에 동기되는 정위상(0도 위상) 신호와 외부 클럭 신호에 대하여 90도 위상차이를 가지는 쿼드러쳐 위상 신호를 발생한다. 그런데, VCDL이나 직렬로 연결되는 지연소자들을 구비하는 DLL 회로의 경우, 회로가 복잡하고 오버헤드가 많아 회로 면적을 많이 차지한다. 그러므로, DLL 회로에 비하여 간단하고 소요 면적이 줄어들며, 넓은 주파수 범위에서 작동할 수 있는 다위상 신호 발생기가 요구된다.
따라서, 본 발명의 기술적 과제는 소요 면적이 감소하며, 넓은 주파수 범위에서 특성의 저하 없이 다 위상(multi-phase) 신호를 생성할 수 있는 다 위상 신호 발생기 및 그 방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따른 다위 상 신호 발생기는 차동 듀티 조절기, 제1 및 제2 에지 결합기, 및 제어 전압 발생기를 구비한다. 상기 차동 듀티 조절기는, 제1 및 제2 차동 입력 신호를 수신하여, 제어 전압에 기초하여 듀티가 가변되는 제1 및 제2 차동 출력 신호를 발생한다. 상기 제1 및 제2 에지 결합기는 각각 상기 제1 및 제2 차동 출력 신호의 제1 에지 및 에 기초하여 제1 펄스 신호를 발생하고, 상기 제1 및 제2 차동 출력 신호의 제2 에지에 기초하여 제2 펄스 신호를 발생한다. 그리고, 상기 제어 전압 발생기는 상기 제1 및 제2 펄스 신호를 논리 연산한 신호에 응답하여 상기 제어 전압을 발생한다.
상기 다위상 신호 발생기는, 기준 전압 및 상기 제어 전압을 비교하고, 상기 비교 결과에 기초하여 상기 디지털 제어 코드를 발생하는 디지털 제어코드 발생기를 더 구비할 수 있다. 이 경우, 상기 차동 듀티 조절기는 상기 제어 전압 및 상기 디지털 제어 코드에 기초하여 상기 제1 및 제2 차동 출력 신호의 듀티를 가변한다.
본 발명의 일 실시예에서, 상기 차동 듀티 조절기는 상기 제1 및 제2 차동 입력 신호에 각각 응답하는 입력 트랜지스터쌍; 제1 및 제2 출력 노드와 전원 전압 사이에 각각 커플되는 출력 트랜지스터쌍; 상기 출력 트랜지스터쌍의 각 게이트와 상기 제1 및 제2 출력 노드 사이에 크로스-커플되며, 상기 제어 전압에 의해 제어되는 제어 트랜지스터쌍; 다수의 커패시터들; 및 상기 디지털 제어 코드에 응답하여, 상기 다수의 커패시터들을 상기 출력 트랜지스터쌍의 각 게이트 사이에 선택적으로 연결하는 스위치들을 구비할 수 있다.
본 발명의 다른 일 실시예에서, 상기 차동 듀티 조절기는 상기 제1 및 제2 차동 입력 신호에 각각 응답하는 입력 트랜지스터쌍; 제1 및 제2 출력 노드와 제1 전원 전압 사이에 각각 커플되는 출력 트랜지스터쌍; 상기 출력 트랜지스터쌍의 각 게이트와 상기 제1 및 제2 출력 노드 사이에 크로스-커플되며, 상기 제어 전압에 의해 제어되는 제어 트랜지스터쌍; 다수의 커패시터들; 및 상기 디지털 제어 코드에 응답하여, 상기 다수의 커패시터들을 상기 제1 및 제2 출력 노드와 제2 전원 전압 사이에 선택적으로 연결하는 스위치들을 구비할 수 있다.
본 발명의 또 다른 일 실시예에서, 상기 차동 듀티 조절기는 제1 및 제2 출력노드와 공통 소스 노드 사이에 각각 커플되며, 상기 제1 및 제2 차동 입력 신호에 각각 응답하는 입력 트랜지스터쌍; 상기 제1 및 제2 출력 노드와 제1 전원 전압 사이에 각각 커플되는 출력 트랜지스터쌍; 및 상기 공통 소스 노드와 제2 전원 전압 사이에 커플되며, 상기 제어 전압에 응답하여 작동하는 제어 트랜지스터를 구비할 수 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따른 다위상 신호 발생기는 제1 및 제2 차동 입력 신호를 수신하여, 제어 전압에 기초하여 듀티를 가변하여 제1 및 제2 차동 출력 신호를 발생하는 단계; 상기 제1 및 제2 차동 출력 신호의 제1 에지에 기초하여 제1 펄스 신호를 발생하는 단계; 상기 제1 및 제2 차동 출력 신호의 제2 에지에 기초하여 제2 펄스 신호를 발생하는 단계; 및 상기 제1 및 제2 펄스 신호를 논리 연산한 신호에 응답하여 상기 제어 전압을 발생하는 단계를 구비한다.
상기 다위상 신호 발생 방법은, 기준 전압 및 상기 제어 전압을 비교하고, 상기 비교 결과에 기초하여 상기 디지털 제어 코드를 발생하는 단계를 더 구비할 수 있다. 이 경우, 상기 제1 및 제2 차동 출력 신호를 발생하는 단계는 상기 제어 전압 및 상기 디지털 제어 코드에 기초하여 상기 제1 및 제2 차동 출력 신호의 듀티를 가변한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 다 위상 신호 생성기(100)의 구성 블록도이다. 도 5는 본 발명의 일 실시예에 따른 다위상 신호 발생기(100)의 동작을 나타내는 신호 타이밍도이다.
도 1을 참조하면, 다위상 신호 생성기(100)는 차동 듀티 조절기(duty control buffer, 110), 라이징 에지 결합기(rising edge combiner, 120), 폴링 에지 결합기(falling edge combiner, 130), XOR 게이트(140) 및 전하 펌프(CP:charge pump, 150)를 구비한다.
차동 듀티 조절기(110)는 제1 및 제2 차동 입력 신호(In_p, In_n)를 수신하여, 제어 전압(Vc)에 따라 듀티비(duty ratio)가 가변되는 제1 및 제2 차동 출력 신호(Out_p, Out_n)를 발생한다.
도 2는 도 1에 도시된 차동 듀티 조절기(110)의 일 구현예에 따른 회로도이 다. 도 2를 참조하면, 차동 듀티 조절기(110)는 그 게이트로 제1 및 제2 차동 입력 신호(In_p, In_n)를 각각 입력받는 입력 트랜지스터쌍(T1, T2), 제어 트랜지스터(T3), 출력 트랜지스터쌍(T4, T5), 전류원(111) 및 인버터들(IV1, IV2)을 구비한다. 제1 및 제2 차동 입력 신호(In_p, In_n)는 도 5에 도시된 바와 같이, 180도 위상차를 가지는 펄스 신호일 수 있다.
입력 트랜지스터쌍(T1, T2)은 제1 및 제2 출력 노드(113, 114)와 공통 소스 노드(115) 사이에 각각 접속된다. 출력 트랜지스터쌍(T4, T5)은 제1 및 제2 출력 노드(113, 114)와 제1 전원 전압(VDD) 사이에 각각 접속된다. 출력 트랜지스터쌍(T4, T5)의 게이트는 제1 및 제2 출력 노드(113, 114)에 크로스-커플(cross-couple)된다. 즉, 하나의 출력 트랜지스터(T4)의 게이트는 제2 출력 노드(114)에, 다른 하나의 출력 트랜지스터(T5)의 게이트는 제1 출력 노드(113)에 접속된다.
공통 소스 노드(115)와 제2 전원 전압(예를 들어, 접지 전압) 사이에는 제어 전압(Vc)에 응답하는 제어 트랜지스터(T3)와 전류원(111)이 병렬로 접속된다. 제어 트랜지스터(T3)는 제어 전압(Vc)의 레벨에 따라 턴온/턴오프 여부 혹은 턴온정도(즉, 턴온 저항의 크기)가 달라진다.
이와 같은 구성을 가지는 차동 듀티 조절기(110)는 제어 전압(Vc)에 따라 차동 듀티 조절기(110)에 흐르는 전류량이 달라지고, 이에 따라 제1 및 제2 차동 입력 신호(In_n, In_p)에 응답하여 출력되는 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 파형의 슬로프가 달라진다. 예를 들어, 제어 전압(Vc)이 낮은 경우에는 전류량이 줄어들고 이에 따라 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 파형의 슬로프가 느려진다. 따라서, 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 듀티비(duty ratio)가 감소한다. 즉, 로우레벨의 구간 보다 하이레벨의 구간이 상대적으로 짧아진다.
반면, 제어 전압(Vc)이 높은 경우에는 전류량이 증가하고 이에 따라 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 파형의 슬로프가 빨라진다. 따라서, 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 듀티비가 증가한다. 이와 같이, 제어 전압(Vc)에 따라, 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 듀티비가 달라진다. 즉, 제1 및 제2 차동 출력 신호(Out_p, Out_n)는 도 5에 도시된 바와 같이, 제1 및 제2 차동 입력 신호(In_n, In_p)와 주기는 같고 듀티비는 제어 전압(Vc)에 의해 가변되는 펄스 신호이다.
다시 도 1을 참조하면, 라이징 에지 결합기(120)는 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 라이징 에지(rising edge)를 결합하여 제1 펄스 신호(Q)를 발생한다. 좀 더 구체적으로는, 라이징 에지 결합기(120)는 제1 차동 출력 신호(Out_p)의 라이징 에지에 응답하여 하이레벨로 천이하고 제2 차동 출력 신호(Out_n)의 라이징 에지에 응답하여 로우레벨로 천이하는 쿼드러쳐 위상(90도 위상)의 펄스 신호(Q)를 발생한다.
폴링 에지 결합기(130)는 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 폴링 에지(falling edge)를 결합하여 제2 펄스 신호(I)를 발생한다. 구체적으로는, 폴링 에지 결합기(130)는 제1 차동 출력 신호(Out_p)의 폴링 에지에 응답하여 하이레벨로 천이하고 제2 차동 출력 신호(Out_n)의 폴링 에지에 응답하여 로우레벨로 천이 하는 정 위상(0도 위상)의 펄스 신호(I)를 발생한다.
라이징 에지 결합기(120, 220)의 일 구현예가 도 3에 도시된다.
도 3을 참조하면, 라이징 에지 결합기(120, 220)는 제1 및 제2 라이징 에지 검출기들(221, 222), 래치(223) 및 스위치들(224, 225)을 구비한다. 라이징 에지 검출기들(221, 222)은 각각 다수의 인버터들 및 논리곱 게이트를 포함한다.
제1 라이징 에지 검출기(221)는 제1 차동 출력 신호(Out_p)의 라이징 에지에 응답하는 펄스 신호를 발생한다. 스위치(224)는 제1 라이징 에지 검출기(221)의 출력 신호에 응답하여 턴온되어, 래치(223)로 제1 전원 전압(VDD) 레벨의 신호가 입력되도록 한다. 따라서, 라이징 에지 결합기(120, 220)의 출력 신호(Q)는 제1 차동 출력 신호(Out_p)의 라이징 에지에 응답하여 로우레벨에서 하이레벨로 천이된다.
제2 라이징 에지 검출기(222)는 제1 라이징 에지 검출기(221)의 구성과 동일하며, 제2 차동 출력 신호(Out_n)의 라이징 에지에 응답하는 펄스 신호를 발생한다. 스위치(225)는 제2 라이징 에지 검출기(222)의 출력 신호에 응답하여 턴온되어, 래치(223)로 제2 전원 전압(접지 전압) 레벨의 신호가 입력되도록 한다. 따라서, 라이징 에지 결합기(120, 220)의 출력 신호(Q)는 제2 차동 출력 신호(Out_n)의 라이징 에지에 응답하여 하이레벨에서 로우레벨로 천이된다.
폴링 에지 검출기(130) 역시 라이징 에지 검출기(120, 220)와 유사하게 구현될 수 있으며, 이에 대한 상세한 설명은 생략한다.
다시 도 1을 참조하면, 배타적 논리합 게이트(XOR gate, 140)는 정 위상 신호(I) 및 쿼드러쳐 위상 신호(Q)를 배타적 논리합한 신호(XOR_out)를 출력한다. 따라서, 배타적 논리합 신호(XOR_out)는 도 5에 도시된 바와 같이, 정 위상 신호(I) 및 쿼드러쳐 위상 신호(Q)의 레벨이 다른 구간에서는 하이레벨이 되고, 정 위상 신호(I) 및 쿼드러쳐 위상 신호(Q)의 레벨이 같은 구간에서는 로우레벨이 된다.
전하 펌프(150)는 배타적 논리합 신호(XOR_out)에 응답하여 전하 펌핑을 하여 제어 전압(Vc)을 발생하고, 제어 전압(Vc)는 차동 듀티 조절기(110)로 입력되어 피드백 루프가 구성된다. 배타적 논리합 신호(XOR_out)의 듀티가 50%가 되도록 피드백 루프가 구성되면, 제1 차동 입력 신호(In_p)에 대하여 동기되는 정 위상 신호(I) 및 제1 차동 입력 신호(In_p)에 대하여 90도 위상차이를 가지는 쿼드러쳐 위상 신호(Q)가 얻어진다.
도 4는 도 1에 도시된 전하 펌프의 일 구현예를 나타내는 회로도이다.
도 4를 참조하면, 전하 펌프(150, 250)는 엔모스(NMOS) 트랜지스터(251), 피모스(PMOS) 트랜지스터(252), 전류원들(253, 254) 및 커패시터(255)를 구비한다.
엔모스 트랜지스터(251) 및 피모스 트랜지스터(252)는 배타적 논리합 신호(XOR_out)에 응답하여 턴온/턴오프된다. 배타적 논리합 신호(XOR_out)가 로우레벨인 구간에서는, 피모스 트랜지스터(252)가 턴온되어 전류원(254)에 의해 커패시터(255)로 전류가 공급된다. 이에 따라 제어 전압(Vc)의 레벨이 높아진다.
반면, 배타적 논리합 신호(XOR_out)가 하이레벨인 구간에서는, 엔모스 트랜지스터(251)가 턴온되어 전류원(253)에 의해 커패시터(255)로부터 접지 전압으로 전류가 방전된다. 이에 따라 제어 전압(Vc)이 낮아진다.
본 발명의 일 실시예에 따른 다위상 신호 발생기(100)는 DLL을 이용한 쿼드러처 위상 신호 발생기에 비하여 회로가 간단하며 소요면적이 줄어든다. DLL에 많이 사용되는 VCDL의 경우, 제어 전압에 의해 지연시간이 조절되는 지연소자들이 다수개 사용되므로, 회로가 복잡하며 소요면적이 크다. 이에 비하여, 본 발명의 다위상 신호 발생기는 듀티 조절기를 통하여 입력 신호의 듀티를 조절하여 지연시간을 조절하고, 듀티가 조절된 신호의 라이징 에지 및 폴링 에지를 결합함으로써, 정위상 신호 및 쿼드러쳐 위상 신호를 얻을 수 있다. 따라서, 통상의 DLL에 비하여 상대적으로 간단하고 적은 면적으로 구현될 수 있다.
본 발명의 일 실시예에 따른 다위상 신호 발생기(100)의 경우, 제어 전압(Vc)에 의해서만, 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 듀티비가 조절된다. 그러나, 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 듀티비는 제어 전압 외에 디지털 제어 코드에 의해 더 조절될 수 있다. 이 경우 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 듀티비의 조절범위가 증가할 수 있으며, 이에 따라 더 넓은 주파수 범위에서 다 위상 신호 발생기가 동작할 수 있다.
도 6은 본 발명의 다른 일 실시예에 따른 다위상 신호 발생기(200)의 구성 블록도이다.
다위상 신호 발생기(200)는 차동 듀티 조절기(210), 라이징 에지 결합기(220), 폴링 에지 결합기(230), XOR 게이트(240), 전하 펌프(250) 및 디지털 제어 코드 발생기(300)를 구비한다.
차동 듀티 조절기(210)는 180도 위상차를 가지는 제1 및 제2 차동 입력 신 호(In_n, In_p)를 수신하여, 제어 전압(Vc) 및 디지털 제어 코드(en1, en0)에 따라 듀티비가 달라지는 제1 및 제2 차동 출력 신호(Out_p, Out_n)를 발생한다. 차동 듀티 조절기(210)의 일 구현예가 도 7에 도시된다.
도 7을 참조하면, 차동 듀티 조절기(210)는 입력 트랜지스터쌍(N1, N2), 출력 트랜지스터쌍(P1, P2), 제어 트랜지스터쌍(N3, N4), 커패시터들(C1, C2) 및 스위치들(SW1, SW2)을 구비한다.
제1 및 제2 차동 입력 신호(In_p, In_n)는 도 5에 도시된 바와 같은 180도 위상차를 가지는 펄스 신호이다.
제1 출력 노드(211)와 접지 전압 사이 및 제2 출력 노드(212)와 접지 전압 사이에 각각 입력 트랜지스터쌍(제1 및 제2 엔모스 트랜지스터(N1, N2)라고도 함)이 연결되고, 제1 출력 노드(211)와 전원 전압(VDD) 사이 및 제2 출력 노드(212)와 전원 전압(VDD) 사이에 각각 출력 트랜지스터쌍(제1 및 제2 피모스 트랜지스터(P1, P2)라고도 함)이 연결된다. 제1 내지 제2 엔모스 트랜지스터(N1, N2)의 게이트로는 각각 제1 및 제2 차동 입력 신호(In_n, In_p)가 입력된다.
제1 노드(213) 및 제2 출력 노드(212) 사이와 제2 노드(214) 및 제1 출력 노드(211) 사이에 제어 트랜지스터쌍(제3 및 제4 엔모스 트랜지스터(N3, N4) 라고도 함)이 크로스-커플된다. 제3 및 제4 엔모스 트랜지스터들(N3, N4)의 게이트로는 제어 전압(Vc)이 입력된다.
또한, 제1 및 제2 피모스 트랜지스터(P1, P2)의 게이트들, 즉 제1 및 제2 노드(213, 214) 사이에는 다수(예를 들어, 2)의 커패시터들(C1, C2)이 병렬로 위치하 고 커패시터들(C1, C2)와 제1 노드(213) 사이에, 그리고, 커패시터들(C1, C2)와 제2 노드(214) 사이에 스위치들(SW1, SW2)가 삽입된다. 각 스위치(SW1, SW2)는 디지털 제어 코드(en1, en0)의 대응 비트에 응답하여 턴온된다. 예를 들어, 제1 스위치(SW1)는 디지털 제어 코드(en1, en0)의 제1 비트(en0)에 응답하여 턴온되고, 제2 스위치(SW2)는 디지털 제어코드(en1, en0)의 제2 비트(en1)에 응답하여 턴온된다. 따라서, 디지털 제어 코드(en1, en0)가 "00"으로 초기화된 상태에서는 제1 및 제2 스위치(SW1, SW2)는 모두 턴오프되어 캐패시터들(C1, C2)이 접속되지 않는다.
디지털 제어 코드(en1, en0)가 "01"로 증가하면, 제1 스위치(SW1)가 턴온되어 제1 커패시터(C1)가 제1 및 제2 노드(213, 214) 사이에 접속된다. 디지털 제어 코드(en1, en0)가 "10"으로 증가하면, 제2 스위치(SW2)가 턴온되어 제2 커패시터(C2)가 제1 및 제2 노드(213, 214) 사이에 접속된다. 디지털 제어 코드(en1, en0)가 "11"로 증가하면, 제1 및 제2 스위치(SW1, SW2)가 모두 턴온되어 제1 및 제2 커패시터(C1, C2)가 제1 및 제2 노드(213, 214) 사이에 병렬로 접속된다. 따라서, 디지털 제어 코드(en1, en0)가 증가할 때마다 제1 및 제2 노드(213, 214) 사이에 접속되는 커패시터의 양은 증가한다.
따라서, 디지털 제어 코드(en1, en0)에 따라 스위치들(SW1, SW2)이 선택적으로 턴온됨으로써, 커패시터들(C1, C2)이 선택적으로 제1 및 제2 노드(213, 214)에 접속된다. 제2 커패시터(C2)의 커패시턴스는 제1 커패시터(C1)의 커패시턴스의 2배일 수 있다. 본 실시예에서는, 제1 커패시터(C1)와 제2 커패시터(C2)만이 도시되나, 이들 커패시터의 수 및 양은 가변될 수 있음은 자명하다.
상술한 바와 같이, 차동 듀티 조절기(210) 내부의 커패시터 양이 디지털 제어 코드(en1, en0)에 따라 가변됨으로써, 또한 제어 전압(Vc)에 의하여 제1 및 제2 출력 노드(211, 212)에서 발생되는 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 듀티비가 달라진다.
라이징 에지 결합기(220), 폴링 에지 결합기(230), XOR 게이트(240) 및 전하 펌프(250)는 도 1에 도시된 라이징 에지 결합기(120), 폴링 에지 결합기(130), XOR 게이트(140) 및 전하 펌프(150)와 각각 동일하므로, 이에 대한 상세한 설명은 생략한다. 전하 펌프(250)는 배타적 논리합 게이트(240)의 출력 신호인 제1 및 제2 펄스 신호(Q, I)의 배타적 논리합 신호(XOR_out)에 응답하여 전하 펌핑을 하여 제어 전압(Vc)을 발생한다. 제어 전압(Vc)은 차동 듀티 조절기(210) 및 디지털 제어 코드 발생기(300)로 입력된다.
디지털 제어 코드 발생기(300)는 비교기(260), 카운터(270) 및 레벨 다운 트랜지스터(280)를 구비한다.
비교기(260)는 제어 전압(Vc)과 기준 전압(Vref)을 비교하여 비교 결과 신호(COM)를 출력한다.
구체적으로는, 제어 전압(Vc)이 기준 전압(Vref)보다 크면, 하이레벨의 비교 결과 신호(COM)를 발생한다. 비교 결과 신호(COM)가 하이레벨이 되면 레벨-다운 트랜지스터(280)가 턴온되어 제어 전압(Vc)의 레벨이 낮아진다. 제어 전압(Vc)이 기준 전압(Vref) 보다 낮아지면 비교 결과 신호(COM)는 로우레벨이 되고 레벨 다운 트랜지스터(280)는 턴오프된다.
카운터(270)는 비교 결과 신호(COM)에 응답하여 디지털 제어 코드(en1, en0)를 증가시킨다. 예를 들어, 비교 결과 신호(COM)가 하이레벨로 활성화될 때마다, 카운터(270)는 디지털 제어 코드(en1, en0)를 00-> 01-> 10->11 순으로 순차적으로 증가시킨다.
도 8은 도 7에 도시된 차동 듀티 조절기를 구비하는 다위상 신호 발생기에서의 제어 전압(Vc) 및 디지털 제어 코드(en1, en0)의 변화에 따른 지연 범위를 나타내는 그래프이다. 도 7 및 도 8을 함께 참조하여, 제어 전압(Vc) 및 디지털 제어 코드(en1, en0)에 따른 차동 듀티 조절기(210)의 동작을 기술하면 다음과 같다.
도 8에 도시된 바와 같이, 디지털 제어 코드(en1, en0)는 초기에 "00"으로 리셋된다. 디지털 제어 코드(en1, en0)가 "00"인 상태에서 제어 전압(Vc)이 증가하면, 제어 트랜지스터쌍(N3, N4)의 턴온저항이 감소하므로, 제1 및 제2 출력 노드(211, 212) 측면에서는 출력 저항이 감소하는 효과가 있다. 반면, 제어 트랜지스터쌍(N3, N4)의 턴온저항이 감소하면, 출력 트랜지스터쌍(P1, P2)의 게이트 커패시턴스가 증가하는 효과가 있다. 따라서, 제어 전압(Vc)의 증가에 따른 출력 트랜지스터쌍(P1, P2)의 게이트 커패시턴스의 증가 효과로 인하여, 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 슬로프는 느려지고, 펄스폭(즉, 하이레벨 구간)이 줄어든다. 즉, 지연시간이 증가한다.
듀비티를 펄스 신호의 한 주기 구간 대비 하이레벨 구간의 비라고 한다면, 제어 전압(Vc)이 증가함에 따라 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 듀티비는 감소한다. 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 듀티비가 도 5에 도시 된 바와 같이 25%가 되면, 제1 및 제2 펄스 신호(Q)는 90도 위상차이를 가진다.
디지털 제어 코드(en1, en0)가 "00"인 상태에서 제어 전압(Vc)이 증가하여 기준 전압(Vref)보다 커지면, 하이레벨의 비교 결과 신호(COM)가 발생된다. 비교 결과 신호(COM)가 하이레벨이 되면 디지털 제어 코드(en1, en0)가 "01"로 증가하고, 레벨-다운 트랜지스터(280)가 턴온되어 제어 전압(Vc)의 레벨이 낮아진다. 그러다, 제어 전압(Vc)이 다시 기준 전압(Vref)보다 높아지면, 하이레벨의 비교 결과 신호(COM)가 발생하고 이에 따라 디지털 제어 코드(en1, en0)는 "10"으로 증가하고 레벨 다운 트랜지스터(280)가 다시 턴온된다.
따라서, 도 8에 도시된 바와 같이, 제어 전압(Vc)이 증가할수록, 또한 디지털 제어 코드(en1, en0)가 증가할수록 지연시간은 증가하고, 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 듀티비는 줄어든다.
기준전압(Vref)은 디지털 제어 코드(en1, en0)가 고정된 상태에서 제어 전압(Vc)이 증가하여도 지연시간이 더 이상 증가하지 않는 상태, 즉 듀티비가 더 이상 조절되지 않는 상태에 해당하는 값으로 설정될 수 있다.
도 9는 도 6에 도시된 차동 듀티 조절기의 다른 일 구현예를 나타내는 회로도이다.
도 9를 참조하면, 차동 듀티 조절기(210')는 입력 트랜지스터쌍(N1, N2), 출력 트랜지스터쌍(P1, P2), 제어 트랜지스터쌍(N3, N4), 커패시터들(C1, C2, C3) 및 스위치들(SW1, SW2)을 구비한다. 입력 트랜지스터쌍(N1, N2), 출력 트랜지스터쌍(P1, P2) 및 제어 트랜지스터쌍(N3, N4)의 연결 및 동작은 도 7에 도시된 차동 듀티 조절기(210)와 동일하다. 다만, 커패시터들(C1, C2)의 연결관계가 도 7에 도시된 차동 듀티 조절기(210)와 다르다. 따라서, 도 7에 도시된 차동 듀티 조절기(210)와의 차이점을 중심으로 차동 듀티 조절기(210')를 설명하기로 한다.
제1 및 제2 피모스 트랜지스터(P1, P2)의 게이트들, 즉 제1 및 제2 노드(213, 214)와 제1 전원 전압(VDD) 사이에는 소정의 커패시턴스(C)를 가지는 커패시터(C3)가 각각 연결된다.
그리고, 제1 출력 노드(211)와 제2 전원 전압(접지 전압) 사이, 그리고 제2 출력 노드(212)와 제2전원 전압(접지 전압) 사이에 복수의 커패시터들(C1, C2)이 병렬로 위치하고 커패시터들(C1, C2)와 제1 출력 노드(211) 사이에, 그리고, 커패시터들(C1, C2)와 제2 출력 노드(212) 사이에 스위치들(SW1, SW2)이 삽입된다.
각 스위치(SW1, SW2)는 디지털 제어 코드(en1, en0)의 대응 비트에 응답하여 턴온된다. 예를 들어, 제1 스위치(SW1)는 디지털 제어 코드(en1, en0)의 제1 비트(en0)에 응답하여 턴온되고, 제2 스위치(SW2)는 디지털 제어코드(en1, en0)의 제2 비트(en1)에 응답하여 턴온된다. 따라서, 디지털 제어 코드(en1, en0)가 "00"으로 초기화된 상태에서는 제1 및 제2 스위치(SW1, SW2)는 모두 턴오프되어 캐패시터들(C1, C2)이 접속되지 않는다.
디지털 제어 코드(en1, en0)가 "01"로 증가하면, 제1 스위치(SW1)가 턴온되어 제1 커패시터(C1)가 제1 출력 노드(211)와 접지 전압 사이, 그리고 제2 출력 노드(212)와 접지 전압 사이에 접속된다. 디지털 제어 코드(en1, en0)가 "10"으로 증가하면, 제2 스위치(SW2)가 턴온되어 제2 커패시터(C2)가 제1 출력 노드(211)와 접 지 전압 사이, 그리고 제2 출력 노드(212)와 접지 전압 사이에 접속된다. 디지털 제어 코드(en1, en0)가 "11"로 증가하면, 제1 및 제2 스위치(SW1, SW2)가 모두 턴온되어 제1 및 제2 커패시터(C1, C2)가 모두 제1 출력 노드(211)와 접지 전압 사이 및 제2 출력 노드(212)와 접지 전압 사이에 병렬로 접속된다. 따라서, 디지털 제어 코드(en1, en0)가 증가할 때마다 출력 노드(211, 212)에 접속되는 커패시터의 양은 증가한다. 이에 따라 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 파형도 달라진다.
상술한 바와 같이, 차동 듀티 조절기(210') 내부의 커패시터 양이 디지털 제어 코드(en1, en0)에 따라 가변됨으로써, 또한 제어 전압(Vc)에 의하여 제1 및 제2 출력 노드(211, 212)에서 발생되는 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 듀티비가 달라진다.
도 10은 도 9에 도시된 차동 듀티 조절기를 구비하는 다위상 신호 발생기에서의 제어 전압(Vc) 및 디지털 제어 코드(en1, en0)의 변화에 따른 지연 범위를 나타내는 그래프이다. 도 8을 참조하면, 차동 듀티 조절기(210)가 사용되는 경우에는, 디지털 제어 코드(en1, en0)에 따라 제어 전압(Vc)에 따른 지연 시간의 변화 기울기가 다르다. 즉, 디지털 제어 코드(en1, en0)가 "00"인 경우 제어 전압(Vc)에 따른 지연 시간의 변화량이 제일 적고, 디지털 제어 코드(en1, en0)가 증가할 수록 제어 전압(Vc)에 따른 지연 시간의 변화량이 늘어난다.
이에 반해 도 10을 참조하면, 차동 듀티 조절기(210')가 사용되는 경우에는, 각 디지털 제어 코드(en1, en0)에 대하여 제어 전압(Vc)에 따른 지연 시간의 변화 기울기가 동일하다. 다만, 디지털 제어 코드(en1, en0)에 따라 가변 가능한 지연 시간의 범위가 달라진다. 이 때, 디지털 제어 코드(en1, en0)에 따라 가변 가능한 지연 시간의 범위는 상호 오버랩되도록 설정되는 것이 바람직하다.
도 11은 본 발명의 실시예에 따른 다위상 신호 발생기에서의 제어 전압(Vc)의 변화에 따른 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 슬로프 변화를 나타내는 시뮬레이션 결과 그래프이다. 도 11에 도시된 그래프는 도 6 및 도 7에 도시된 본 발명의 실시예에 따른 다위상 신호 발생기를 이용한 시뮬레이션 결과를 보여준다.
도 11을 참조하면, 제어 전압이 증가할수록 제1 및 제2 차동 출력 신호(Out_p, Out_n)의 라이징 에지의 슬로프가 느려진다. 즉, 제어 전압이 가장 낮을 때 S1 그래프와 같고, 제어 전압이 높아질수록 S2, S3, S4, S5 그래프와 같아진다.
도 12는 본 발명의 실시예에 따른 다위상 신호 발생기에서의 제어 전압의 수렴 과정을 나타내는 그래프이다. 도 12에 도시된 그래프 역시 도 6 및 도 7에 도시된 본 발명의 실시예에 따른 다위상 신호 발생기를 이용한 시뮬레이션 결과이다.
도 12를 참조하면, 디지털 제어 코드가 "00"인 상태에서, 제어 전압(Vc)이 증가하여 기준 전압(Vref)보다 높아지면 디지털 제어 코드는 "01"이 되고, 제어 전압(Vc)은 레벨 다운 트랜지스터(도 6의 280)에 의해 낮아진다. 디지털 제어 코드가 "01"인 상태에서, 제어 전압(Vc)이 증가하여 기준 전압(Vref)보다 높아지면 디지털 제어 코드는 "10"이 되고, 제어 전압(Vc)은 레벨 다운 트랜지스터(도 6의 280)에 의해 다시 낮아진다. 이런 과정을 통하여 제어 전압(Vc)은 기준 전압(Vref) 보다 약간 낮은 값으로 수렴된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 의하면, 넓은 주파수 범위에서 특성의 저하없이 다 위상(multi-phase) 신호, 예컨대 정위상 신호와 90도 위상차를 갖는 쿼드러쳐 위상 신호를 생성할 수 있다. 또한, 본 발명의 다위상 신호 발생기는 통상의 DLL 회로에 비하여 회로가 단순하여 소요 면적이 감소될 수 있다.

Claims (15)

  1. 제1 및 제2 차동 입력 신호를 수신하여, 제어 전압에 기초하여 듀티가 가변되는 제1 및 제2 차동 출력 신호를 발생하는 차동 듀티 조절기;
    상기 제1 및 제2 차동 출력 신호의 제1 에지에 기초하여 제1 펄스 신호를 발생하는 제1 에지 결합기;
    상기 제1 및 제2 차동 출력 신호의 제2 에지에 기초하여 제2 펄스 신호를 발생하는 제2 에지 결합기; 및
    상기 제1 및 제2 펄스 신호를 논리 연산한 신호에 응답하여 상기 제어 전압을 발생하는 제어 전압 발생기를 구비하는 다 위상(multi-phase) 신호 발생기.
  2. 제 1 항에 있어서, 상기 다위상 신호 발생기는
    기준 전압 및 상기 제어 전압을 비교하고, 상기 비교 결과에 기초하여 디지털 제어 코드를 발생하는 디지털 제어코드 발생기를 더 구비하며,
    상기 차동 듀티 조절기는
    상기 제어 전압 및 상기 디지털 제어 코드에 기초하여 상기 제1 및 제2 차동 출력 신호의 듀티를 가변하는 다위상 신호 발생기.
  3. 제 2 항에 있어서, 상기 차동 듀티 조절기는
    상기 제1 및 제2 차동 입력 신호에 각각 응답하는 입력 트랜지스터쌍;
    제1 및 제2 출력 노드와 전원 전압 사이에 각각 커플되는 출력 트랜지스터쌍;
    상기 출력 트랜지스터쌍의 각 게이트와 상기 제1 및 제2 출력 노드 사이에 크로스-커플되며, 상기 제어 전압에 의해 제어되는 제어 트랜지스터쌍;
    다수의 커패시터들; 및
    상기 디지털 제어 코드에 응답하여, 상기 다수의 커패시터들을 상기 출력 트랜지스터쌍의 각 게이트 사이에 선택적으로 연결하는 스위치들을 구비하며,
    상기 제1 및 제2 출력 노드에서 출력되는 상기 제1 및 제2 차동 출력 신호는 상기 제어 전압 및 상기 선택적으로 연결되는 커패시터의 커패시턴스에 의해 파형이 가변되는 다위상 신호 발생기.
  4. 제 2 항에 있어서, 상기 차동 듀티 조절기는
    상기 제1 및 제2 차동 입력 신호에 각각 응답하는 입력 트랜지스터쌍;
    제1 및 제2 출력 노드와 제1 전원 전압 사이에 각각 커플되는 출력 트랜지스터쌍;
    상기 출력 트랜지스터쌍의 각 게이트와 상기 제1 및 제2 출력 노드 사이에 크로스-커플되며, 상기 제어 전압에 의해 제어되는 제어 트랜지스터쌍;
    다수의 커패시터들; 및
    상기 디지털 제어 코드에 응답하여, 상기 다수의 커패시터들을 상기 제1 및 제2 출력 노드와 제2 전원 전압 사이에 선택적으로 연결하는 스위치들을 구비하는 다위상 신호 발생기.
  5. 제 2 항에 있어서, 상기 디지털 제어 코드 발생기는
    상기 기준 전압 및 상기 제어 전압을 비교하여, 상기 기준전압이 상기 제어 전압 이상이면 제1 로직레벨의 비교 신호를 발생하는 비교기; 및
    상기 비교 신호에 응답하여 상기 디지털 제어 코드를 가변하는 카운터를 구비하는 다위상 신호 발생기.
  6. 제 5 항에 있어서,
    상기 디지털 제어 코드 발생기는 상기 비교 신호에 응답하여 턴온되어 상기 제어 전압을 레벨다운시키는 레벨-다운 트랜지스터를 더 구비하며,
    상기 카운터는, 상기 비교 신호에 응답하여 상기 디지털 제어 코드를 증가시키는 다위상 신호 발생기.
  7. 제 1 항에 있어서, 상기 차동 듀티 조절기는
    제1 및 제2 출력노드와 공통 소스 노드 사이에 각각 커플되며, 상기 제1 및 제2 차동 입력 신호에 각각 응답하는 입력 트랜지스터쌍;
    상기 제1 및 제2 출력 노드와 제1 전원 전압 사이에 각각 커플되는 출력 트랜지스터쌍; 및
    상기 공통 소스 노드와 제2 전원 전압 사이에 커플되며, 상기 제어 전압에 응답하여 작동하는 제어 트랜지스터를 구비하는 다위상 신호 발생기.
  8. 제 1 항에 있어서, 상기 다위상 신호 발생기는
    상기 제1 및 제2 펄스 신호를 배타적 논리합하여 출력하는 로직회로를 더 구비하는 다위상 신호 발생기.
  9. 제 8 항에 있어서, 상기 제어 전압 발생기는
    상기 제1 및 제2 펄스 신호의 배타적 논리합 신호의 제1 로직 레벨에 응답하여 전하를 충전하고, 상기 배타적 논리합 신호의 제2 로직 레벨에 응답하여 전하를 방전하여 상기 제어 전압을 조절하는 전하 펌프를 구비하는 다위상 신호 발생기.
  10. 제 1 항에 있어서,
    상기 제1 및 제2 차동 입력 신호는 180도 위상 차이를 가지며,
    상기 제1 및 제2 펄스 신호는 90도 위상 차이를 가지는 다위상 신호 발생기.
  11. 제 1 항에 있어서,
    상기 제1 펄스 신호는, 상기 제1 차동 출력 신호의 라이징 에지에 응답하여 제1 로직 레벨에서 제2로직레벨로 천이하고, 상기 제2 차동 출력 신호의 라이징 에지에 응답하여 상기 제2 로직 레벨에서 상기 제1 로직 레벨로 천이하며,
    상기 제2 펄스 신호는, 상기 제1 차동 출력 신호의 폴링 에지에 응답하여 제상기 1 로직 레벨에서 상기 제2 로직레벨로 천이하고, 상기 제2 차동 출력 신호의 폴링 에지에 응답하여 상기 제2 로직 레벨에서 상기 제1 로직 레벨로 천이하는 다위상 신호 발생기.
  12. 제 1 항에 있어서, 상기 제1 및 제2 차동 출력 신호의 듀티비는
    상기 제어 전압이 증가할수록 감소하는 다위상 신호 발생기.
  13. 제1 및 제2 차동 입력 신호를 수신하여, 제어 전압에 기초하여 듀티를 가변하여 제1 및 제2 차동 출력 신호를 발생하는 단계;
    상기 제1 및 제2 차동 출력 신호의 제1 에지에 기초하여 제1 펄스 신호를 발생하는 단계;
    상기 제1 및 제2 차동 출력 신호의 제2 에지에 기초하여 제2 펄스 신호를 발생하는 단계; 및
    상기 제1 및 제2 펄스 신호를 논리 연산한 신호에 응답하여 상기 제어 전압을 발생하는 단계를 구비하는 다 위상(multi-phase) 신호 발생 방법.
  14. 제 13 항에 있어서,
    상기 다위상 신호 발생 방법은
    기준 전압 및 상기 제어 전압을 비교하고, 상기 비교 결과에 기초하여 디지털 제어 코드를 발생하는 단계를 더 구비하며,
    상기 제1 및 제2 차동 출력 신호를 발생하는 단계는
    상기 제어 전압 및 상기 디지털 제어 코드에 기초하여 상기 제1 및 제2 차동 출력 신호의 듀티를 가변하는 단계를 포함하는 다위상 신호 발생 방법.
  15. 제 13 항에 있어서,
    상기 제1 및 제2 차동 입력 신호는 180도 위상 차이를 가지며,
    상기 제1 및 제2 펄스 신호는 90도 위상 차이를 가지는 다위상 신호 발생 방법.
KR1020060066897A 2006-07-18 2006-07-18 다 위상 신호 발생기 및 그 방법 KR100861919B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060066897A KR100861919B1 (ko) 2006-07-18 2006-07-18 다 위상 신호 발생기 및 그 방법
US11/826,511 US7619456B2 (en) 2006-07-18 2007-07-16 Wide frequency multi-phase signal generator with variable duty ratio and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060066897A KR100861919B1 (ko) 2006-07-18 2006-07-18 다 위상 신호 발생기 및 그 방법

Publications (2)

Publication Number Publication Date
KR20080007796A KR20080007796A (ko) 2008-01-23
KR100861919B1 true KR100861919B1 (ko) 2008-10-09

Family

ID=38986283

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060066897A KR100861919B1 (ko) 2006-07-18 2006-07-18 다 위상 신호 발생기 및 그 방법

Country Status (2)

Country Link
US (1) US7619456B2 (ko)
KR (1) KR100861919B1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100956771B1 (ko) * 2007-12-11 2010-05-12 주식회사 하이닉스반도체 디엘엘 클럭 생성 회로
US8615205B2 (en) 2007-12-18 2013-12-24 Qualcomm Incorporated I-Q mismatch calibration and method
US7936199B2 (en) * 2008-02-06 2011-05-03 Micron Technology, Inc. Apparatus and method for external to internal clock generation
US8970272B2 (en) 2008-05-15 2015-03-03 Qualcomm Incorporated High-speed low-power latches
US8712357B2 (en) 2008-11-13 2014-04-29 Qualcomm Incorporated LO generation with deskewed input oscillator signal
US8718574B2 (en) * 2008-11-25 2014-05-06 Qualcomm Incorporated Duty cycle adjustment for a local oscillator signal
KR101012678B1 (ko) * 2009-02-04 2011-02-09 연세대학교 산학협력단 지연 동기 루프 및 이를 포함하는 전자 장치
US8847638B2 (en) 2009-07-02 2014-09-30 Qualcomm Incorporated High speed divide-by-two circuit
US8791740B2 (en) 2009-07-16 2014-07-29 Qualcomm Incorporated Systems and methods for reducing average current consumption in a local oscillator path
EP2467958A1 (en) * 2009-08-19 2012-06-27 Telefonaktiebolaget L M Ericsson (PUBL) Improvements in optical networks
WO2011020503A1 (en) 2009-08-19 2011-02-24 Telefonaktiebolaget Lm Ericsson (Publ) Improvements in optical networks
US8854098B2 (en) 2011-01-21 2014-10-07 Qualcomm Incorporated System for I-Q phase mismatch detection and correction
US9154077B2 (en) 2012-04-12 2015-10-06 Qualcomm Incorporated Compact high frequency divider
TWI559723B (zh) * 2014-08-11 2016-11-21 聯詠科技股份有限公司 時脈資料回復裝置
US9985620B2 (en) * 2015-06-05 2018-05-29 Endura Technologies LLC Fast pre-amp latch comparator
KR102094684B1 (ko) * 2016-04-01 2020-03-30 에스케이하이닉스 주식회사 다위상 클록 신호 보정 장치
WO2020192965A1 (de) 2019-03-22 2020-10-01 Sew-Eurodrive Gmbh & Co. Kg Schaltvorrichtung und system mit schaltvorrichtung zum wandeln eines differentiellen eingangssignals
US10848297B1 (en) * 2019-10-21 2020-11-24 Texas Instruments Incorporated Quadrature clock skew calibration circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH114145A (ja) 1997-06-13 1999-01-06 Nec Corp クロック信号制御方法及びその装置
JPH11163689A (ja) 1997-11-27 1999-06-18 Nec Ic Microcomput Syst Ltd クロック逓倍回路
KR20020056258A (ko) * 2000-12-29 2002-07-10 박종섭 듀티 사이클 보정 회로
US6603339B2 (en) 2001-12-14 2003-08-05 International Business Machines Corporation Precision aligned multiple concurrent duty cycles from a programmable duty cycle generator

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE511852C2 (sv) * 1997-07-14 1999-12-06 Ericsson Telefon Ab L M Klockfasjusterare för återvinning av datapulser
JP3449465B2 (ja) 1998-10-07 2003-09-22 富士通株式会社 入力回路及び半導体集積回路装置
JP3588019B2 (ja) 1999-10-27 2004-11-10 日本電信電話株式会社 移相器
JP3588018B2 (ja) 1999-10-27 2004-11-10 日本電信電話株式会社 信号分配器
KR100346836B1 (ko) * 2000-06-07 2002-08-03 삼성전자 주식회사 듀티 사이클 보정 기능을 갖는 지연 동기 루프 회로 및지연 동기 방법
KR100367742B1 (ko) 2000-09-08 2003-01-10 주식회사 하이닉스반도체 지연회로
KR100490655B1 (ko) * 2002-10-30 2005-05-24 주식회사 하이닉스반도체 듀티 사이클 보정 회로 및 그를 구비한 지연고정루프
JP4163141B2 (ja) 2004-04-21 2008-10-08 松下電器産業株式会社 Ｐｌｌ回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH114145A (ja) 1997-06-13 1999-01-06 Nec Corp クロック信号制御方法及びその装置
JPH11163689A (ja) 1997-11-27 1999-06-18 Nec Ic Microcomput Syst Ltd クロック逓倍回路
KR20020056258A (ko) * 2000-12-29 2002-07-10 박종섭 듀티 사이클 보정 회로
US6603339B2 (en) 2001-12-14 2003-08-05 International Business Machines Corporation Precision aligned multiple concurrent duty cycles from a programmable duty cycle generator

Also Published As

Publication number Publication date
KR20080007796A (ko) 2008-01-23
US7619456B2 (en) 2009-11-17
US20080025451A1 (en) 2008-01-31

Similar Documents

Publication Publication Date Title
KR100861919B1 (ko) 다 위상 신호 발생기 및 그 방법
US8947141B2 (en) Differential amplifiers, clock generator circuits, delay lines and methods
KR100785721B1 (ko) 지연 제어 회로
US6995591B2 (en) Register controlled delay locked loop with low power consumption
US7292079B2 (en) DLL-based programmable clock generator using a threshold-trigger delay element circuit and a circular edge combiner
US20060001496A1 (en) Array oscillator and polyphase clock generator
KR100728301B1 (ko) 디지털로 제어 가능한 다중 위상 클럭 발생기
US6882196B2 (en) Duty cycle corrector
US6750689B2 (en) Method and apparatus for correcting a clock duty cycle in a clock distribution network
US6366150B1 (en) Digital delay line
JP2010213308A (ja) 遅延固定ループ回路の遅延ライン部及び遅延固定ループ回路におけるクロック信号の遅延固定方法
JP5719333B2 (ja) 遅延ロックループ／フェーズロックループにおける移相処理
JP2008135835A (ja) Ｐｌｌ回路
KR20120005833A (ko) 오실레이터
KR20190139007A (ko) 비대칭 펄스 폭 비교 회로 및 이를 포함하는 클럭 위상 보정 회로
US20060256205A1 (en) Phase interpolation circuit and method of generating phase interpolation signal
US6801062B2 (en) Output circuit
JP2001217694A (ja) 遅延調整回路及びこれを用いたクロック生成回路
KR20110134197A (ko) 전압제어지연라인, 상기 전압제어지연라인을 구비하는 지연고정루프회로 및 다중위상클럭생성기
KR100853862B1 (ko) 지연 고정 루프 기반의 주파수 체배기
WO2019239984A1 (ja) 半導体装置
US6900684B2 (en) Pulse processing circuit and frequency multiplier circuit
KR20140147990A (ko) 지연 고정 루프를 이용하는 클럭 발생기
KR100541543B1 (ko) 반도체 메모리 장치의 내부 클럭신호보다 느린 클럭신호를공급하는 테스터를 사용하여 테스트할 수 있는 반도체메모리 장치
US10135431B2 (en) Fast-response reference-less frequency detector

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150831

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 11