JP5719333B2 - 遅延ロックループ／フェーズロックループにおける移相処理 - Google Patents

遅延ロックループ／フェーズロックループにおける移相処理 Download PDF

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Description

本発明は概してチャージポンプ回路に関する。
当業者に理解されるように、チャージポンプは、より高いまたはより低い電圧のいずれかを作り出すためにキャパシタを用いる回路として特徴付けることができる。チャージポンプは、例えば遅延ロックループ（ＤＬＬ）及びフェーズロックループ（ＰＬＬ）を含む用途等、多種多様な用途に用いられる。
ＰＬＬに関して、チャージポンプは、電圧制御発振器（ＶＣＯ）に印加される制御電圧を供給するために用いることができる。通常、ＰＬＬは、フィードバック系を形成するように公知の方法で相互接続された、位相検出器と、チャージポンプの出力に連結されたループフィルタと、増幅器と、ＶＣＯとを備える。チャージポンプは、位相検出器によって生成される論理レベルパルスを、ループフィルタに供給される電流パルスに変換する。ループフィルタは、ＶＣＯ用の制御電圧を生成するために電流パルスを積分する。
ＤＬＬに関して、チャージポンプは、ＤＬＬの電圧制御遅延線（ＶＣＤＬ）に制御電圧を供給するために用いることができる。当業者であれば判るように、特定種類の装置（例えば、ＤＲＡＭ装置）では、ＤＬＬはクロック信号の位相を変化させるために用いることができる。この場合、ＤＬＬは直列（デイジー・チェイン状）に接続された複数の遅延ゲートからなる遅延チェーンを備える。
このように、チャージポンプはＰＬＬ及びＤＬＬにおける重要な構成要素であり、多くの特許がそれらに関係する。そのような特許の１つが、Ｂｏｅｃｋｅｒらの米国特許第７，０９２，６８９号であり、正のデルタ電流をチャージポンプ内で生成する第１ミラー装置のアレイと、異なるデルタ電流をチャージポンプ内で生成する第２ミラー装置のアレイとを備えるチャージポンプが開示されている。いずれのアレイのミラー装置も、異なる基準電流源からミラーされた電流をそれぞれ有し、前記アレイによって生成された移相生成電流は、チャージポンプ電流に追従（track）しない。その結果、テスト／較正時に存在する状態に基づく実際の動作条件の下では、前記アレイの効果の算出を試みることは困難である。
米国特許第４，７９２，７０５号明細書 米国特許第５，４６５，３８８号明細書 米国特許第５，７３４，２７９号明細書 米国特許第５，９６６，０３３号明細書 米国特許第６，２７１，７２９号明細書 米国特許第６，３０４，１１６号明細書 米国特許第６，３９３，２８４号明細書 米国特許第６，４０７，６０１号明細書 米国特許第６，４７２，９１４号明細書 米国特許第６，４８３，３８９号明細書 米国特許第６，５２５，６８４号明細書 米国特許第６，６４６，４７８号明細書 米国特許第６，７１７，４４６号明細書 米国特許第６，７２４，２６５号明細書 米国特許第６，７７４，６８９号明細書 米国特許第６，８７６，２４０号明細書 米国特許第６，８９７，６９０号明細書 米国特許第６，９０６，５６５号明細書 米国特許第６，９５２，４６２号明細書 米国特許第６，９５８，６３６号明細書 米国特許第６，９７５，８４０号明細書 米国特許第６，９８９，６９８号明細書 米国特許第６，９９５，６０７号明細書 米国特許第７，２７１，６２１号明細書 米国特許第７，４４３，２５０号明細書 米国特許第７，５１１，５４３号明細書 米国特許出願第２００６−０１７０４７１Ａ１号明細書 米国特許第５，２３３，３１４号明細書 米国特許第５，４７３，２８３号明細書 米国特許第６，３１０，４９８号明細書 米国特許第６，６０３，３４０号明細書 米国特許第６，６１７，９３６号明細書 米国特許第６，６２１，３１２号明細書 米国特許第６，６６７，６４１号明細書 米国特許第６，７４１，１１０号明細書 米国特許第６，７４４，２９２号明細書 米国特許第６，８６１，９１６号明細書 米国特許第６，９２４，９９２号明細書 米国特許第６，９５４，５１１号明細書 米国特許第７，０９２，６８９号明細書 米国特許出願第２００２−００４１１９６Ａ１号明細書 米国特許出願第２００４−００５７５４６Ａ１号明細書 米国特許出願第２００４−００８５１０６Ａ１号明細書 台湾特許第４４８６２７号明細書 台湾特許第４７９４１１号明細書 台湾特許第１２５６１９７号明細書 米国特許出願第２００６−０１７０４７１号明細書
Ｕ．Ｓ．Ａｐｐｌ．Ｎｏ．１１／６９１，８４９，Ｎｏｔｉｃｅ ｏｆ Ａｌｌｏｗａｎｃｅ ｄａｔｅｄ Ｄｅｃ．２４，２００８． Ｕ．Ｓ．Ａｐｐｌ．Ｎｏ．１１／６９１，８４９，Ｏｆｆｉｃｅ Ａｃｔｉｏｎ ｄａｔｅｄ Ｊｕｎ．６，２００８． Ｋｉｍ ｅｔ ａｌ．，"Ａ ６４−ＭＢｙｔｅ／ｓ Ｂｉｄｉｒｅｃｔｉｏｎａｌ Ｄａｔａ Ｓｔｒｏｂｅｄ，Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ ＳＤＲＡＭ ｗｉｔｈ ａ ４０−ｍＷ ＤＬＬ ｆｏｒ ａ ２５６−ＭＢｙｔｅ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ"，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３３（１１），Ｎｏｖ． １９９８，ｐｐ．１７０３−１７１０． Ｍｏｏｎ ｅｔ ａｌ．，"Ａｎ Ａｌｌ−Ａｎａｌｏｇ Ｍｕｌｔｉｐｈａｓｅ Ｄｅｌａｙ−Ｌｏｃｋｅｄ Ｌｏｏｐ Ｕｓｉｎｇ ａ Ｒｅｐｌｉｃａ Ｄｅｌａｙ Ｌｉｎｅ ｆｏｒ Ｗｉｄｅ Ｒａｎｇｅ Ｏｐｅｒａｔｉｏｎ ａｎｄ Ｌａｗ−Ｊｉｔｔｅｒ Ｐｅｒｆｏｒｍａｎｃｅ"，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３５（３），Ｍａｒ．２０００、ｐｐ。３７７−３８４． Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｅａｒｃｈ Ｒｅｐｏｒｔ ｆｏｒ ＰＣＴ Ｐａｔｅｎｔ Ａｐｐｌｉｃａｔｉｏｎ Ｎｏ．ＰＣＴ／ＣＡ２００８／０００１８２，ｄａｔｅｄ Ｍａｙ １５，２００８． Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐｓ："Ｄｅｓｉｇｎ，Ｓｉｍｕｌａｔｉｏｎ，ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ，４ｔｈ Ｅｄｉｔｉｏｎ"，Ｂｅｓｔ，Ｒｏｌａｎｄ Ｅ．，ＭｃＧｒａｗ−Ｈｉｌｌ，１９９９，ｐｐ．９２−１０２． Ｕ．Ｓ．Ａｐｐｌ．Ｎｏ．１２／１９３，０７７，Ｏｆｆｉｃｅ Ａｃｔｉｏｎ ｄａｔｅｄ Ｄｅｃ．１７，２００８．
従って、ＤＬＬまたはＰＬＬにおける移相処理を容易にするチャージポンプ回路の改善は有益であろう。
一実施形態によれば、フィードバックシステムにおけるキャパシタンスを充放電する方法が開示される。前記フィードバックシステムは、前記キャパシタンスと電気的伝達関係にあるチャージポンプを備える。前記チャージポンプはソース部とシンク部とを有する。同方法は、チャージアップ制御信号がアクティブ論理レベルの時に、ソース部からソース電流を生成する工程を備える。前記ソース電流が前記キャパシタンスに充電される。同方法はまた、チャージダウン制御信号がアクティブ論理レベルの時に、シンク部からシンク電流を生成する工程を備える。前記シンク電流が前記キャパシタンスを放電させる。同方法はまた、前記ソース部及び前記シンク部のうちの少なくとも選択された一方で、少なくとも１つのオフセット電流を生成して微細な移相処理を行う工程を備える。前記オフセット電流は、前記チャージポンプ電流に追従し、かつ前記制御信号のどちらにも関係なく生成される。
別の実施形態によれば、出力ノードに並列に接続されたキャパシタを備えたチャージポンプ回路が開示される。基準電流源は基準電流を生成する。一次電流スイッチング回路は前記キャパシタをソース電流で充電し、前記キャパシタをシンク電流で放電させる。前記ソース電流は前記基準電流に追従し、前記シンク電流は前記基準電流に追従する。補助ソース回路は、大きさの範囲を有する正の移相生成電流をソースする。前記正の移相生成電流の大きさは少なくとも１つのソース選択信号によって決定される。前記正の移相生成信号は前記ソース電流が追従する電流と同じ電流に追従する。補助シンク回路は、大きさの範囲を有する負の移相生成電流をソースする。前記負の移相生成電流の大きさは少なくとも１つのシンク選択信号によって決定される。前記負の移相生成信号は前記シンク電流が追従する電流と同じ電流に追従する。
別の実施形態によれば、アクティブ及びイナクティブ論理レベルを有するチャージアップ及びチャージダウン制御信号を遅延ロックループにおけるチャージポンプに供給する方法が開示される。前記チャージポンプは、前記チャージアップ信号の前記アクティブ論理レベルに応じてキャパシタンスを充電し、前記チャージダウン信号の前記アクティブ論理レベルに応じて、前記キャパシタンスを放電させる。基準クロック信号の第１エッジの検出に応じて、前記チャージダウン信号の論理レベルは前記イナクテティブ論理レベルから前記アクティブ論理レベルに変化する。前記第１エッジから１８０度未満内のフィードバッククロック信号のエッジの検出に応じて、前記チャージアップ信号の論理レベルは前記イナクティブ論理レベルから前記アクティブ論理レベルに変化し、前記チャージダウン信号の論理レベルは前記アクティブ論理レベルから前記イナクティブ論理レベルに変化する。前記基準クロック信号の前記第１エッジと次のエッジの約中間の時点における付加的な基準信号のエッジの通過の検出に応じて、前記チャージアップ信号の論理レベルを前記アクティブ論理レベルから前記イナクティブ論理レベルに変更し、前記チャージダウン信号を前記イナクティブ論理レベルのまま維持する。
いくつかの例では、充電及び放電を前記中間時点と前記基準クロック信号の次のエッジとの間の期間不能にすることができるのが好都合である。
いくつかの例では、前記付加的な基準信号が前記基準クロック信号に対して１８０度移相可能であると都合がよい。
別の実施形態によれば、基準クロック信号を受信するとともに、前記基準クロック信号を遅延させてフィードバッククロック信号を供給する電圧制御遅延線を備えた遅延ロックループが開示される。位相検出器は前記基準クロック信号及び前記フィードバッククロック信号を受信する。前記位相検出器は前記基準クロック信号と前記フィードバッククロック信号の位相差に依存するチャージアップ及びチャージダウン制御信号を生成する。ループフィルタは、前記電圧制御遅延線によって前記基準クロック信号に付加される遅延量を選択するための可変バイアス電圧を供給するキャパシタを備える。チャージポンプは、少なくとも２つのスイッチングトランジスタを備える。前記スイッチングトランジスタの一方は前記チャージアップ信号に応じてオンに切り替えられた時に前記キャパシタに電流を加えさせる。前記スイッチングトランジスタの他方は、前記チャージダウン信号に応じてオンに切り替えられた時に、前記キャパシタから電流を取り除かせる。
ソース電流の前記スイッチングトランジスタは、前記チャージアップ信号によって制御され、シンク電流の前記スイッチングトランジスタは、前記チャージダウン信号によって制御される。前記位相検出器は前記基準クロック信号、付加的な基準信号及び前記フィードバッククロック信号を受信する。前記位相検出器は前記基準クロック信号の第１エッジに応じて第１持続時間を有するチャージアップ制御信号を生成する。前記第１エッジから１８０度未満内で起こる前記フィードバッククロック信号のエッジに応じて、チャージダウン制御信号は第２持続時間を有する。前記第１持続時間は、前記基準クロック信号の第１エッジと前記フィードバッククロック信号の前記エッジとの間の第１時間と実質的に同等である。前記第２持続時間は、前記フィードバッククロック信号の前記エッジと前記基準クロック信号の第１エッジと次のエッジとの間で起こる中間信号エッジとの間の第２時間と実質的に同等である。
いくつかの例では、前記基準クロック信号の１周期の間、前記チャージポンプは前記周期の約半分の間不能にされていると都合がよい。
いくつかの例では、前記位相検出器は少なくとも４つのＤフリップフロップを備え、前記クロック信号のそれぞれは、前記Ｄフリップフロップの少なくとも１にクロック入力で受信されることが好都合である。
さらに別の実施形態によれば、基準クロック信号を受信する電圧制御遅延線を備えた遅延ロックループが開示される。位相検出器は前記基準クロック信号を受信するとともに、前記基準クロック信号とフィードバッククロック信号との位相差に依存するチャージアップ及びチャージダウン制御信号を生成する。ループフィルタはキャパシタを備える。前記ループフィルタは、前記チャージアップ及びチャージダウン制御信号を一体化して、前記電圧制御遅延線によって前記基準クロック信号に付加される遅延量を選択するための可変バイアス電圧を供給する。チャージポンプのソース部は、少なくとも１つのスイッチングトランジスタと、第１ソーシングトランジスタと、少なくとも別のソーシングトランジスタとを備える。ソーシングトランジスタは前記キャパシタと電気的伝達関係にある。前記第１ソーシングトランジスタの少なくとも電流伝達端子が前記ソース部スイッチングトランジスタの電流伝達端子に電気的に接続されている。ソース部スイッチングトランジスタは前記チャージアップ制御信号によって制御されており、オンにされると、電流が前記第１ソーシングトランジスタを介して前記キャパシタにソースされる。前記ソース部はさらに前記第１ソーシングトランジスタを介した電流の前記ソーシングを不能にする不能化手段を備える。前記チャージポンプのシンク部は、少なくとも１つのスイッチングトランジスタと、第１シンキングトランジスタと、少なくとも別のシンキングトランジスタとを備える。シンキングトランジスタは、前記キャパシタと電気的伝達関係にある。前記第１シンキングトランジスタの少なくとも電流伝達端子がシンク部スイッチングトランジスタの電流伝達端子に電気的に接続されている。前記シンク部スイッチングトランジスタは前記チャージダウン制御信号によって制御されており、オンされると、電流が前記キャパシタから前記第１シンキングトランジスタを介してシンクされる。前記シンク部はさらに、前記第１シンキングトランジスタを介した電流の前記シンキングを不能にする不能化手段を備える。
いくつかの例では、前記電流ソーシング不能化手段及び前記電流シンキング不能化手段がそれぞれ選択トランジスタを有し、選択トランジスタがオフにされた場合に、前記第１ソーシングまたはシンキングトランジスタを介した電流ソーシングまたはシンキングが不能にできると都合がよい。
いくつかの別の例では、前記電流ソーシング不能化手段及び前記電流シンキング不能化手段がそれぞれ、ミラーマスタートランジスタのバイアス電圧端子と前記第１ソーシングまたはシンキングトランジスタののバイアス電圧端子の間に伝送ゲート手段を有し、伝送ゲート手段が２つのバイアス電圧端子の間の導通路を遮断した場合に、前記第１ソーシングまたはシンキングトランジスタを介した電流ソーシングまたはシンキングが不能にできると都合がよい。
いくつかの例では、前記ソース部スイッチングトランジスタ及び前記ソーシングトランジスタがＰＭＯＳトランジスタであり、前記シンク部スイッチングトランジスタ及び前記シンキングトランジスタがＮＭＯＳトランジスタであると都合がよい。
いくつかの例では、前記ソーシング（またはシンキング）トランジスタのぞれぞれの１つの電流伝達端子が、全て一括して前記ソース（またはシンク）部スイッチングトランジスタの電流伝達端子（例えばドレイン）に電気的に接続されていると好都合である。
いくつかの別の例では、前記チャージポンプはさらに別のソース部スイッチングトランジスタと別のシンク部スイッチングトランジスタを備え、前記別のソーシングトランジスタの電流伝達端子は前記別のソース部スイッチングトランジスタの電流伝達端子に電気的に接続され、前記別のシンキングトランジスタの電流伝達端子は前記別のシンク部スイッチングトランジスタの電流伝達端子に電気的に接続できると好都合である。
図１は、従来のＤＬＬのブロック図である。 図２は、従来のＰＬＬのブロック図である。 図３は、位相検出器ならびに同位相検出器から制御信号を受信するチャージポンプの回路図である。 図４は、図３の位相検出器の動作を示すタイミング図である。 図５は、一実施形態にかかる位相検出器の回路図である。 図６は、図５の位相検出器の動作を示すタイミング図である。 図７は、一実施形態に係るチャージポンプの回路図である。 図８は、別の実施形態にかかるチャージポンプの回路図である。 図９は、さらに別の実施形態にかかるチャージポンプの回路図である。 図１０は、さらに別の実施形態にかかるチャージポンプの回路図である。
以下の実施形態の詳細な説明において、図示される回路ならびに回路部品の多くは、電子信号に対して公知の動作を行う種類のものである。当業者は、それらと同等であると認識される代替の回路または回路部品についての知識を有するであろう。何故なら、それらは同信号に対して同じ動作を行うからである。異なる図面において、同様の構成要素または信号を表わすために同様または同じ参照符号及び表示が用いられうる。
図面を参照して、図１は従来の遅延ロックループ（ＤＬＬ）１００のブロック図である。ＤＬＬ１００において、外部供給クロック（ＣＬＫ）はクロックバッファ１０１にバッファリングされ、基準クロック（ＣＬＫ＿ＲＥＦ）が供給される。当業者に理解されるように、ＣＬＫ信号は、例えば、メモリコントローラからメモリ装置に送信されるデータストローブ信号（ＤＱＳまたはＤＱＳｂ信号）で有り得る。しかしながら、別の例ではＣＬＫ信号が他の種類のクロック信号であってもよいことは当然である。図１のＤＬＬのブロック図の説明を続ける。ＣＬＫ＿ＲＥＦが、電圧制御遅延線（ＶＣＤＬ）１０２と位相検出器１０４とに供給されることが分かる。ＶＣＤＬ１０２は、遅延されたＣＬＫ＿ＲＥＦである出力クロック（ＣＬＫ＿ＯＵＴ）を生成し、ＤＬＬ１００を備える装置内の様々な回路に供給する。図示するように、ＣＬＫ＿ＯＵＴは位相検出器１０４にも供給され、それによって位相検出器１０４は、ＣＬＫ＿ＦＢと呼ばれるフィードバッククロック信号として、ＣＬＫ＿ＯＵＴを受信する。
同ＤＬＬによる移相に関して、移相されるタイミング信号がＤＱＳまたはＤＱＳｂ（ＤＱＳの相補信号）であるいくつかのメモリシステムでは、タイミング信号のエッジが、それに関連するデータに対して中心に来るように、タイミング信号が９０度シフトされることを、当業者であれば了解している。また、メモリシステムにおけるクロック周波数が高くなるにつれて、微細な移相調整を行う機能は一層有用になるであろう。
図示したＤＬＬ１００を引き続き参照すると、位相検出器１０４は、ＣＬＫ＿ＲＥＦとＣＬＫ＿ＦＢとの位相差に依存する位相制御信号（ＵＰ／ＤＯＷＮ）を生成する。位相検出器１０４の位相制御信号（ＵＰ／ＤＯＷＮ）はチャージポンプ１０５に供給され、その出力はループフィルター１０６によって調整され、可変バイアス電圧ＶCTRL１１０として供給される。ループフィルター１０６は、所望の構成に整列された任意数の受動素子を備えることが可能であることが、当業者であれば理解できる。バイアス電圧ＶCTRLは、ＶＣＤＬ１０２によってＣＬＫ＿ＲＥＦに加えられる遅延量を選択して、ＣＬＫ＿ＦＢとＣＬＫ＿ＲＥＦとの間の適切な位相関係を与える。ＶＣＤＬ１０２は、様々な公知の回路によって実現することができる。
メモリ設計の分野の当業者とって公知な別の種類のフィードバックシステムが、フェーズロックループ（ＰＬＬ）である。図２は、従来のＰＬＬ２００のブロック図である。外部供給クロック（ＣＬＫ）はクロックバッファ２０１によってバッファリングされ、位相検出器２０４に供給される基準クロック（ＣＬＫ＿ＲＥＦ）が出力される。位相検出器２０４は、ＣＬＫ＿ＲＥＦとＣＬＫ＿ＦＢとの位相差に依存する位相制御信号（ＵＰ／ＤＯＷＮ）を生成する。
位相検出器２０４の位相制御信号（ＵＰ／ＤＯＷＮ）は、チャージポンプ２０５に供給され、その出力はループフィルター２０６によって調整され、可変バイアス電圧ＶCTRL２１０が供給される。バイアス電圧ＶCTRLは、クロック信号ＣＬＫ＿ＯＵＴを出力する電圧制御発振器（ＶＣＯ）２０２を制御する。出力クロック信号ＣＬＫ＿ＯＵＴの周波数は、バイアス電圧ＶCTRL２１０に比例する。また、ＣＬＫ＿ＯＵＴ信号は、ＣＬＫ＿ＦＢ信号を生成するために、任意に接続される分周器２０３に供給される。
ＰＬＬならびにＤＬＬの一般的な構成を説明してきたが、特定のＤＬＬの動作は、より大きなメモリ設計に存在する他のＰＬＬから常に独立している訳ではないことが分かるであろう。例えば、マスターＰＬＬ内で得られる９０度移相されたＤＱＳ及びＤＱＳｂの二つの信号は、スレーブＤＬＬに供給され得る。そのような状況において、スレーブＤＬＬの出力は、マスターＰＬＬが提供する位相及び周波数情報に依存することが分かるであろう。この依存は必ずしも不都合なものではなく、概して、上述したように、マスターＰＬＬに依存するスレーブＤＬＬは、現存する大多数の用途において、基準クロックに対して適切に移相された出力クロックを供給することが判っている。
ＰＬＬ及びＤＬＬについての前述した概略説明から、ＰＬＬが検証されて、その構成要素がＤＬＬと比較された場合、ＰＬＬの少なくともいくつかの構成要素がＤＬＬの構成要素と同様であると気づくであろうことが分かる。１つに、ＰＬＬとＤＬＬの双方は位相検出器を備える。さらに、ＰＬＬとＤＬＬの双方はチャージポンプを備える。
今度は、ＸＯＲ型位相検出器３０２ならびにチャージポンプ３０４の概略回路図である図３を参照する（図３では、実施形態を理解する上で関係のないいくつかの回路要素が省略されている）。ＸＯＲ型位相検出器は、ＤＬＬとＰＬＬの双方で使用可能であるものの、それらの使用はＤＬＬでより一般的であることが当業者には分かるであろう。しかしながら、設計上問題とされる点（例えば、高調波ロッキング）が対処されれば、ＰＬＬでそれらを用いることも可能である。
位相検出器３０２はレベル応動型であり、ＸＯＲ論理ゲート３０８を備え、ＸＯＲ論理ゲート３０８の入力に信号ＣＬＫ＿ＲＥＦ及びＣＬＫ＿ＦＢが印加される。ＸＯＲ論理ゲート３０８の出力は、スイッチングトランジスタ３２４のゲート及びスイッチングトランジスタ３３６のゲートの双方に電気的に接続されている。動作において、比較される２つの信号ＣＬＫ＿ＲＥＦ及びＣＬＫ＿ＦＢが完全に同相である場合、ＸＯＲ論理ゲート３０８への一対の同相入力によって、ＸＯＲゲートは一定レベルの論理「０」を出力する。比較される２つの信号ＣＬＫ＿ＲＥＦ及びＣＬＫ＿ＦＢが１８０度ずれている場合（一方が論理「１」の時に他方は論理「０」、またはその逆の場合）、ＸＯＲ論理ゲート３０８は、一定の論理「１」信号を出力する。２つの対極の間で、ＸＯＲ論理ゲート３０８は、周期の半分の間に論理「１」を出力する。図４は、このようにＸＯＲ論理ゲート３０８が周期の半分の間に論理「１」を出力する場合のＣＬＫ＿ＲＥＦ、ＣＬＫ＿ＦＢ、パルスアップ（ＰＵ）制御信号及びパルスダウン（ＰＤ）制御信号を示すタイミング図である（上記の説明において、比較される信号ＣＬＫ＿ＲＥＦ及びＣＬＫ＿ＦＢの双方は５０パーセントのデューティ・サイクルを有するものとする）。
図示したチャージポンプ３０４は、ソース部とシンク部とを備え、それらの間にはＶCTRLノード３２０が設けられている。ソース部は、図示した例ではＰＭＯＳトランジスタであるスイッチングトランジスタ３２４とソーシングトランジスタ３２８とを備える。シンク部は、図示した例ではＮＭＯＳトランジスタであるスイッチングトランジスタ３３６とシンキングトランジスタ３３２とを備える。図示したチャージポンプ３０４は、トランジスタ３２８及び３３２に対して電流をミラーリングする電流ミラー３４４も備える。一般的に、電流ミラー３４４は基準電流源回路である。電流ミラー３４４はまた、トランジスタ３２８及び３３２のゲートに印加されるバイアス電圧を確立する。キャパシタ３４０は、一方の端子がＶddに電気的に接続され、他方の端子がＶCTRLノード３２０に電気的に接続されている。当業者に分かるように、キャパシタ３４０のネット充電またはネット放電によってＶCTRLを変化させることができ、そしてＶCTRLに変化を生じさせることで、移相を引き起こすことができる。キャパシタ３４０はループフィルタの受動素子であってもよい。あるいは、キャパシタ３４０はチャージポンプ３０４の構成要素であってもよい。
充電はキャパシタ３４０に電流を加えることで実現される一方、放電はキャパシタ３４０から電流を引き出すことで実現される。仮に電流ＩMとＩNがある期間等しい大きさを有するならば、キャパシタ３４０が等しい量を等しい期間継続的に充放電され、そのためＶCTRLノード３２０における電圧Ｖｃは正味変化しないことが分かるであろう。
例示したチャージポンプにおいて、ＩMとＩNの大きさが等しくなるための条件は次の通りである。もし、例えば（ｉ）トランジスタ３２８と電流ミラー３４４のＰＭＯＳＦＥＴの長さに対する幅（Ｗ／Ｌ）の比率が等しく、（ｉｉ）トランジスタ３３２と電流ミラー３４４のＮＭＯＳＦＥＴのＷ/Ｌ比が等しい場合に、ＩMとＩNの大きさは等しくなる。（少なくとも１つの例では、共有に譲渡されたＨａｅｒｌｅの米国特許公開第２００５／０１６２２００号に記載及び例示されているように、電流の調整は演算増幅器の使用によってさらに容易になる。）
例示したチャージポンプにおいて、ＩMとＩNが等しい持続期間を有する場合について、クロックのデューティ・サイクルが５０パーセントと仮定し、ＣＬＫ＿ＦＢ信号がＣＬＫ＿ＲＥＦ信号に対して９０度移相されていれば、ＩMとＩNは繰り返し、同じ持続期間の電流パルスとなる。
図４は、図３の位相検出器３０２の動作を示すシーケンスまたはタイミング図である。図４は、入力信号ＣＬＫ＿ＲＥＦ、ＣＬＫ＿ＦＢと出力信号ＰＵ及びＰＤのパターンを示す。ＣＬＫ＿ＦＢがＣＬＫ＿ＲＥＦに対して９０度の位相ずれに達したことを意味する定常状態で回路が動作しているものと仮定する。図４に示すように、１つのＣＬＫ＿ＲＥＦクロック周期の全体（即ちｔ0とｔ4との間）で、信号ＰＵ及びＰＤは、高論理状態と低論理状態とを繰り返す。それにより、トランジスタ３２４及び３３６は一定かつ交互にオン及びオフとなる。
次に図５を参照する。図５は、一実施形態における位相検出器５００の回路図である。当業者には分かるように、実際の実装時に存在する構成要素の全ては図示されおらず、それら図示されていない構成要素の包含は、結果として例示の実施形態の理解に影響を与えないという認識の上で、明瞭さを改善するために省略されている。この位相検出器５００は、図１に示すＤＬＬのようなＤＬＬ内で（システム上の観点から）使用可能である。図２に示すＰＬＬのようなＰＬＬ内での位相検出器５００の使用は、（システム上の観点から）可能性が低いかもしれない。しかしながら、設計上問題とされる点（例えば、高調波ロッキング）が対処されれば、ＰＬＬ内で位相検出器５００を使用することも可能である。また、いくつかの例では、位相検出器５００は、図７及び図８のチャージポンプ回路（その説明は本開示の後の段落で行う）と組み合わせて用いてもよい。
図示した位相検出器５００は、４つのＤフリップフロップ５０４、５０６、５１０、５１２と、４つのインバータ５１６、５２０、５２２、５２６と、２つのＮＡＮＤ論理ゲート５３０、５３４とを備える。図示した位相検出器５００には、４つの入力信号ＣＬＫ＿ＲＥＦ、ＣＬＫ＿ＦＢ、ＣＬＫ＿１８０及びＶddが供給される。ＣＬＫ＿ＲＥＦは、Ｄフリップフロップ５０４及び５１０のクロック入力に供給される（図５に示すＤフリップフロップのそれぞれは立ち上がり起動型である）。ＣＬＫ＿ＦＢは、Ｄフリップフロップ５１２のクロック入力に供給される。ＣＬＫ＿ＲＥＦが１８０度移相されたＣＬＫ＿１８０は、Ｄフリップフロップ５０６のクロック入力に供給される。最後に、Ｖddは、Ｄフリップフロップ５０４、５０６、５１０及び５１２の入力に供給される。
Ｄフリップフロップを引き続き参照すると、Ｄフリップフロップ５０４の出力は、ＮＡＮＤ論理ゲート５３０の第１入力、ＮＡＮＤ論理ゲート５３４の第１入力、及びＤフリップフロップ５０６のリセット（ＲＳＴＢ）端子に供給される。また、Ｄフリップフロップ５０６の出力は、インバータ５１６の入力に供給され、インバータ５１６の出力はＤフリップフロップ５０４のＲＳＴＢ入力に供給される。Ｄフリップフロップ５１０の出力は、ＮＡＮＤ論理ゲート５３４の第２入力、Ｄフリップフロップ５１２のＲＳＴＢ入力及びインバータ５２６の入力に供給され、インバータ５２６の出力は、ＮＡＮＤ論理ゲート５３０の第２入力に供給される。さらに、Ｄフリップフロップ５１２の出力は、インバータ５２２の入力に供給され、インバータ５２２の出力は、Ｄフリップフロップ５１０のＲＳＴＢ入力に供給される。
チャージポンプに供給されるパルスアップ（ＰＵ）制御信号は、ＮＡＮＤ論理ゲート５３０の出力ノードに生成される。（本願で用いられているチャージアップ制御信号という用語は、チャージポンプ内の充電を制御する制御信号に対しても用いられていることが分かるであろう。）チャージポンプに同じく供給されるパルスダウン（ＰＤ）制御信号は、インバータ５２０の出力ノードに生成され、ＮＡＮＤ論理ゲート５３４の出力は、インバータ５２０の入力に供給される。（本願で用いられているチャージダウン制御信号という用語は、チャージポンプ内の放電を制御する制御信号に対しても用いられていることが分かるであう。）
動作において、図示した位相検出器５００によって生成されるＰＵ及びＰＤ信号は、これらの信号が供給されるチャージポンプの内部で、ＶCTRLノードキャパシタにクロック周期の半分の間だけ充電／放電動作を行わせる。位相検出器５００のこの挙動は、Ｄフリップフロップ５０４、５０６、５１０及び５１２の動作が理解された時に明らかになるであろう。
位相検出器５００の動作ついての以下の説明では、図５及び図６の双方を参照する。図６は、ＣＬＫ＿ＲＥＦに対して９０度移相されたＣＬＫ＿ＦＢ（前述したように、クロック信号がそれに関連するデータの中央に適切に揃うため、これはいくつかの例ではクロック信号に対して望ましい移相である）を用いた位相検出器５００の動作を示すタイミング／シーケンス図である。図６に示すクロック信号のデューティ・サイクルは５０パーセントよりもはるかに低いが、図４に示すクロック信号と同じ周期を有していることが分かるであろう。デューティ・サイクルが５０パーセントのクロックを用いることが可能なことを当業者は理解するであろう。
以下にさらに詳述するように、ＣＬＫ＿ＲＥＦ（基準クロック信号）の立ち上がりの検出に応じて、ＰＤ制御信号の論理レベルが変化し（論理「０」から論理「１」に）、またＰＵ制御信号の論理レベルは維持され（論理レベルは論理「１」のまま）、それによりチャージポンプの放電を可能（enable）にしながら、チャージポンプの充電を不能（disable）のまま維持する。
Ｄフリップフロップ５０４及び５１０を参照すると、これらのフリップフロップは、ＣＬＫ＿ＲＥＦの立ち上がりに際して論理「１」（Ｖdd）となる論理レベルを出力する。Ｄフリップフロップ５０４の出力における論理「１」は、ＮＡＮＤ論理ゲート５３０の入力５４０及びＮＡＮＤ論理ゲート５３４の入力５４２で受信される。Ｄフリップフロップ５０４の出力における論理「１」は、Ｄフリップフロップ５０６のＲＳＴＢ入力によっても受信されるが、ＲＳＴＢ入力はアクティブ「ロー」であるため無視される。
Ｄフリップフロップ５１０の出力における論理「１」は、ＮＡＮＤ論理ゲート５３４の入力５４６及びインバータ５２６の入力により受信され、インバータ５２６は、論理「１」を論理「０」に反転させてＮＡＮＤ論理ゲート５３０の入力５５０に供給する。Ｄフリップフロップ５１０の出力における論理「１」は、Ｄフリップフロップ５１２のＲＳＴＢ入力によって受信されるが、既に説明したようにＤフリップフロップ５１２はこれを無視する。
入力５４０で論理「１」が受信され、入力５５０で論理「０」が受信されたときには、ＮＡＮＤ論理ゲート５３０の出力５５２は論理「１」となる。従って、ＰＵ信号は論理「１」となり、その結果、チャージポンプにおける充電は不能のままとなる。
ＮＡＮＤ論理ゲート５３４の入力５４６に対する論理「１」信号及びＮＡＮＤ論理ゲート５３４の入力５４２に対する論理「１」信号により、ＮＡＮＤ論理ゲート５３４の出力は論理「０」となる。インバータ５２０は信号を反転させて、ＰＤ信号は、チャージポンプを動作可能とする論理「１」となり、それに対して位相検出器５００は制御信号を伝達して、放電が行われる。このように、ＣＬＫ＿ＲＥＦの立ち上がりの検出に応じて、ＰＤ制御信号の論理レベルは、図６の遷移矢印６０２及び６０４が示すように変化する。
次の立ち上がりが、ＣＬＫ＿ＦＢ信号（フィードバッククロック信号）に起こる。（もしＣＬＫ＿ＦＢ信号のエッジが、ＣＬＫ＿ＲＥＦ信号の対応するエッジから１８０度以上位相ずれした場合には、ＰＬＬで高調波ロッキングの問題が起こり得ることが当業者には分かるであろう。）以下でさらに詳述するように、ＣＬＫ＿ＦＢの立ち上がりの検出に応じて、ＰＵ制御信号の論理レベルは変化し（論理「１」から論理「０」に）、またＰＤ制御信号の論理レベルも変化する（論理「１」から論理「０」に）。それによりチャージポンプの充電が可能となり、チャージポンプの放電は不能となる。
Ｄフリップフロップ５１２を参照すると、そのクロック入力はＣＬＫ＿ＦＢ信号を受信する。それに応じて、Ｄフリップフロップ５１２は、論理「１」を出力し、それはインバータ５２２によって反転される。Ｄフリップフロップ５１０のＲＳＴＢ入力における論理「０」は、Ｄフリップフロップ５１０の出力を論理「０」に強制し、論理レベルにおけるこの変化によって論理レベル「０」が入力５４６で受信され、論理「１」が入力５５０で受信されることになる。ＮＡＮＤ論理ゲート５３０及び５３４の出力の論理レベルは、ここで変化する。
そのため、ＰＵ信号は論理「１」から論理「０」に変化し、チャージポンプ内での充電が可能にされ、またＰＤ信号は論理「１」から論理「０」に変化し、チャージポンプ内での放電が不能にされる。このように、ＣＬＫ＿ＦＢの立ち上がりの検出に応じて、ＰＵ及びＰＤ双方の制御信号の論理レベルは、図６の遷移矢印６０６、６０８、６１０及び６１２が示すように変化する。ＰＤ信号のアクティブ論理レベルからイナクティブ論理レベルへの遷移は、ｔ0におけるＣＬＫ＿ＲＥＦのエッジと、ｔ1におけるＣＬＫ＿ＦＢのエッジとの間の時間と実質的に同等な時間の終わりを示す。
次の立ち上がりがＣＬＫ＿１８０信号（その立ち上がりが、ＣＬＫ＿ＲＥＦの連続する立ち上がりの間の約中間にくるようにＣＬＫ＿ＲＥＦから１８０度移相され、この中間の時点を示す付加的な基準信号）に起こる。以下でさらに詳述するように、ＣＬＫ＿１８０信号の立ち上がり検出に応じて、ＰＵ制御信号の論理レベルは変化し（論理「０」から論理「１」に）、また、ＰＤ制御信号の論理レベルは維持される（論理レベルは論理「０」のまま）。それにより、チャージポンプの充電が不能となり、チャージポンプの放電は引き続き不能となる。
Ｄフリップフロップ５０６を参照すると、そのクロック入力はＣＬＫ＿１８０信号を受信する。それに応じて、Ｄフリップフロップ５０６は論理「１」を出力し、それはインバータ５１６により反転される。Ｄフリップフロップ５０４のＲＳＴＢ入力における論理「０」は、Ｄフリップフロップ５０４の出力を論理「０」に強制する。論理レベルのこの変化により論理「０」がＮＡＮＤ論理ゲート５３０の入力５４０に受信されることになり、ＮＡＮＤ論理ゲート５３０の出力は論理「０」から論理「１」に変化する一方、ＮＡＮＤゲート５３４及びインバー５２０の出力は変化しないままとなる。
従って、ＰＵ信号は論理「０」から論理「１」に変化し、チャージポンプ内での充電を不能にし、ＰＤ信号の論理レベルは維持されて（論理レベルは論理「０」のまま）チャージポンプの放電を引き続き不能のままにする。このように、ＣＬＫ＿１８０の立ち上がりの検出に応じて、ＰＵ制御信号の論理レベルは、図６の遷移矢印６１４及び６１６が示すように変化する。ＰＵ信号のアクティブ論理レベルからイナクティブ論理レベルへの遷移は、ｔ1におけるＣＬＫ＿ＦＢのエッジと、ｔ2におけるＣＬＫ＿１８０のエッジとの間の時間と実質的に同等な時間の終わりを示す。
定常状態では、ＣＬＫ＿ＦＢの立ち上がりによって引き起こされるＰＵ及びＰＤ信号の変化が、ＣＬＫ＿ＲＥＦ信号の立ち上がりによって引き起こされたＰＤ信号の前回の変化に続くクロック周期の約４分の１で発生する。ＣＬＫ＿ＲＥＦとＣＬＫ＿ＦＢとの立ち上がりの間の概略４分の１クロック周期の間、放電が起こり、充電は起こらない。また定常状態では、ＣＬＫ＿１８０の立ち上がりによって引き起こされるＰＵ信号の変化が、ＣＬＫ＿ＦＢ信号の立ち上がりによって引き起こされたＰＵ及びＰＤ信号の前回の変化に続くクロック周期の約４分の１で発生する。ＣＬＫ＿ＦＢとＣＬＫ＿１８０との立ち上がりの間の概略４分の１クロック周期の間、充電が起こり、放電は起こらない。
残りのクロック周期の間、充電または放電のいずれも起こらない。例えば、時間ｔ2と時間ｔ4との間の１／２クロック周期の間（図６のタイミング図参照）には、充電または放電のいずれも起こらない（即ち、位相検出器５００からのＰＵ及びＰＤ信号は、ＤＬＬのチャージポンプのスイッチングトランジスタの双方を、クロック周期の半分の間同時にオフに切り替え、それによりループフィルタキャパシタはその期間充電または放電のいずれも行わない）。これに対して、図３の位相検出器３０８の時間ｔ2からｔ4に対応する期間中、充電及び放電が起きている（図４のタイミング図のＰＵ及びＰＤ信号の論理レベル参照）。このように、位相検出器５００は、位相検出器３０８に比べて、低消費電力でＤＬＬの実装を可能とするという利点を有し得る。
位相検出器５００は、本開示の先の段落で既に説明した基準クロック信号の必要性を解消する。換言すれば、位相検出器５００は、移相のために用いられる２つの基準クロック信号を通常供給するマスターＤＬＬまたはＰＬＬを利用可能にする必要性を解消する。（しかしながら、前述し、また以下でさらに詳述するように、いくつかの例では、位相検出器に意図する動作を行わせるために、ＣＬＫ＿１８０信号が位相検出器に供給される）。
図示した位相検出器５００の付加的な特徴が、レベル応動型というよりはむしろエッジ作動型であるということが分かるであろう。通常、エッジ作動型位相検出器は、レベル応動型位相検出器が拘束されるようなデューティ・サイクル要件によって拘束されることはない。
図示した位相検出器５００によって生成されるのと同様の位相制御信号が、位相検出器５００のそれとは異なる論理ゲート及び回路からなる代替の位相検出器によっても生成可能なことも当業者には分かるであろう。例えば、ＣＬＫ＿ＲＥＦがデューティ・サイクル５０パーセントのクロックである場合に、Ｄフリップフロップ５０６を立ち上がり作動型ではなく立ち下り作動型のものに交換して、ＣＬＫ＿ＲＥＦを置換されたＤフリップフロップに印加することにより、ＣＬＫ＿１８０の必要性が解消される。ＣＬＫ＿ＲＥＦ信号の立ち上がりによりＤフリップフロップ５０４及び５１０が作動し、Ｄフリップフロップ５０６の代わりに設けられたフリップフロップは、立ち下り（立ち上がりに連続する次のエッジ）により作動する。位相検出器を有するいくつかのシステムで上記の実装が可能であるものの、少なくともいくつかの場合では、デューティ・サイクル５０パーセントのクロックを生成し利用可能とするのが難しい場合がある。
いくつかの実施形態において、生成された位相制御信号は、図示された位相検出器５００の特徴である同じ論理レベルの遷移を示さないことがある。簡単な例として、位相検出器とスイッチングトランジスタ３２４及び３３６（図３）のゲートの間の経路に沿ってインバータを付加する場合、当業者は、前述したクロックのエッジに同様に応答しながらも、生成される位相制御信号が位相検出器５００に生成される位相制御信号とは反対のビット（論理レベル）シーケンスを有するように位相検出器の設計を簡単に変更できるであろう。
他の代替位相検出器の例も考えられる。例えば、クロックの立ち上がりではなくクロックの立ち下りに応答する位相検出器を実現するために、図示した位相検出器５００を変更することは当業者には単純明快であることが分かるであろう。そのような位相検出器は、図示した位相検出器５００に関連する効果及び便益と実質的に同じものを少なくとも実現することができるであろう。
次に図７を参照する。図７は一実施形態にかかるチャージポンプ７００の回路図である。技術上知られているように、チャージポンプ回路はより高いまたより低い電圧のいずれかを生成するためにキャパシタを用いる。ＰＬＬに関しては、ＰＬＬのＶＣＯに印加される制御電圧を供給するためにチャージポンプを用いることができる。ＤＬＬに関しては、ＤＬＬのＶＣＤＬに対して制御電圧を供給するためにチャージポンプを用いることができる。
次に図示したチャージポンプ７００のソース部を参照すると、この部分には二次スイッチングトランジスタ７０６、７０８、二次ソーシングトランジスタ７１０、７１２、及び選択トランジスタ７１６、７２０が設けられている。電流が一次スイッチングトランジスタ７２２及び一次ソーシングトランジスタ７２４を流れる時に、選択トランジスタ７２０のゲート７２６に論理「０」信号が印加されると、電流は二次スイッチングトランジスタ７０８及び二次ソーシングトランジスタ７１２にのみ流れ、選択トランジスタ７１６のゲート７２８に同様の論理「０」信号が印加されると、電流は二次スイッチングトランジスタ７０６及び二次ソーシングトランジスタ７１０にのみ流れる。
従って、選択トランジスタ７１６及び７２０の１つまたはそれ以上を非導通にすると、二次ソーシングトランジスタ７１０及び７１２の１つまたはそれ以上を介した電流のソーシングを不能にすることができる。ここに示す実施形態では、ゲート７２６は、イネーブル信号ｅｐ［０］によって制御され、ゲート７５６はイネーブル信号ｅｎ［０］によって制御される一方、ゲート７２８及び７５８は、それぞれイネーブル信号ｅｐ［Ｍ］及びｅｎ［Ｎ］によって制御される。Ｍ及びＮは０より大きい整数値であり、図７の回路には任意数の選択トランジスタ及び二次スイッチングトランジスタを含めることができる。様々な他の実施形態では、ＮはＭと同じであってもよく、またＮはＭと異なっていてもよい。ソーシングトランジスタ７１０、７１２及び７２４を介してソーシングされる電流の合計であるＩMはＩrefに追従する。
図示したチャージポンプ７００のシンク部には、二次スイッチングトランジスタ７３２、７３４、二次シンキングトランジスタ７３８、７４０、及び選択トランジスタ７４４及び７４６が設けられている。電流が一次スイッチングトランジスタ７５０及び一次シンキングトランジスタ７５４を流れる時に、選択トランジスタ７４６のゲート７５６に論理「１」信号が印加されると、電流は二次スイッチングトランジスタ７３４及び二次シンキングトランジスタ７４０にのみ流れ、選択トランジスタ７４４のゲート７５８に同様の論理「１」信号が印加されると、電流は二次スイッチングトランジスタ７３２及び二次シンキングトランジスタ７３８にのみ流れる。従って、選択トランジスタ７４４及び７４６の１つまたはそれ以上を非導通にすると、二次シンキングトランジスタ７３８及び７４０の１つまたはそれ以上を介した電流のシンキングを不能にすることができる。シンキングトランジスタ７３８、７４０及び７５４を介してシンクされた電流の合計であるＩNは、Ｉrefに追従する。
当業者に分かるように、ソース部の電流ＩMはソーシングトランジスタ７１０、７１２、及び７２４の３つ全てが電流をソーシングしている時に最も大きくなり、ＩMは、選択トランジスタ７１６及び７２０の１つまたはそれ以上がオフにされ、そのため二次ソーシングトランジスタ７１０及び７１２の１つまたはそれ以上が付加電流をソーシングしない時により小さくなる。同様に、シンク部の電流ＩNは、シンキングトランジスタ７３８、７４０、及び７５４の全てが電流をシンキングしている時に最も大きくなる。しかしながら、ＩNは、選択トランジスタ７４４及び７４６の１つまたはそれ以上がオフにされ、そのために二次シンキングトランジスタ７３２及び７３４の１つまたはそれ以上が付加電流をシンキングしない時に小さくなる。このように、図示したチャージポンプ７００は、チャージポンプ電流のスケーリングを行うことを可能にする。
図示したチャージポンプ７００において、定常状態に対応する移相量は概略下記の数式（１）のようになる。
（１）移相量＝１８０＊ＩN／（ＩM＋ＩN）
上述したチャージポンプ電流のスケーリングによって、移相量の微細な調整を行う能力が提供されることが分かるであろう。また、もしＩN及びＩMがそれぞれ（Ｎ＋１）＊Ｉref及び（Ｍ＋１）＊Ｉrefで表わされ、Ｎ及びＭが電流ミラー比を表わす場合、下記の数式（２）で表わされる関係も成り立つ。
（２）移相量＝１８０＊（Ｎ＋１）／（Ｍ＋Ｎ＋２）
当業者には分かるように、チャージポンプ７００を備えるシステムはまた、選択トランジスタ７１６、７２０、７４４及び７４６のどれかが導通または非導通になるように制御するイネーブル信号を供給するレジスタを有するメインコントローラを備えることができる。特に、そのようなメインコントローラのレジスタからのイネーブル信号のそれぞれは、ゲート７２６、７２８、７５６及び７５８の１つに印加され得る。図７の実施形態の他の例では、任意数の選択トランジスタ及び対応する二次スイッチングトランジスタを備えることができる。これらの選択トランジスタ及び対応する二次スイッチングトランジスタは、明示した選択トランジスタ及び二次トランジスタと同一の大きさにして、電流ＩM及びＩNの実質的に直線的なスケーリングを実現することができる。あるいは、これらのトランジスタを異なる大きさにして電流ＩM及びＩNの非直線的なスケーリングを実現することができる。さらに、イネーブル信号を任意数、任意に組み合わせてアクティブ論理レベルで駆動し、それらに対応する選択トランジスタをオンにすることができる。
図８は、別の実施形態にかかるチャージポンプ８００の回路図である。以下の説明から明らかとなるように、チャージポンプ８００は図７のチャージポンプ７００と同様に、チャージポンプ電流をスケーリングする。
図示したチャージポンプ８００のソース部には、Ｍ個のソーシングトランジスタ（そのうちの２つが示され、８０８及び８１０と表記されている）、Ｍ個の伝送ゲート（そのうちの２つが示され、８０４及び８０５と表記されている）、Ｍ個のプルアップトランジスタ（そのうちの２つが示され、８０６及び８０７と表記されている）、ミラーマスタートランジスタ８１４、及びスイッチングトランジスタ８１６が設けられている。マスタートランジスタ８１４がソーシングトランジスタに電流をミラーするための経路を、挿入された伝送ゲート８０４及び／または８０５が有効（enable）にした時にのみ、ミラーマスタートランジスタ８１４は、ソーシングトランジスタ８０８及び８１０の１つまたはそれ以上に電流をミラーすることができる。
このように、伝送ゲートを通る経路が不能にされれば、Ｍ個のソーストランジスタの１つまたはそれ以上を介した電流のソーシングを不能にすることができる。それとは対照的に、ソーシングトランジスタ８１３を介した電流のソーシングは、伝送ゲート８０４のいずれの影響も受けない。ソーストランジスタ８０８、８１０、８１２及び８１３を介してソーシングされた電流の合計であるＩMは、Ｉrefに追従する。
チャージポンプ８００のシンク部には、Ｎ個のシンキングトランジスタ（そのうちの２つが示され、８２６及び８２８と表記されている）、Ｎ個の伝送ゲート（そのうちの２つが示され、８２２及び８２３と表記されている）、Ｎ個のプルダウントランジスタ（そのうちの２つが示され、８２４及び８２５と表記されている）、ミラーマスタートランジスタ８３４、及びスイッチングトランジスタ８３６が設けられている。上記と同様、マスタートランジスタ８３４がシンキングトランジスタに電流をミラーするための経路を、挿入された伝送ゲート８２２及び／または８２３が有効にした時にのみ、ミラーマスタートランジスタ８３４は、シンキングトランジスタ８２６及び８２８の１つまたはそれ以上に対して電流をミラーすることができる。
もしＮ個の伝送ゲートの１つまたはそれ以上がシンキングトランジスタとマスタートランジスタ８３４との間の経路を閉じるようにすると、電流はそれ／それらのシンキングトランジスタにミラーされない。このように、もし伝送ゲートを通る経路が不能にされれば、Ｎ個のシンキングトランジスタの１つまたはそれ以上を介した電流のシンキングを不能にすることができる。それとは対照的に、シンキングトランジスタ８３１を介した電流のソーシングは、Ｎ個の伝送ゲートのどれからも影響を受けない。シンキングトランジスタ８２６、８２８、８３０及び８３１を介してシンクされた電流の合計であるＩNは、Ｉrefに追従する。
当業者には分かるように、プルアップ及びプルダウントランジスタ８０６、８０７、８２４及び８２５は、ソーシング及びシンキングトランジスタがそれらに対応する伝送ゲートがオフの時にオンにならないようにする。また、チャージポンプ８００のソース部のＭ個の伝送ゲートのそれぞれを、例えば伝送ゲートの使用により得られるのと同様の結果を得ることができるＰＭＯＳトランジスタに置き換えることができることが分かるであろう。同様に、チャージポンプ８００のシンク部のＮ個の伝送ゲートのそれぞれを、例えば伝送ゲートの使用により得られるのと同様の結果を得ることができるＮＭＯＳトランジスタに置き換えることができる。
図８を引き続き参照すると、ソーシング電流ＩMは、ソーシングトランジスタ８０８、８１０及び８１３の３つ全てが電流をソーシングする時に最も大きくなり、３つのトランジスタ全てよりも少ない時により小さくなることが明らかであろう。同様に、ＩNはシンキングトランジスタ８２６、８２８及び８３１の３つ全てが電流をシンキングする時に最も大きくなり、ＩNは３つ全てよりも少ないシンキングトランジスタが電流をシンキングする時により小さくなることが分かる。このように、図示したチャージポンプ８００はチャージポンプ電流のスケーリングを行うことを可能にする。
図示したチャージポンプ８００において、定常状態に対応する移相量は、概略下記の数式（３）のようになる。
（３）移相量＝１８０＊ＩN／（ＩM＋ＩN）
前述したチャージポンプ電流のスケーリングによって、移相量の微細な調整を行う能力が提供されることが分かるであろう。また、もしＩN及びＩMがそれぞれ（Ｎ＋１）＊Ｉref及び（Ｍ＋１）＊Ｉrefで表わされ、Ｎ及びＭが電流ミラー比を表わす場合、下記の数式（４）で表わされる関係も成り立つ。
（４）移相量＝１８０＊（Ｎ＋１）／（Ｍ＋Ｎ＋２）
当業者には分かるように、チャージポンプ８００を備えるシステムはまた、チャージポンプ８００のソース部のＭ個の伝送ゲートが有効または不能となるように制御し、またチャージポンプ８００のソース部のＭ個のプルアップトランジスタのどれかを導通または非導通となるように制御するイネーブル信号ｅｐ［Ｍ：０］及びｅｐｂ［Ｍ：０］を供給するレジスタを有するメインコントローラを備えることができる。特に、そのようなメインコントローラのレジスタからのイネーブル信号のそれぞれは、伝送ゲート及び／またはプルアップ／プルダウントランジスタのゲートの少なくとも１つに印加され得る。同様のイネーブル信号を、チャージポンプ８００のシンク部で同様な制御を行うために同様に供給することもできる。
図９は、さらに別の実施形態にかかるチャージポンプ９００の回路図である。ソーシングトランジスタ３２８、シンキングトランジスタ３３２、電流ミラー３４４及びスイッチングトランジスタ３２４、３３６の動作は前述した。よって詳細に前述したものを繰り返す必要はない。先に示したチャージポンプの実施形態では、ＰＵまたはＰＤがアクティブ論理レベルにある時に供給される電流ＩM及びＩNの大きさは、二次スイッチングトランジスタ、二次ソーシングトランジスタ、及び選択トランジスタを選択的にオンにすることで調整可能である。これは、制御信号ＰＵ及びＰＤを受信するトランジスタが、ソーシング及びシンキングトランジスタに対して直列であるという例示したチャージポンプ回路の構成によるものである。図９に例示される実施形態では、電流ＩM及びＩNに対してオフセット電流を独立して印加することができる。通常、これらのオフセット電流は連続的に生成される。
少なくとも１つの例では、スイッチングトランジスタ３２４及び３３６のゲートに印加されるＰＵ及びＰＤ信号が、位相周波数検出器（ＰＦＤ）、例えばベスト・ローランド・Ｅ、『位相ロックループ：設計、シミュレーション、及びアプリケーション』第４版、マグローヒル、１９９９年、９２〜１０２頁（“Phase-Locked Loops: Design, Simulation, and Applications, 4th Edition", Best, Roland E., McGraw-Hill, 1999, pgs92-102）に記載のＰＦＤによって生成される。
次に、チャージポンプ９００のソース部に注目すると、例示した実施形態では、オフセット電流ＩOFFSETPを生成する第１プログラマブルトランジスタアレイ９０２を備える補助ソース回路が設けられている。Ｍ対のＰＭＯＳトランジスタの内の３対が、各対のトランジスタが直列に接続された状態で、図示したプログラマブルトランジスタアレイ９０２内に示されている。例示した実施形態では、各対における電流ソーシングを制御する回路は、選択トランジスタを備える。選択トランジスタ９０６、９０８及び９１０のそれぞれは、ドレインがＶddに連結され、ソースがソーシングトランジスタ９１２、９１４及び９１６の１つのドレインに電気的に接続されている。
図示したチャージポンプ９００はまた、チャージポンプ９００のシンク部に補助シンク回路を備える。例示した実施形態では、補助シンク回路は、オフセット電流ＩOFFSETNを生成する第２プログラマブルトランジスタアレイ９０４を備える。Ｎ対のＮＭＯＳトランジスタの内の３対が、各対のトランジスタが直列に接続された状態で、図示したプログラマブルトランジスタアレイ９０４内に示されている。例示した実施形態では、各対における電流シンキングを制御する回路は、選択トランジスタを備える。３つの選択トランジスタ９２０、９２２及び９２４が図示されている。選択トランジスタ９２０、９２２及び９２４のそれぞれは、ドレインが接地電位に連結され、ソースがシンキングトランジスタ９２８、９３０及び９３２のドレインの１つに連結されている。
正の移相生成電流であり、ソーシングトランジスタ９１２、９１４及び９１６を介してソースされた電流の合計であるＩOFFSETPは、チャージポンプ電流に追従する。動作において、選択トランジスタ９０６、９０８及び９１０の１つまたはそれ以上をオンまたはオフにすることで、チャージポンプ９００のソース部のＩOFFSETPを増加または減少させることができる。選択トランジスタ９０６、９０８及び９１０は、それぞれのゲート９３６、９４０及び９４２に論理ロー信号を印加することでオンにすることができる。
負の移相生成電流であり、シンキングトランジスタ９２８、９３０及び９３２を介してシンクされた電流の合計であるＩOFFSETNは、チャージポンプ電流に追従する。動作において、選択トランジスタ９２０、９２２及び９２４の１つまたはそれ以上をオンまたはオフにすることで、チャージポンプ９００のシンク部のＩOFFSETNを増加または減少させることができる。選択トランジスタ９２０、９２２及び９２４は、それぞれのゲート９４６、９４８及び９５０に論理ハイ信号が印加されるとオンになる。
オフセット電流を用いて移相を発生させることができることが分かるであろう。例えば、図示したチャージポンプ９００における移相量は、ＩOFFSETPとＩOFFSETNとの差に３６０を掛けてＩMで割ったものと等しい。いくつかの例では、プログラマブルアレイ９０２のソーシングトランジスタは、Ｍ番目から１番目にかけて漸増するデバイスチャンネルＷ/Ｌ比を有し、プログラマブルアレイ９０４のシンクトランジスタは、Ｎ番目から１番目にかけて漸増するデバイスチャンネルＷ/Ｌ比を有する。例えば、一例ではトランジスタ９１６及び９３２は、トランジスタ３２８及び３３２のデバイスチャンネルＷ/Ｌ比の１／２である等しいデバイスチャンネルＷ/Ｌ比を有し、トランジスタ９１４及び９３０は、トランジスタ３２８及び３３２のデバイスチャンネルＷ/Ｌ比の１／３であるデバイスチャンネルＷ/Ｌ比を有し、トランジスタ９１２及び９２８は、トランジスタ３２８及び３３２のデバイスチャンネルＷ/Ｌ比の１／４であるデバイスチャンネルＷ/Ｌ比を有する。
これらの例の値により、様々な異なる移相量を実現することができる。例えば、選択トランジスタ９０６、９１０、９２２及び９２４がオフにされ、選択トランジスタ９０８及び９２０がオンにされると、移相量は（１／３−１／４）＊３６０°＝３０°となる。あるいは、選択トランジスタ９１０、９２２及び９４４がオフされ、選択トランジスタ９０６、９０８及び９２０がオンにされると、移相量は（１／３＋１／４）−１／４）＊３６０°＝１２０°となる。上記例では、かなり精細かまたはより粗いかのどちらかの移相調整に対応するために、ソーシングトランジスタのそれぞれは異なる比率を有するが、別の例ではソーシングトランジスタはそれぞれ同じ比率を有することができる。
当業者には分かるように、チャージポンプ９００を備えるシステムはまた、選択トランジスタ９０６、９０８、９１０、９２２及び９２４が導通または非導通となるように制御するイネーブル信号を供給するレジスタを有するメインコントローラを備えることができる。特に、そのようなメインコントローラのレジスタからのイネーブル信号のそれぞれは、ゲート９３６、９４０、９４２、９４６、９４８及び９５０の１つに印加され得る。
チャージポンプ９００がＰＬＬの設計に盛り込まれた場合、当業者には分かるように、図示した抵抗器９８８などの抵抗器が一般的にキャパシタ３４０に対して直列に付加される。それとは対照的に、チャージポンプ９００がＤＬＬの設計に盛り込まれた場合には、抵抗器９８８は設けられないであろう。
図１０はさらに別の実施形態におけるチャージポンプ１０００の回路図である。この回路は、ＩMならびにＩNに対して独立して印加でき、また一般的には連続的に生成されるオフセット電流を供給する。図９の実施形態の回路は、ソーシングトランジスタ３２８及びシンキングトランジスタ３３２に直接接続された第１及び第２プログラマブルトランジスタアレイを有する。それにより、オフセット電流が直接生成される。他方、本実施形態の回路では、その第１及び第２プログラマブルトランジスタアレイを用いて、オフセット電流を生成するオフセット生成回路を制御する。ソーシングトランジスタ３２８、シンキングトランジスタ３３２、電流ミラー３４４及びスイッチングトランジスタ３２４、３３６の動作は前述した。よって詳細に前述したものを繰り返す必要はない。少なくとも１つの例では、スイッチングトランジスタ３２４及び３３６のゲートに印加されるＰＵ及びＰＤ信号は、上述の説明において参照したローランド・Ｅ・ベストの文献に記載されている種類のＰＦＤによって生成される。
チャージポンプ１０００のソース部を参照すると、例示した実施形態ではプログラマブルトランジスタアレイ１００２、バイアストランジスタ１０５６、電流ソーストランジスタ１０５８、及びトランジスタ１０６０を備える補助ソース回路が設けられている。図示したプログラマブルトランジスタアレイ１００２は、各対のトランジスタが直列に接続されたＭ＋１対のＰＭＯＳトランジスタを含む。選択トランジスタ１００６、１００８及び１０１０のそれぞれは、ドレインがＶddに連結され、ソースがゲート−ドレイン接続型トランジスタ１０１２、１０１４及び１０１６のうちの１つのドレインに電気的に接続されている。前述のように、いくつかの例ではゲート−ドレイン接続型トランジスタのそれぞれは同じ比率を有し、他の例ではゲート−ドレイン接続型トランジスタのそれぞれは異なる比率を有する。後で説明するように、付加的なＰＭＯＳトランジスタ１０１８、１０１９の対が（ある一定の条件下で）較正オフセット電流からのずれを防ぐために設けられている。
チャージポンプ１０００のシンク部を参照すると、例示した実施形態ではプログラマブルトランジスタアレイ１００４、バイアストランジスタ１０５２、電流シンクトランジスタ１０５４、及びトランジスタ１０６４を備える補助シンク回路が設けられている。図示したプログラマブルトランジスタアレイ１００４は、各対のトランジスタが直列に接続されたＮ＋１対のＮＭＯＳトランジスタを含む。選択トランジスタ１０２０、１０２２及び１０２４のそれぞれは、ドレインが接地電位に連結され、ソースがゲート−ドレイン接続型トランジスタ１０２８、１０３０及び１０３２のドレインの１つに連結されている。付加的なＮＭＯＳトランジスタ１０３３、１０３４の対が（ある一定の条件下で）較正オフセット電流からのずれを防ぐために設けられている。
図示したチャージポンプ１０００のソース部のトランジスタアレイ１００２は、オフセット電流ＩOFFSETPを設定するために設けられている。また、後に詳述するように、ソーシングトランジスタ１０５８を介した電流のソーシングを制御する回路は、トランジスタアレイ１００２を備えることが分かるであろう。図示したチャージポンプ１０００のシンク部のトランジスタアレイ１００４は、オフセット電流ＩOFFSETNを設定するために設けられている。また、後で詳述するように、シンキングトランジスタ１０５４を介した電流のシンキングを制御する回路は、トランジスタアレイ１００４を備えることが分かるであろう。
図示した例では、ＩrefのＰＭＯＳＦＥＴと電流ミラー関係にあるトランジスタ１０５２は、ＦＥＴ３２８及びＩrefのＰＭＯＳＦＥＴと同じデバイスチャンネルＷ／Ｌ比を有する。また、ゲート−ドレイン接続型トランジスタ１０２８、１０３０及び１０３２のそれぞれは、シンキングトランジスタ１０５４と同じデバイスチャンネルＷ/Ｌ比を有し、シンキングトランジスタ１０５４はトランジスタアレイ１００４と電流ミラー関係にあり、そのためシンキングトランジスタ１０５４を介した電流のシンキングは、トランジスタアレイ１００４によって制御される。
さらに、前述したような相対値を有するデバイスチャンネルＷ/Ｌ比によって、ＩOFFSETNの大きさは概略Ｉref／（Ｈ＋１）（Ｈはトランジスタアレイ１００４内のオン状態の選択トランジスタの数であり、Ｈはトランジスタアレイ１００４内の選択トランジスタの総数であるＮ以下の整数）となる。相対デバイスチャンネルＷ／Ｌ比を変更することによる効果が当業者には分かるであろう。例えば、他の全ての要素が同じである状態で、トランジスタ１０５２のデバイスチャンネルＷ/Ｌ比のパーセント増／減は、それに対応してＩOFFSETNの大きさのパーセント増／減を等しくもたらす。
図示した例では、ＩrefのＮＭＯＳＦＥＴと電流ミラー関係にあるトランジスタ１０５６は、ＦＥＴ３３２及びＩrefのＮＭＯＳＦＥＴと同じデバイスチャンネルＷ／Ｌ比を有する。また、ゲート−ドレイン接続型トランジスタ１０１２、１０１４及び１０１６のそれぞれは、ソーシングトランジスタ１０５８と同じデバイスチャンネルＷ/Ｌ比を有し、ソーシングトランジスタ１０５８はトランジスタアレイ１００２と電流ミラー関係にあり、そのためソーシングトランジスタ１０５８を介した電流のソーシングが、トランジスタアレイ１００２によって制御される。
さらに、前述したような相対値を有する相対デバイスチャンネルＷ/Ｌ比によって、ＩOFFSETPの大きさは概略Ｉref／（Ｇ＋１）（Ｇはトランジスタアレイ１００２内のオン状態の選択トランジスタの数であり、Ｇはトランジスタアレイ１００２内の選択トランジスタの総数であるＭ以下の整数）となる。相対デバイスチャンネルＷ／Ｌ比を変更することによる効果が当業者には分かるであろう。例えば、他の全ての要素が同じである状態で、トランジスタ１０５６のデバイスチャンネルＷ/Ｌ比のパーセント増／減は、それに対応してＩOFFSETPの大きさのパーセント増／減を等しくもたらす。
図９に関連して前述したように、図示したチャージポンプ１０００における移相量は、ＩOFFSETPとＩOFFSETNとの差に３６０を掛けてＩMで割ったものと等しい。先に定義した変数Ｇ及びＨを代入して、移相量は３６０＊（１／（Ｇ＋１）−１／（Ｈ＋１））のように表わすことができることが分かる。このように、動作において、選択トランジスタ１００６、１００８及び１０１０の１つまたはそれ以上をオンまたはオフにすることで、チャージポンプ１０００のソース部のＩOFFSETPを増加または減少させることができる。選択トランジスタ１００６、１００８及び１０１０は、論理ロー信号をそれらのゲート１０３６、１０４０及び１０４２のそれぞれに、制御信号ｅｐ[Ｍ：０]を介して印加することでオンになる。同様に、選択トランジスタ１０２０、１０２２及び１０２４の１つまたはそれ以上をオンまたはオフにすることで、チャージポンプ１０００のシンク部のＩOFFSETNを増加または減少させることができる。選択トランジスタ１０２０、１０２２及び１０２４は、論理ハイ信号をそれらのゲート１０４６、１０４８及び１０５０のそれぞれに、制御信号ｅｎ[Ｎ：０]を介して印加することでオンになる。
当業者に分かるように、チャージポンプ１０００を備えるシステムはまた、選択トランジスタ１００６、１００８、１０１０、１０２０、１０２２及び１０２４が導通または非導通となるように制御するイネーブル信号を供給するレジスタを有するメインコントローラを備えることができる。特に、そのようなメインコントローラのレジスタからのイネーブル信号のそれぞれは、ゲート１０３６、１０４０、１０４２、１０４６、１０４８及び１０５０の１つに印加されうる。
オフセット発生器はトランジスタ１０６０、１０６４、１０５８及び１０５４を備え、トランジスタ１０６０と１０６４のそれぞれに付加的なイネーブル信号ｅｎ＿ｐ及びｅｎ＿ｎが印加される。トランジスタアレイ１００２にオン状態の選択トランジスタがない状況では、ｅｎ＿ｐはイナクティブ論理レベル（図示した例では論理ハイ）に設定され、トランジスタ１０１８、１０１９及び１０６０は、較正オフセット電流からのずれの防止を確実にするのに役立つ。例えば、バイアストランジスタ１０５６のドレインが接続されるノードにおける電圧は、浮遊が不可能となっている。同様に、トランジスタアレイ１００４にオン状態の選択トランジスタがない状況では、ｅｎ＿ｎはイナクティブ論理レベル（図示した例では論理ロー）に設定され、トランジスタ１０３３、１０３４及び１０６４は、較正オフセット電流からのずれの防止を確実にするのに役立つ。例えば、バイアストランジスタ１０５２のドレインが接続されるノードにおける電圧は、浮遊が不可能となっている。
Ｍ及びＮが１よりも大きい場合、チャージポンプ９００のＶCTRLノードと比べて、いくつかのトランジスタがチャージポンプ１０００のＶCTRLノードに直接接続されることが分かるであろう。その結果、チャージポンプ１０００のＶCTRLノードは、チャージポンプ９００に比べて容量負荷が少ない。また、チャージポンプ１０００がＰＬＬの設計に組み込まれた場合、当業者には分かるように、図示した抵抗器９８８などの抵抗器が一般的にキャパシタ３４０に対して直列に付加される。それとは対照的に、チャージポンプ１０００がＤＬＬの設計に組み込まれた場合には、抵抗器９８８は設けられないであろう。
移相量の微調整を行うためにチャージポンプ電流をスケーリングする数々の回路及び方法を説明し例示した。これらの回路及び方法は、当業者によって変更可能であることが明らかであり、それによりここで説明したチャージポンプ電流スケーリング回路及び方法と少なくともいくつかの重要な類似点を共有する他の回路及び方法を得ることができる。
例えば、ＰＵ及びＰＤ制御信号の論理レベルに関係なく、オフセット電流が継続的にキャパシタ３４０にソース／追加され、及び／または、シンク／取り除かれるようにする回路をチャージポンプに組み込むことが可能である。いくつかの例では、そのような実装は、本開示で前述した実装よりもエネルギー効率が悪い。なお、図７及び図８に示す本発明の実施形態で例示したキャパシタ３４０は、ループフィルタの受動素子であってもよく、またはキャパシタ３４０はチャージポンプ７００及び８００の構成要素であってもよい。
実施形態にかかる移相における調整は、例えばテスト／較正中に及び／または動的に行うことができることが分かるであろう。
説明した実施形態のある程度の改造及び変更は可能である。従って、上記の実施形態は説明に役立てるためのものであって、制限するものではないと考えられるべきである。

Claims (2)

  1. 出力ノードに並列に接続されたキャパシタと、
    基準電流を生成する基準電流源と、
    前記キャパシタを前記基準電流に追従するソース電流により充電するとともに、前記キャパシタを前記基準電流に追従するシンク電流により放電させる一次電流スイッチング回路と、
    大きさの範囲を有する正の移相生成電流をソーシングトランジスタのゲート電圧に応じてソースするオフセット発生器と、前記ゲート電圧を供給するプログラマブルトランジスタアレイとを備えた補助ソース回路であり、前記ゲート電圧は少なくとも１つのソース選択信号に応じて調整可能であり、前記正の移相生成電流は前記ソース電流が追従する電流と同じ電流に追従する、補助ソース回路と、
    大きさの範囲を有する負の移相生成電流をソースする補助シンク回路であり、前記負の移相生成電流の大きさは少なくとも１つのシンク選択信号によって決定され、前記負の移相生成電流は前記シンク電流が追従する電流と同じ電流に追従する、補助シンク回路と
    を備えたチャージポンプ回路。
  2. 出力ノードに並列に接続されたキャパシタと、
    基準電流を生成する基準電流源と、
    前記キャパシタを前記基準電流に追従するソース電流により充電するとともに、前記キャパシタを前記基準電流に追従するシンク電流により放電させる一次電流スイッチング回路と、
    大きさの範囲を有する正の移相生成電流をソースする補助ソース回路であり、前記正の移相生成電流の大きさは少なくとも１つのソース選択信号によって決定され、前記正の移相生成電流は前記ソース電流が追従する電流と同じ電流に追従する、補助ソース回路と、
    大きさの範囲を有する負の移相生成電流をシンキングトランジスタのゲート電圧に応じてソースするオフセット発生器と、前記ゲート電圧を供給するプログラマブルトランジスタアレイとを備えた補助シンク回路であり、前記負の移相生成電流は前記シンク電流が追従する電流と同じ電流に追従する、補助シンク回路と、
    を備えたチャージポンプ回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2119012B1 (en) * 2007-01-30 2015-07-08 Conversant Intellectual Property Management Inc. Phase shifting in dll/pll
US9525337B2 (en) * 2014-04-24 2016-12-20 Qualcomm Incorporated Charge-recycling circuits
JP6227590B2 (ja) * 2015-04-09 2017-11-08 株式会社三共 遊技機
JP6227591B2 (ja) * 2015-04-10 2017-11-08 株式会社三共 遊技機
CN106330142B (zh) * 2015-06-17 2023-09-29 意法半导体研发(深圳)有限公司 时钟相移电路
TWI732558B (zh) * 2020-05-18 2021-07-01 華邦電子股份有限公司 延遲鎖相迴路裝置及其操作方法
US11677403B1 (en) * 2022-08-04 2023-06-13 Nanya Technology Corporation Delay lock loop circuit
CN115202426B (zh) * 2022-09-16 2023-02-14 中国电子科技集团公司第十四研究所 一种数字ldo电路

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4792705A (en) * 1986-03-14 1988-12-20 Western Digital Corporation Fast switching charge pump
JPH02172070A (ja) * 1988-12-23 1990-07-03 Hitachi Ltd 位相同期回路
JPH03136522A (ja) * 1989-10-23 1991-06-11 Mitsubishi Electric Corp 位相同期回路
JPH0451717A (ja) * 1990-06-20 1992-02-20 Hitachi Ltd 位相同期回路
JP2938562B2 (ja) * 1990-11-28 1999-08-23 株式会社日立製作所 位相同期回路ｉｃ
US5362990A (en) * 1993-06-02 1994-11-08 Motorola, Inc. Charge pump with a programmable pump current and system
US5453680A (en) * 1994-01-28 1995-09-26 Texas Instruments Incorporated Charge pump circuit and method
US5734279A (en) * 1996-11-07 1998-03-31 Northern Telecom Limited Charge Pump Circuit
JP4018221B2 (ja) * 1998-02-06 2007-12-05 富士通株式会社 チャージポンプ回路、ｐｌｌ回路、及び、ｐｌｌ周波数シンセサイザ
TW427072B (en) * 1998-07-28 2001-03-21 Topro Technology Inc Phase lock loop and charge pump circuit
US6067336A (en) * 1998-10-01 2000-05-23 Winbond Electronics Corporation Charge pump circuit
US6177844B1 (en) * 1999-01-08 2001-01-23 Altera Corporation Phase-locked loop or delay-locked loop circuitry for programmable logic devices
US6470060B1 (en) * 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
JP2000295098A (ja) * 1999-04-06 2000-10-20 Oki Electric Ind Co Ltd フェーズロックループ回路
US6204705B1 (en) * 1999-05-28 2001-03-20 Kendin Communications, Inc. Delay locked loop for sub-micron single-poly digital CMOS processes
JP2001007699A (ja) * 1999-06-22 2001-01-12 Sharp Corp チャージポンプ回路
JP3360667B2 (ja) * 1999-12-01 2002-12-24 日本電気株式会社 位相同期ループの同期方法、位相同期ループ及び該位相同期ループを備えた半導体装置
US6472914B2 (en) * 2000-01-21 2002-10-29 Texas Instruments Incorporated Process independent ultralow charge pump
KR100374631B1 (ko) * 2000-06-09 2003-03-04 삼성전자주식회사 전하펌프 회로
US6462594B1 (en) * 2000-11-08 2002-10-08 Xilinx, Inc. Digitally programmable phase-lock loop for high-speed data communications
US6483389B1 (en) * 2001-04-27 2002-11-19 Semtech Corporation Phase and frequency detector providing immunity to missing input clock pulses
JP3758186B2 (ja) * 2002-05-23 2006-03-22 横河電機株式会社 Ｐｌｌ回路
US6989698B2 (en) 2002-08-26 2006-01-24 Integrant Technologies Inc. Charge pump circuit for compensating mismatch of output currents
US20040066220A1 (en) * 2002-10-03 2004-04-08 Chun-Chieh Chen High-speed high-current programmable charge-pump circuit
US6903585B2 (en) * 2003-06-27 2005-06-07 Analog Devices, Inc. Pulse width modulated common mode feedback loop and method for differential charge pump
US7092689B1 (en) * 2003-09-11 2006-08-15 Xilinx Inc. Charge pump having sampling point adjustment
US7005896B2 (en) * 2003-09-29 2006-02-28 Via Technologies, Inc. High-speed low-noise charge pump
US7176733B2 (en) 2003-12-11 2007-02-13 Mosaid Technologies, Inc. High output impedance charge pump for PLL/DLL
JP2005260445A (ja) * 2004-03-10 2005-09-22 Seiko Epson Corp Ｐｌｌ回路並びにその製造方法及び使用方法
KR100538702B1 (ko) * 2004-08-02 2005-12-23 삼성전자주식회사 업/다운 전류 불균형을 제거한 차지 펌핑 방법 및 이를수행하기 위한 차지 펌프
KR100639677B1 (ko) * 2004-11-08 2006-10-30 삼성전자주식회사 위상 및 지연 동기 루프와 이를 구비한 반도체 메모리 장치
TWI283968B (en) * 2004-12-02 2007-07-11 Via Tech Inc Low noise charge pump for PLL-based frequence synthesis
JP4421467B2 (ja) * 2004-12-24 2010-02-24 パナソニック株式会社 位相同期回路
US7190201B2 (en) * 2005-02-03 2007-03-13 Mosaid Technologies, Inc. Method and apparatus for initializing a delay locked loop
JP4036868B2 (ja) * 2005-03-31 2008-01-23 日本テキサス・インスツルメンツ株式会社 遅延同期ループ回路
EP2119012B1 (en) * 2007-01-30 2015-07-08 Conversant Intellectual Property Management Inc. Phase shifting in dll/pll

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