JP2005260445A

JP2005260445A - Ｐｌｌ回路並びにその製造方法及び使用方法

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Publication number: JP2005260445A
Application number: JP2004067244A
Authority: JP
Inventors: Kiyotaka Morioka; 清孝森岡
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-03-10
Filing date: 2004-03-10
Publication date: 2005-09-22

Abstract

【課題】従来のＰＬＬ回路では、電圧制御発振器に印可する制御電圧を正確に規定することが困難であることから、生成される信号の周波数の位相が揺らぐという問題があった。
【解決手段】本発明に係るＰＬＬ回路は、電圧制御発振器と、チャージポンプと、ループフィルタとを含むＰＬＬ回路であって、チャージポンプは、充電電流及び放電電流を生成するカレントミラー回路であり、充電電流、放電電流を規定する第１、第２のトランジスタと、第１のトランジスタとゲート電圧が等しい第３のトランジスタと、第２のトランジスタとゲート電圧が等しい第４のトランジスタとから成るカレントミラー回路を備え、第１、第２、第３及び第４のトランジスタは、充電電流及び放電電流を実質的に相等しくするチャネル幅又はチャネル長を有する。
【選択図】図２

Description

本発明は、ＰＬＬ（Phase Locked Loop）回路並びにその製造方法及び使用方法に関する。

ＰＬＬ回路では、所望の周波数を有する信号を生成すべく、当該周波数に相当する制御電圧を規定するための充電電流の吐き出し及び放電電流の吸い込みを行うチャージポンプを有する。当該チャージポンプは、前記充電電流及び放電電流を供給し、しかも前記充電電流の大きさと放電電流のそれとを同一にすべく、複数のトランジスタからなる従来知られたカレントミラー回路から構成されている。

しかしながら、上記したカレントミラー回路における前記複数のトランジスタは、製造上の理由等のためにその特性が均一でないことから、上記した充電電流の大きさと放電電流のそれとが同一にならない。これにより、前記制御電圧を正確に規定することが困難となり、その結果、上記した生成される信号の周波数の位相が揺らぐという問題があった。

本発明に係るＰＬＬ回路によれば、上記した課題を解決すべく、周波数を規定するための制御電圧に基づき前記周波数を有する信号を生成する電圧制御発振器と、前記電圧制御発振器が生成すべき信号の周波数及び前記電圧制御発振器が生成した信号の周波数間の位相差により規定される充電電流の吐き出し及び放電電流の吸い込みを行うチャージポンプと、前記充電電流の吐き出し及び放電電流の吸い込みにより規定される前記制御電圧を前記電圧制御発振器に印加するループフィルタとを含むＰＬＬ回路であって、前記チャージポンプは、前記充電電流及び前記放電電流を生成すべく、前記充電電流を規定する第１のトランジスタと、前記放電電流を規定する第２のトランジスタと、前記第１のトランジスタとゲート電圧が等しい第３のトランジスタと、前記第２のトランジスタとゲート電圧が等しい第４のトランジスタとから成るカレントミラー回路であって、前記第１、第２、第３及び第４のトランジスタが、前記充電電流及び前記放電電流を実質的に相等しくするチャネル幅又はチャネル長を有する前記カレントミラー回路を備える。

本発明に係るＰＬＬ回路によれば、チャージポンプに含まれるカレントミラー回路を構成する前記第１、第２、第３及び第４のトランジスタが、前記充電電流及び前記放電電流を実質的に相等しくするチャネル幅又はチャネル長を有することから、前記カレントミラー回路は、前記充電電流及び前記放電電流を相等しく吐き出し及び吸い込みことが可能となり、これにより、生成される信号の周波数の位相が揺らぐことを低減することができる。

本発明に係る上記のＰＬＬ回路の製造方法は、前記第１、第２、第３及び第４のトランジスタのうちの１つのトランジスタが設けられるべき位置に複数のトランジスタを相互に並列接続する接続工程と、前記複数のトランジスタのうち、前記充電電流及び前記放電電流を実質的に相等しくするために前記１つのトランジスタが有すべきチャネル幅又はチャネル長と実質的に同一であるチャネル幅又はチャネル長を有する一のトランジスタを選択する選択工程とを含む。

上記した本発明に係るＰＬＬ回路の製造方法は、前記選択工程での前記一のトランジスタの選択に関する情報を記憶する記憶工程を更に含む。

上記した本発明に係るＰＬＬ回路の製造方法は、前記選択工程は、前記複数のトランジスタのうちの任意の一のトランジスタを仮選択する仮選択工程と、前記任意の一のトランジスタが仮選択されているときに流れる前記充電電流の大きさ及び前記放電電流の大きさを比較する比較工程と、前記比較工程での比較結果に基づき、前記任意の一のトランジスタ以外の他のトランジスタを再び仮選択する再仮選択工程とを有する。

本発明に係る、上記したＰＬＬ回路の製造方法により製造されたＰＬＬ回路の使用方法は、前記記憶工程で記憶された前記情報に基づき、前記複数のトランジスタのうち、前記一のトランジスタを再び選択する再選択工程とを含む。

本発明に係るＰＬＬ回路の実施例について図面を参照して説明する。

《ＰＬＬ回路》
図１は、具体例のＰＬＬ回路の構成を示す回路図である。具体例のＰＬＬ回路１は、従来知られた構成を有し、具体的には、図１に示されるように、位相比較器２０と、チャージポンプ２１と、ループフィルタ２２と、電圧制御発振器２３と、１／Ｎ分周器２４とを有する。

位相比較器２０は、水晶発振器のような基準クロック生成器（図示せず）から供給される基準クロックＳ_refの位相と、１／Ｎ分周器２４から出力される帰還クロックＳ_fbの位相とを比較し、詳しくは、両クロックの立上りエッジ同士又は立下りエッジ同士を比較し、両クロック間の時間差を表すパルス信号である時間差信号Ｓ_up又はＳ_dnをチャージポンプ２１へ出力する。位相比較器２０は、より正確には、帰還クロックＳ_fbが基準クロックＳ_refより遅れているときには、当該遅れ量を表す時間差信号Ｓ_upを出力し、帰還クロックＳ_fbが基準クロックＳ_refより進んでいるときには、当該進み量を表す時間差信号Ｓ_dnを出力する。

チャージポンプ２１は、概略的には、図１に示されるように、２つのスイッチＳＷ１、ＳＷ２からなる。当該２つのスイッチＳＷ１、ＳＷ２は、電源電圧及び接地電圧間に直列接続されており、また、時間差信号Ｓ_up又はＳ_dnによる開閉動作の制御を受ける。チャージポンプ２１では、位相比較器２０から時間差信号Ｓ_upが入力されると、当該時間差信号Ｓ_upが印加されている間、予め定められた値を有する、ループフィルタ２２を充電するための充電電流Ｉ_SOをループフィルタ２２へ吐き出し、他方で、位相比較器２０から時間差信号Ｓ_dnが入力されると、当該時間差信号Ｓ_dnが印加されている間、上記と同様な値を有する、ループフィルタ２２を放電するための放電電流Ｉ_Siをループフィルタ２２から吸い込む。

ループフィルタ２２は、相互に直列接続された抵抗器Ｒ及びコンデンサＣからなり、チャージポンプ２１が吐き出し又は吸い込む電流Ｉ_SO、Ｉ_Siを積分することにより、当該電流の積分値に対応しかつ平滑化された、電圧制御発振器２３の動作を制御するための制御電圧Ｖ_cntを生成する。

電圧制御発振器２３は、ループフィルタ２２から出力される制御電圧Ｖ_cntに大きさに対応した周波数ｆ_vcoを有する信号Ｓ_vcoを生成し、換言すれば、ロック電圧Ｖ_Lの大きさに対応したロック周波数ｆ_Lを有するロック信号Ｓ_Lを生成する。

１／Ｎ分周器２４は、電圧制御発振器２３から出力される信号Ｓ_vcoを１／Ｎの周波数に分周することにより帰還周波数ｆ_fbの帰還クロックＳ_fbを生成し、当該帰還クロックＳ_fbを位相比較器２０へ出力する。

上述したように、具体例のＰＬＬ回路１内の電圧制御発振器２３は、ロック電圧Ｖ_Lに対応するロック周波数ｆ_Lを有するロック信号Ｓ_Lを生成する。

《チャージポンプ》
〈構成〉
図２は、チャージポンプの構成を示す。チャージポンプ２１は、詳細には、図１に図示のスイッチＳＷ１、ＳＷ２に加えて、図２に図示されるように、定電流供給素子ＣＣと、トランジスタＴＲ、ＴＲＡ、ＴＲＢ１〜ＴＲＢｎ（ｎは、２以上の正整数）、ＴＲＣ、ＴＲＤと、スイッチＳＷＢ１〜ＳＷＢｎ、記憶素子Ｍとを含む。

定電流供給素子ＣＣ及びトランジスタＴＲは、相互に直列接続されており、また、トランジスタＴＲＡ、ＴＲＣもまた、相互に直列接続されている。加えて、トランジスタＴＲ、ＴＲＣのゲート電極は、相互に接続されており、即ち、等電圧に規定されている。これにより、カレントミラー回路を構成する。当該カレントミラー回路では、定電流供給素子ＣＣに流れる電流Ｉｃｃと同じ大きさの電流Ｉが、トランジスタＴＲＡ及びトランジスタＴＲＣ間に流れる。

複数のトランジスタＴＲＢ１〜ＴＲＢｎは、当該トランジスタＴＲＢ１〜ＴＲＢｎのうちの１つの選択により、スイッチＳＷ１、ＳＷ２に流すべき電流Ｉ_SO、Ｉ_Siを上述のトランジスタＴＲＡ、ＴＲＣに流れる電流Ｉと等しくするために、相互に異なる電流の流れ易さ、即ちチャネル幅ＷＢ１〜ＷＢｎを有している。トランジスタＴＲＢ１〜ＴＲＢｎは、相互に並列接続されており、また、複数のスイッチＳＷＢ１〜ＳＷＢｎのうちの一つと直列接続されており、さらに、それらのゲート電極は、トランジスタＴＲＡのゲート電極に接続されている。加えて、スイッチＳＷＢ１〜ＳＷＢｎは、スイッチＳＷ１に直列接続されている。

トランジスタＴＲＤは、複数のスイッチＳＷＢ１〜ＳＷＢｎ、スイッチＳＷ１、ＳＷ２を介して複数のトランジスタＴＲＢ１〜ＴＲＢｎと直列接続可能に設けられている。加えて、トランジスタＴＲＤとＴＲＣのゲート電極は、相互に接続されている。

トランジスタＴＲＡ、ＴＲＢ１〜ＴＲＢｎ、ＴＲＣ、ＴＲＤは、上記した接続関係を有することにより、カレントミラー回路を構成している。ここで、トランジスタＴＲＡ、ＴＲＣ、ＴＲＤのチャネル幅をＷＡ、ＷＣ、ＷＤで表し、また、例えば、トランジスタＴＲＢ１のチャネル幅をＷＢ１で表すと、ＷＢ１／ＷＡ＝ＷＤ／ＷＣの関係が成立するとき、当該カレントミラー回路では、トランジスタＴＲＢ１、ＳＷ１に流れる充電電流Ｉ_SOの大きさ及びトランジスタＴＲＤ、ＳＷ２に流れる放電電流Ｉ_Siの大きさは、それぞれ、トランジスタＴＲＡ、ＴＲＣに流れる電流Ｉの大きさと等しくなる。

記憶素子Ｍは、例えば、不揮発性メモリから成り、複数のトランジスタＴＲＢ１〜ＴＲＢｎのうちのいずれのトランジスタを選択すべきに関する情報を記憶するために、複数のトランジスタＴＲＢ１〜ＴＲＢｎに接続されている。

〈製造方法〉
次に、図２に図示のチャージポンプの製造方法及び使用方法について説明する。

工程Ｓ１：複数のトランジスタＴＲＢ１〜ＴＲＢｎを、トランジスタＴＲＡ、ＴＲＣ、ＴＲＤと協働してカレントミラー回路の機能を発揮し得るように設ける。即ち、複数のトランジスタＴＲＢ１〜ＴＲＢｎを相互に並列接続し、かつ複数のスイッチＳＷＢ１〜ＳＷＢｎと直列接続し、それらのゲート電極をトランジスタＴＲＡのゲート電極に接続する（接続工程）。

工程Ｓ２：複数のトランジスタＴＲＢ１〜ＴＲＢｎのうち、ＷＢｋ／ＷＡ＝ＷＤ／ＷＣを満足するようなトランジスタＴＲＢｋ（ｋは、１〜ｎのうちの任意の整数）を選択する（選択工程）。

図３は、選択工程に用いるユニットを示す。工程Ｓ２の選択工程に用いるユニット（以下、「選択用ユニット」という。）は、図３に示されるように、電流比較部ＣＭＰと、選択部ＳＥＬと、切換部ＳＷＴとからなる。

電流比較部ＣＭＰは、チャージポンプ２１における、複数のトランジスタＴＲＢ１〜ＴＲＢｎのうちの仮に選択された任意の一のトランジスタから、スイッチＳＷＢ１〜ＳＷＢｎのうち前記任意の一のトランジスタに対応するスイッチを介して流れる電流Ｉ₁の大きさと、トランジスタＴＲＤに流れる電流Ｉ₂の大きさとを比較すべく、オペアンプＯＰ１等からなる従来知られた電流−電圧変換回路と、オペアンプＯＰ２等からなる従来知られた電流−電圧変換回路と、オペアンプＯＰ３等からなる従来知られた反転増幅回路と、オペアンプＯＰ４からなる比較回路とを有する。電流比較部ＣＭＰは、電流Ｉ₁に対応する電圧Ｖ₁及び電流Ｉ₂に対応する電圧Ｖ₂を比較し、電流Ｉ₁と電流Ｉ₂と大きさの差を表す差信号Ｓ_dを出力する。ここで、電流比較部ＣＭＰが反転増幅回路を有する理由は、電流Ｉ１の流れる方向と電流Ｉ２の流れる方向が反対であることから、正負の符号を同一に統一する必要があるためである。

選択部ＳＥＬは、従来知られたカウンタＣＴＲとデコーダＤＥＣとから成り、カウンタＣＴＲは、電流比較部ＣＭＰから出力される差信号Ｓｄに基づき、カウントアップ又はカウントダウンを行い、デコーダＤＥＣは、カウンタＣＴＲから出力されるカウント信号Ｓ_Cに対応する、複数のトランジスタＴＲＢ１〜ＴＲＢｎを選択するための信号Ｓ_selをチャージポンプ２１内のスイッチＳＷＢ１〜ＳＷＢｎに出力する。

切換部ＳＷＴは、４つのスイッチＳＷａ、ＳＷｂ、ＳＷｃ、ＳＷｄから成る。スイッチＳＷａは、スイッチＳＷ１に直列接続されており、スイッチＳＷｂは、スイッチＳＷ２に直列接続されており、スイッチＳＷｃは、一端がスイッチＳＷ２及びトランジスタＴＲＤ間に接続され、他端が電流比較部ＣＭＰ内の一方の電流−電圧比較回路に接続されており、スイッチＳＷｄは、一端がチャージポンプ２１内の複数のスイッチＳＷＢ１〜ＳＷＢｎに接続され、他端が電流比較部ＣＭＰ内の他方の電流−電圧比較回路に接続されている。

上記した工程Ｓ２では、切換部ＳＷＴを用いて、スイッチＳＷａ、ＳＷｂを開状態かつスイッチＳＷｃ、ＳＷｄを閉状態にした後、複数のトランジスタＴＲＢ１〜ＴＲＢｎのうちの任意のトランジスタ、例えば、トランジスタＴＲＢｊ（ｊは、１からｎまでの範囲内の任意の整数）を仮選択すべく、当該トランジスタＴＲＢｊに対応するスイッチＳＷＢｊを閉状態にする（仮選択工程）。

次に、電流比較部ＣＭＰを用いて、トランジスタＴＲＢｊ、スイッチＳＷＢｊ、スイッチＳＷｄを経て流れる電流Ｉ₁と、トランジスタＴＲＤ、スイッチＳＷｃを経て流れる電流Ｉ₂とを比較する（比較工程）。選択部ＳＥＬ内では、カウンタＣＴＲは、前記した比較の結果、差信号Ｓ_dにより電流Ｉ₁が電流Ｉ₂より大きいことが示されるときには、カウントアップを行い、他方で、差信号Ｓ_dにより電流Ｉ₁が電流Ｉ₂より小さいことが示されるときには、カウントダウンを行う。

さらに、選択部ＳＥＬ内のデコーダＤＥＣは、上記のカウントアップ又はカウントダウンの結果として出力されるカウント信号Ｓ_cを、例えば、トランジスタＴＲＢｊに引き続きトランジスタＴＲＢ（ｊ＋１）又はＴＲＢ（ｊ−１）を選択するために必要な選択信号Ｓ_selを換算（デコード）し、当該選択信号Ｓ_selをスイッチＳＷＢ１〜ＳＷＢｎに出力する。これにより、トランジスタＴＲＢｊに引き続き、トランジスタＴＲＢ（ｊ＋１）又はＴＲＢ（ｊ−１）を再び仮選択し（再仮選択工程）、以後、トランジスタＴＲＢｊの場合と同様な比較、カウントアップ又はカウントダウン、並びに換算を行う。

上記した動作とは対照的に、電流比較部ＣＭＰから出力される差信号Ｓ_dにより電流Ｉ₁と電流Ｉ₂が実質的に等しいことが示されるときには、選択部ＳＥＬは、トランジスタＴＲＢｊを選択すべき旨を示す選択信号Ｓ_selをスイッチＳＷＢ１〜ＳＷＢｎに出力し続ける。これにより、トランジスタＴＲＢｊがＷＢｋ／ＷＡ＝ＷＤ／ＷＣを満足するようなトランジスタＴＲＢｋであると判断される。

工程Ｓ３：上述した工程Ｓ２において、トランジスタＴＲＢ１〜ＴＲＢｎのうち、ＷＢｋ／ＷＡ＝ＷＤ／ＷＣを満足するトランジスタＴＲＢｋを選択した後、選択信号Ｓ_selが示す選択情報、即ち、トランジスタＴＲＢｋを選択する旨の情報を記憶素子Ｍに書き込む（記憶工程）。

工程Ｓ４：図３に図示の切換部ＳＷＴ内のスイッチＳＷａ、ＳＷｂを開状態から閉状態に切り換え、かつＳＷｃ、ＳＷｄを閉状態から開状態に切り換える。これにより、図２に図示のチャージポンプ２１の製造、即ち、トランジスタＴＲＢｋの選択が完了する。

〈使用方法〉
工程Ｓ５：例えば、生産者（メーカ）が上記した工程Ｓ１〜Ｓ４を経て図２に図示のチャージポンプ２１でのトランジスタＴＲＢｋの選択が完了した、図１に図示のＰＬＬ回路１を製造した後、使用者（ユーザ）が当該ＰＬＬ回路１を使用するとき、使用者は、記憶素子Ｍから上記の選択情報を読み出し、当該選択情報に基づき、スイッチＳＷＢ１〜ＳＷＢｎのうち、上記したスイッチＳＷＢｋを再選択し、即ち、トランジスタＴＲＢｋを再選択した後、当該ＰＬＬ回路１に所望の周波数を有する信号Ｓ_Lの生成を開始させる（再選択工程）。

上述したように、実施例のＰＬＬ回路１では、チャージポンプ２１内でカレントミラー回路を構成するトランジスタＴＲＡ、ＴＲＢ１〜ＴＲＢｎのうちのＴＲＢｋ、ＴＲＣ、ＴＲＤが、充電電流Ｉ_SO及び放電電流Ｉ_Siを実質的に等しくするようなチャネル幅ＷＡ、ＷＢｋ、ＷＣ、ＷＤを有することから、前記したカレントミラー回路は、充電電流Ｉ_SO及び放電電流Ｉ_Siを相等しくループフィルタ２２に吐き出し又はループフィルタ２２から吸い込むことが可能となる。これにより、ＰＬＬ回路１が生成する信号の位相の揺らぎの発生を低減することが可能となる。

上記したＷＢｋ／ＷＡ＝ＷＤ／ＷＣを具備するチャネル幅ＷＢｋを選択し又再選択することに代えて、（ＷＢｋ／ＬＢｋ）／（ＷＡ／ＬＡ）＝（ＷＤ／ＬＤ）／（ＷＣ／ＬＣ）を具備するチャネル長ＬＢｋを有するトランジスタＴＲＢｋを選択することによっても、上記したと同様な効果を得ることができる。ここで、ＬＡ、ＬＢｋ、ＬＣ、ＬＤは、トランジスタＴＲＡ、ＴＲＢｋ、ＴＲＣ、ＴＲＤのチャネル長を表す。

実施例のＰＬＬ回路の構成を示す図。実施例のチャージポンプの構成を示す図。実施例の選択用回路の構成を示す図。

符号の説明

ＴＲＡ、ＴＲＢ１〜ＴＲＢｎ、ＴＲＣ、ＴＲＤトランジスタＳＷ１、ＳＷ２、ＳＷＢ１〜ＳＷＢｎスイッチ。

Claims

周波数を規定するための制御電圧に基づき前記周波数を有する信号を生成する電圧制御発振器と、
前記電圧制御発振器が生成すべき信号の周波数及び前記電圧制御発振器が生成した信号の周波数間の位相差により規定される充電電流の吐き出し及び放電電流の吸い込みを行うチャージポンプと、
前記充電電流の吐き出し及び放電電流の吸い込みにより規定される前記制御電圧を前記電圧制御発振器に印加するループフィルタとを含むＰＬＬ回路であって、
前記チャージポンプは、前記充電電流及び前記放電電流を生成すべく、前記充電電流を規定する第１のトランジスタと、前記放電電流を規定する第２のトランジスタと、前記第１のトランジスタとゲート電圧が等しい第３のトランジスタと、前記第２のトランジスタとゲート電圧が等しい第４のトランジスタとから成るカレントミラー回路であって、前記第１、第２、第３及び第４のトランジスタが、前記充電電流及び前記放電電流を実質的に相等しくするチャネル幅又はチャネル長を有する前記カレントミラー回路を備えることを特徴とするＰＬＬ回路。
請求項１記載のＰＬＬ回路の製造方法であって、
前記第１、第２、第３及び第４のトランジスタのうちの１つのトランジスタが設けられるべき位置に複数のトランジスタを相互に並列接続する接続工程と、
前記複数のトランジスタのうち、前記充電電流及び前記放電電流を実質的に相等しくするために前記１つのトランジスタが有すべきチャネル幅又はチャネル長と実質的に同一であるチャネル幅又はチャネル長を有する一のトランジスタを選択する選択工程とを含むことを特徴とするＰＬＬ回路の製造方法。
請求項２記載のＰＬＬ回路の製造方法であって、
前記選択工程での前記一のトランジスタの選択に関する情報を記憶する記憶工程を更に含むことを特徴とするＰＬＬ回路の製造方法。
請求項２記載のＰＬＬ回路の製造方法であって、
前記選択工程は、前記複数のトランジスタのうちの任意の一のトランジスタを仮選択する仮選択工程と、
前記任意の一のトランジスタが仮選択されているときに流れる前記充電電流の大きさ及び前記放電電流の大きさを比較する比較工程と、
前記比較工程での比較結果に基づき、前記任意の一のトランジスタ以外の他のトランジスタを再び仮選択する再仮選択工程とを有することを特徴とするＰＬＬ回路の製造方法。
請求項３記載のＰＬＬ回路を製造する方法により製造されたＰＬＬ回路の使用方法であって、
前記記憶工程で記憶された前記情報に基づき、前記複数のトランジスタのうち、前記一のトランジスタを再び選択する再選択工程とを含むことを特徴とするＰＬＬ回路の使用方法。