JPH09289447A - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

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JPH09289447A
JPH09289447A JP8099701A JP9970196A JPH09289447A JP H09289447 A JPH09289447 A JP H09289447A JP 8099701 A JP8099701 A JP 8099701A JP 9970196 A JP9970196 A JP 9970196A JP H09289447 A JPH09289447 A JP H09289447A
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voltage
controlled oscillator
circuit
voltage controlled
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Hidekazu Kikuchi
秀和 菊池
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Sony Corp
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 電圧制御発振器の感度の製造バラツキによっ
てＰＬＬ回路の応答帯域が変動する。 【解決手段】 入力信号に基づいて所定の周波数のクロ
ック信号を生成する本来のＰＬＬ回路１０に対して、こ
のＰＬＬ回路１０内の電圧制御発振器１４と特性がほぼ
等しい電圧制御発振器２４を有するダミーのＰＬＬ回路
２０を設け、このダミーのＰＬＬ回路２０内の電圧制御
発振器２４のロック電圧に基づいて本来のＰＬＬ回路１
０内のチャージポンプ回路１２の出力電流を制御するこ
とによって本来のＰＬＬ回路１０の利得を制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（Ｐｈａｓ
ｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関する。
【０００２】
【従来の技術】従来のＰＬＬ回路は、図６に示すよう
に、位相比較器１０１、チャージポンプ回路１０２、ル
ープフィルタ１０３、電圧制御発振器（ＶＣＯ）１０４
および分周器１０５から構成されている。かかる構成の
ＰＬＬ回路では、チャージポンプ回路１０２の出力電流
をＩｐ、ループフィルタ１０３の定数をＲ，Ｃ、電圧制
御発振器１０４の感度をＫｏ、分周器１０５の分周比を
Ｎとすると、入力信号の位相変化に対する出力信号の位
相の応答は、次式で表される。
【０００３】
【数１】 ここに、ωn は自然角周波数、ζはダンピング係数であ
り、それぞれ、
【数２】 で表される。
【０００４】この応答の−３ｄＢ帯域は、次式で表され
る。
【数３】 すなわち、応答の帯域は、ダンピング係数ζの大きな領
域では、電圧制御発振器１０４の感度Ｋｏとチャージポ
ンプ回路１０２の出力電流Ｉｐとループフィルタ１０３
の定数Ｒとの積、即ちループ利得に比例する。
【０００５】
【発明が解決しようとする課題】ところで、このＰＬＬ
回路を全てひとつの半導体集積回路に作り込む場合、電
圧制御発振器１０４、チャージポンプ回路１０２内の抵
抗およびループフィルタ１０３内の抵抗は、すべて強い
比例相関に支配される製造バラツキを持つ。したがっ
て、チャージポンプ回路１０２の出力電流Ｉｐとループ
フィルタ１０３の定数Ｒは反比例する傾向にあり、両者
の積は製造バラツキを受けにくい。しかし、応答帯域は
電圧制御発振器１０４の感度Ｋｏの製造バラツキによっ
て変動してしまうため、ＰＬＬ回路の応答帯域を厳密に
管理することが困難であった。
【０００６】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、電圧制御発振器の特
性変動に起因するループの応答帯域の変動を抑圧するこ
とが可能なＰＬＬ回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明によるＰＬＬ回路
は、入力信号に基づいて所定の周波数のクロック信号を
生成する第１のＰＬＬ回路と、この第１のＰＬＬ回路内
の電圧制御発振器と特性がほぼ等しい電圧制御発振器を
有し、参照信号に基づいて動作する第２のＰＬＬ回路
と、この第２のＰＬＬ回路内の電圧制御発振器のロック
電圧に基づいて第１のＰＬＬ回路の利得を制御する制御
手段とを備えた構成となっている。
【０００８】上記構成のＰＬＬ回路において、ループ内
の電圧制御発振器の特性の変動には一定の傾向があり、
第１，第２のＰＬＬ回路内の電圧制御発振器の各特性が
ほぼ等しいことから、第２のＰＬＬ回路内の電圧制御発
振器のロック電圧は、第１のＰＬＬ回路内の電圧制御発
振器の感度を推定する指標となる。したがって、第２の
ＰＬＬ回路内の電圧制御発振器のロック電圧に基づいて
第１のＰＬＬ回路の利得を制御することで、第１のＰＬ
Ｌ回路内の電圧制御発振器の感度の製造バラツキによる
ループの応答帯域の変動を補正できる。その結果、第１
のＰＬＬ回路の応答帯域が安定化する。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。
【００１０】図１は、本発明の第１の実施形態を示すブ
ロック図である。図１において、本実施形態に係るＰＬ
Ｌ回路は、入力信号に基づいて所定の周波数のクロック
信号を生成する第１のＰＬＬ回路１０と、参照信号にロ
ックし、そのロック電圧によって第１のＰＬＬ回路１０
の利得を制御する第２のＰＬＬ回路２０とから構成され
ている。
【００１１】第１のＰＬＬ回路１０は、外部から与えら
れる入力信号を一方の入力とする位相比較器１１と、こ
の位相比較器１１からの位相情報（ＵＰ／ＤＯＷＮ）に
よってパルス幅変調された電流Ｉｐを出力するチャージ
ポンプ回路１２と、チャージポンプ回路１２の出力電流
Ｉｐを平滑化する抵抗Ｒ１およびコンデンサＣ１からな
るループフィルタ１３と、このループフィルタ１３の直
流出力電圧を制御電圧とし、入力信号のＮ倍の周波数の
クロック信号を出力する電圧制御発振器１４と、この電
圧制御発振器１４の発振周波数を１／Ｎ分周して位相比
較器１１の他方の入力とする分周器１５とから構成され
ている。
【００１２】第２のＰＬＬ回路２０も、基本的には第１
のＰＬＬ回路１０と同様に、参照信号を一方の入力とす
る位相比較器２１と、この位相比較器２１からの位相情
報によってパルス幅変調された電流Ｉｐを出力するチャ
ージポンプ回路２２と、チャージポンプ回路２２の出力
電流Ｉｐを平滑化する抵抗Ｒ２およびコンデンサＣ２か
らなるループフィルタ２３と、このループフィルタ２３
の直流出力電圧を制御電圧とし、参照信号のＭ倍の周波
数のクロック信号を発生する電圧制御発振器２４と、こ
の電圧制御発振器２４の発振周波数を１／Ｍ分周して位
相比較器２１の他方の入力とする分周器２５とから構成
されている。電圧制御発振器２４としては、第１のＰＬ
Ｌ回路１０内の電圧制御発振器１４とほぼ等しい特性の
ものが用いられる。
【００１３】また、第２のＰＬＬ回路２０のループフィ
ルタ２３の直流出力電圧、即ち電圧制御発振器２４の制
御電圧Ｖｃは、フィルタ３０を介して第１のＰＬＬ回路
１０のチャージポンプ回路１２に、その出力電流Ｉｐを
制御する制御入力として供給される。フィルタ３０は、
電圧制御発振器２４の制御電圧Ｖｃに含まれるリップル
ノイズを除去するために設けられたものである。したが
って、このリップルノイズが回路動作上無視できる程度
のものであれば、フィルタ３０を省略し、電圧制御発振
器２４の制御電圧Ｖｃを直接にチャージポンプ回路１２
に制御入力として与えるようにすることも可能である。
【００１４】図２に、チャージポンプ回路１２の回路構
成の一例を示す。同図において、エミッタが共通接続さ
れたｐｎｐトランジスタＱ１，Ｑ２によって第１の差動
回路３１が構成され、エミッタが共通接続されたｎｐｎ
トランジスタＱ３，Ｑ４によって第２の差動回路３２が
構成されている。そして、トランジスタＱ１，Ｑ３の各
コレクタが共通接続されて回路出力端となり、ここから
チャージポンプ出力が導出され、図１のループフィルタ
１３および電圧制御発振器１４に供給される。トランジ
スタＱ２，Ｑ４の各コレクタは接地されている。
【００１５】第１の差動回路３１のトランジスタＱ１，
Ｑ２の各ベース間には、図１の位相比較器１１から位相
を進めるための情報であるＵＰ信号が印加される。第２
の差動回路３２のトランジスタＱ３，Ｑ４の各ベース間
には、上記位相比較器１１から位相を遅らせるための情
報であるＤＯＷＮ信号が印加される。トランジスタＱ
３，Ｑ４のエミッタ共通接続点とグランドとの間には、
ｎｐｎトランジスタＱ５および抵抗Ｒ１１が直列に接続
されて電流源３３を構成している。この電流源３３のト
ランジスタＱ５のベースには、図１のループフィルタ２
３からフィルタ３０を介して制御電圧Ｖｃが印加され
る。これにより、電流源３３はこの制御電圧Ｖｃに応じ
て第２の差動回路３２から引き込む電流を制御する。
【００１６】一方、第１の差動回路３１のトランジスタ
Ｑ１，Ｑ２のエミッタ共通接続点と電源Ｖｃｃとの間に
は、ｐｎｐトランジスタＱ６が接続されている。このト
ランジスタＱ６は、ベース・コレクタが共通接続された
ｐｎｐトランジスタＱ７とベースが共通接続されること
によってカレントミラー回路３４を構成している。ま
た、トランジスタＱ７のコレクタとグランドとの間に
は、ｎｐｎトランジスタＱ８および抵抗Ｒ１２が直列に
接続されて電流源３５を構成している。この電流源３５
のトランジスタＱ８のベースには、電流源３３と同様
に、制御電圧Ｖｃが印加される。これにより、電流源３
５はこの制御電圧Ｖｃに応じて第１の差動回路３１に流
し込む電流を制御する。
【００１７】次に、上記構成の第１の実施形態に係るＰ
ＬＬ回路の回路動作について説明する。
【００１８】第２のＰＬＬ回路２０が参照信号にロック
し、そのロック周波数が一定の場合に、電圧制御発振器
２４の制御電圧は、電圧制御発振器２４の製造バラツキ
や温度、電圧による特性の変動に応じて異なるロック電
圧になる。この電圧制御発振器２４の特性変動の様子を
図３に示す。すなわち、図３の特性図から明らかなよう
に、典型的な特性を持つ電圧制御発振器２４のロック電
圧（制御電圧）をＶｃとすると、製造バラツキ等によっ
て速くなったロック電圧Ｖｃ′はロック電圧Ｖｃよりも
小さく、遅くなったロック電圧Ｖｃ″はロック電圧Ｖｃ
よりも大きい。
【００１９】電圧制御発振器の特性の変動には一定の傾
向があり、ロック周波数における感度は、典型的特性の
電圧制御発振器の感度をＫｏとすると、速い電圧制御発
振器の感度Ｋｏ′は感度Ｋｏよりも高く、遅い電圧制御
発振器の感度Ｋｏ″は感度Ｋｏよりも低い。したがっ
て、ロック電圧Ｖｃと電圧制御発振器の感度には負の強
い相関がある。すなわち、電圧制御発振器２４のロック
電圧は電圧制御発振器１４の感度を推定する指標とな
る。
【００２０】ここで、電圧制御発振器１４と電圧制御発
振器２４とが同じ要因で特性変動を生じている場合に
は、両電圧制御発振器１４，２４の感度には強い正の相
関がある。したがって、電圧制御発振器２４のロック電
圧に応じてチャージポンプ回路１２の出力電流Ｉｐを調
整することにより、電圧制御発振器１４の感度Ｋｏにほ
ぼ反比例させることができる。従来技術でも説明したよ
うに、チャージポンプ回路１２の出力電流Ｉｐをループ
フィルタ１３の抵抗Ｒ１に反比例させることは容易であ
り、次式で表される特性を実現できる。
【００２１】
【数４】 ここで、数４の式を数３の式に代入すると次式が得ら
れ、帯域が素子や回路の特性変動によらず、一定になる
ことがわかる。
【数５】
【００２２】上述したように、いわゆるダミーとして第
２のＰＬＬ回路２０を設けたＰＬＬ回路において、第２
のＰＬＬ回路２０の電圧制御発振器２４の制御電圧Ｖｃ
を第１のＰＬＬ回路１０のチャージポンプ回路１２の制
御入力とし、その出力電流Ｉｐを制御することにより、
第１のＰＬＬ回路１０のチャージポンプ回路１２の出力
電流Ｉｐが、第２のＰＬＬ回路２０の電圧制御発振器２
４の制御電圧Ｖｃの関数として制御される。これによ
り、第２のＰＬＬ回路２０の電圧制御発振器２４のロッ
ク電圧Ｖｃによって第１のＰＬＬ回路１０の利得を制御
できるので、第１のＰＬＬ回路１０の電圧制御発振器１
４の感度の製造バラツキによるループ帯域の変動を補正
することができ、よって第１のＰＬＬ回路１０の応答帯
域を安定化できる。
【００２３】図４は、本発明の第２の実施形態を示すブ
ロック図である。図４において、本実施形態に係るＰＬ
Ｌ回路は、入力信号に基づいて所定の周波数のクロック
信号を生成する第１のＰＬＬ回路４０と、参照信号にロ
ックし、そのロック電圧によって第１のＰＬＬ回路４０
の利得を制御する第２のＰＬＬ回路５０とから構成され
ている。
【００２４】第１のＰＬＬ回路４０は、外部から与えら
れる入力信号を一方の入力とする位相比較器４１と、こ
の位相比較器４１からの位相情報（ＵＰ／ＤＯＷＮ）に
よってパルス幅変調された電流Ｉｐを出力するチャージ
ポンプ回路４２と、チャージポンプ回路４２の出力電流
Ｉｐを平滑化する可変抵抗ＶＲおよびコンデンサＣ３か
らなるループフィルタ４３と、このループフィルタ４３
の直流出力電圧を制御電圧とし、入力信号のＮ倍の周波
数のクロック信号を出力する電圧制御発振器４４と、こ
の電圧制御発振器４４の発振周波数を１／Ｎ分周して位
相比較器４１の他方の入力とする分周器４５とから構成
されている。
【００２５】第２のＰＬＬ回路５０も、基本的には第１
のＰＬＬ回路４０と同様に、参照信号を一方の入力とす
る位相比較器５１と、この位相比較器５１からの位相情
報によって時間変調された大きさの電流Ｉｐを出力する
チャージポンプ回路５２と、チャージポンプ回路５２の
出力電流Ｉｐを平滑化する抵抗Ｒ４およびコンデンサＣ
４からなるループフィルタ５３と、このループフィルタ
５３の直流出力電圧を制御電圧とし、参照信号のＭ倍の
周波数のクロック信号を発生する電圧制御発振器５４
と、この電圧制御発振器５４の発振周波数を１／Ｍ分周
して位相比較器５１の他方の入力とする分周器５５とか
ら構成されている。電圧制御発振器５４としては、第１
のＰＬＬ回路４０内の電圧制御発振器４４とほぼ等しい
特性のものが用いられる。
【００２６】また、第２のＰＬＬ回路５０のループフィ
ルタ５３の直流出力電圧、即ち電圧制御発振器５４の制
御電圧Ｖｃは、フィルタ６０を介して第１のＰＬＬ回路
４０の可変抵抗ＶＲにその抵抗値を制御すべく供給され
る。フィルタ６０は、電圧制御発振器５４の制御電圧Ｖ
ｃに含まれるリップルノイズを除去するために設けられ
たものである。したがって、このリップルノイズが回路
動作上無視できる程度のものであれば、フィルタ６０を
省略し、電圧制御発振器５４の制御電圧Ｖｃを直接に可
変抵抗ＶＲに与えるようにすることも可能である。
【００２７】第１のＰＬＬ回路４０のループフィルタ４
３において、その可変抵抗ＶＲとして、例えば、Ｊ（接
合型）‐ＦＥＴを用いることができる。このＪ‐ＦＥＴ
を用いた可変抵抗ＶＲでは、Ｊ‐ＦＥＴのゲートに電圧
制御発振器５４の制御電圧Ｖｃを印加し、その制御電圧
Ｖｃの大きさによって空乏層の広がりを制御することに
より、チャネルの幅を広くしたり狭くしたりしてドレイ
ン電流を制御する。これにより、等価的に、電圧制御発
振器５４の制御電圧Ｖｃに応じて可変抵抗ＶＲの抵抗値
が変化することになる。
【００２８】上記構成の第２の実施形態に係るＰＬＬ回
路において、第２のＰＬＬ回路５０のループフィルタ５
３から供給される制御電圧Ｖｃ、即ち電圧制御発振器５
４のロック電圧Ｖｃは、電圧制御発振器５５の感度と強
い相関があり、電圧制御発振器４４の感度Ｋｏとも強い
相関を持っているので、ループフィルタ４３の可変抵抗
ＶＲの抵抗値Ｒを、次式のように制御することができ
る。
【数６】 ここで、数６の式を数３の式に代入すると、第１の実施
形態の場合と同様に、数５の式を得ることができ、帯域
が安定することがわかる。
【００２９】上述したように、第１のＰＬＬ回路４０に
おけるループフィルタ４３の抵抗を可変抵抗ＶＲとし、
第２のＰＬＬ回路５０の電圧制御発振器５４の制御電圧
Ｖｃによって可変抵抗ＶＲの抵抗値を制御することによ
り、第２のＰＬＬ回路５０の電圧制御発振器５４のロッ
ク電圧Ｖｃによって第１のＰＬＬ回路４０の利得を制御
できるので、第１のＰＬＬ回路４０の電圧制御発振器４
４の感度の製造バラツキによるループ帯域の変動を補正
することができ、よって第１のＰＬＬ回路４０の応答帯
域を安定化できる。
【００３０】図５は、本発明の第３の実施形態を示すブ
ロック図である。図５において、本実施形態に係るＰＬ
Ｌ回路は、入力信号に基づいて所定の周波数のクロック
信号を生成する第１のＰＬＬ回路７０と、参照信号にロ
ックし、そのロック電圧によって第１のＰＬＬ回路７０
の利得を制御する第２のＰＬＬ回路８０とから構成され
ている。
【００３１】第１のＰＬＬ回路７０は、外部から与えら
れる入力信号を一方の入力とする位相比較器７１と、こ
の位相比較器７１からの位相情報（ＵＰ／ＤＯＷＮ）に
よってパルス幅変調された電流Ｉｐを出力するチャージ
ポンプ回路７２と、チャージポンプ回路７２の出力電流
Ｉｐを平滑化する抵抗Ｒ５およびコンデンサＣ５からな
るループフィルタ７３と、このループフィルタ７３の直
流出力電圧を制御電圧とし、入力信号のＮ倍の周波数の
クロック信号を出力する電圧制御発振器７４と、この電
圧制御発振器７４の発振周波数を１／Ｎ分周して位相比
較器７１の他方の入力とする分周器７５とから構成され
ている。電圧制御発振器７４としては、感度が可変な構
成のものが用いられる。
【００３２】第２のＰＬＬ回路８０も、基本的には第１
のＰＬＬ回路７０と同様に、参照信号を一方の入力とす
る位相比較器８１と、この位相比較器８１からの位相情
報によって時間変調された大きさの電流Ｉｐを出力する
チャージポンプ回路８２と、チャージポンプ回路８２の
出力電流Ｉｐを平滑化する抵抗Ｒ６およびコンデンサＣ
６からなるループフィルタ８３と、このループフィルタ
８３の直流出力電圧を制御電圧とし、参照信号のＭ倍の
周波数のクロック信号を発生する電圧制御発振器８４
と、この電圧制御発振器８４の発振周波数を１／Ｍ分周
して位相比較器８１の他方の入力とする分周器８５とか
ら構成されている。電圧制御発振器８４としては、第１
のＰＬＬ回路７０内の電圧制御発振器７４とほぼ等しい
特性のものが用いられる。
【００３３】また、第２のＰＬＬ回路８０のループフィ
ルタ８３の直流出力電圧、即ち電圧制御発振器８４の制
御電圧Ｖｃは、フィルタ９０を介して第１のＰＬＬ回路
７０の電圧制御発振器７４に、その感度を制御する制御
入力として供給される。フィルタ９０は、電圧制御発振
器８４の制御電圧Ｖｃに含まれるリップルノイズを除去
するために設けられたものである。したがって、このリ
ップルノイズが回路動作上無視できる程度のものであれ
ば、フィルタ９０を省略し、電圧制御発振器８４の制御
電圧Ｖｃを直接に電圧制御発振器７４に制御入力として
与えるようにすることも可能である。
【００３４】上記構成の第３の実施形態に係るＰＬＬ回
路において、第１のＰＬＬ回路７０の電圧制御発振器７
４の感度を固定した場合の特性が、第２のＰＬＬ回路８
０の電圧制御発振器８４の特性と同じように変動するな
らば、電圧制御発振器８４のロック電圧Ｖｃが大きい場
合は電圧制御発振器７４，８４は遅く低感度に変動して
おり、ロック電圧Ｖｃが小さい場合は電圧制御発振器７
４，８４は速く高感度に変動している。したがって、電
圧制御発振器８４のロック電圧Ｖｃにより、その変動を
キャンセルするように、電圧制御発振器７４の感度を調
整することが可能である。
【００３５】上述したように、第１のＰＬＬ回路７０に
おける電圧制御発振器７４をその感度が可変な構成と
し、第２のＰＬＬ回路８０の電圧制御発振器８４の制御
電圧Ｖｃによって電圧制御発振器７４の感度を制御する
ことにより、感度を調整された電圧制御発振器７４は感
度が変動しない電圧制御発振器と等価であるため、第１
のＰＬＬ回路７０の電圧制御発振器７４の感度の製造バ
ラツキによるループ帯域の変動を補正することができ、
よって第１のＰＬＬ回路７０の応答帯域を安定化でき
る。
【００３６】なお、上記各実施形態では、第１のＰＬＬ
回路１０，４０，７０および第２のＰＬＬ回路２０，５
０，８０の各ループ内に１／Ｎ分周器１５，４５，７５
および１／Ｍ分周器２５，５５，８５を設ける回路構成
としたが、これらの分周器を省略し、入力信号および参
照信号の各周波数と等しい周波数のクロック信号を生成
する回路構成とすることも可能である。さらに入力信号
もしくは参照信号がシリアルデータであり、データのク
ロックを抽出するＰＬＬ回路であってもよい。
【００３７】また、上記各実施形態においては、第２の
ＰＬＬ回路２０，５０，８０を、第１のＰＬＬ回路１
０，４０，７０の利得を制御するためのダミーとしてだ
け用いる場合について説明したが、電圧制御発振器２
４，５５，８５の出力を外部に導出することにより、第
１のＰＬＬ回路１０，４０，７０とは異なる周波数の第
２のクロック信号を生成する回路としても用いることが
可能である。
【００３８】さらに、上記各実施形態では、第２のＰＬ
Ｌ回路２０，５０，８０の参照信号として、第１のＰＬ
Ｌ回路１０，４０，７０の入力信号とは異なる信号を用
いるとしたが、第１のＰＬＬ回路１０，４０，７０の入
力信号をそのまま用いることも可能である。これによれ
ば、参照信号を発生するための専用の信号発生源を省略
できることになる。ただし、第１のＰＬＬ回路１０，４
０，７０内の１／Ｎ分周器１５，４５，７５および第２
のＰＬＬ回路２０，５０，８０内の１／Ｍ分周器２５，
５５，８５の各分周比を等しく設定したり、これら分周
器を省略した場合には、第２のＰＬＬ回路２０，５０，
８０をダミーとしてしか利用できないことになる。
【００３９】これに対し、第２のＰＬＬ回路２０，５
０，８０の参照信号として、第１のＰＬＬ回路１０，４
０，７０の入力信号をそのまま用いた場合であっても、
第１のＰＬＬ回路１０，４０，７０内の１／Ｎ分周器１
５，４５，７５および第２のＰＬＬ回路２０，５０，８
０内の１／Ｍ分周器２５，５５，８５の各分周比を変え
ることにより、第２のＰＬＬ回路２０，５０，８０をダ
ミーとしてのみならず、第２のクロック信号を生成する
回路としても用いることが可能となる。
【００４０】またさらに、第１のＰＬＬ回路１０，４
０，７０のチャージポンプ回路１２，４２，７２の各制
御入力端と、第２のＰＬＬ回路２０，５０，８０のルー
プフィルタ２３，５３，８３の各出力端との間に、フィ
ルタ３０，６０，９０に代えて周波数フィルタもしくは
非線形回路、あるいはその両方の機能を持つ回路を挿入
することも可能である。ここに、周波数フィルタは特定
の周波数の信号を除去する機能を持ち、非線形回路は第
２のＰＬＬ回路２０，５０，８０の電圧制御発振器２
４，５４，８４のロック電圧Ｖｃと第１のＰＬＬ回路１
０，４０，７０のチャージポンプ回路１２の出力電流Ｉ
ｐ，ループフィルタ４２の抵抗値Ｒ，電圧発振器７４の
感度Ｋｏとをより反比例の関係に近づける機能を持つ。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
入力信号に基づいて所定の周波数のクロック信号を生成
する本来のＰＬＬ回路に対して、このＰＬＬ回路内の電
圧制御発振器と特性がほぼ等しい電圧制御発振器を有す
るダミーのＰＬＬ回路を設け、このダミーのＰＬＬ回路
内の電圧制御発振器のロック電圧に基づいて本来のＰＬ
Ｌ回路の利得を制御する構成としたことにより、本来の
ＰＬＬ回路内の電圧制御発振器の感度の製造バラツキに
よるループ帯域の変動を補正できるので、本来のＰＬＬ
回路の応答帯域を安定化できることになる。
【００４２】その結果、電圧制御発振器の感度の製造バ
ラツキが大きくても、帯域に厳密な規定をする用途のＰ
ＬＬ回路を製造できることになる。また、温度や電圧な
どの条件によるＰＬＬ回路の応答帯域の変動も、電圧制
御発振器の感度の製造バラツキによる応答帯域の変動と
同様に抑圧することができることになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図であ
る。
【図２】チャージポンプ回路の回路構成の一例を示す回
路図である。
【図３】電圧制御発振器の特性図である。
【図４】本発明の第２の実施形態を示すブロック図であ
る。
【図５】本発明の第３の実施形態を示すブロック図であ
る。
【図６】従来例を示すブロック図である。
【符号の説明】
１０，４０，７０ 第１のＰＬＬ回路 １１，４１，７１，２１，５１，８１ 位相比較器 １２，４２，７２，２２，５２，８２ チャージポンプ
回路 １３，４３，７３，２３，５３，８３ ループフィルタ １４，４４，７４，２４，５４，８４ 電圧制御発振器 ２０，５０，８０ 第２のＰＬＬ回路

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 入力信号に基づいて所定の周波数のクロ
    ック信号を生成する第１のＰＬＬ回路と、 前記第１のＰＬＬ回路内の電圧制御発振器と特性がほぼ
    等しい電圧制御発振器を有し、参照信号に基づいて動作
    する第２のＰＬＬ回路と、 前記第２のＰＬＬ回路内の電圧制御発振器のロック電圧
    に基づいて前記第１のＰＬＬ回路の利得を制御する制御
    手段とを備えたことを特徴とするＰＬＬ回路。
  2. 【請求項２】 前記第２のＰＬＬ回路の参照信号とし
    て、前記第１のＰＬＬ回路の入力信号を用いたことを特
    徴とする請求項１記載のＰＬＬ回路。
  3. 【請求項３】 前記制御手段は、前記第２のＰＬＬ回路
    内の電圧制御発振器のロック電圧に基づいて前記第１の
    ＰＬＬ回路内のチャージポンプ回路の出力電流を制御す
    ることを特徴とする請求項１記載のＰＬＬ回路。
  4. 【請求項４】 前記制御手段は、前記第２のＰＬＬ回路
    内の電圧制御発振器のロック電圧に基づいて前記第１の
    ＰＬＬ回路内のループフィルタを構成する抵抗の値を制
    御することを特徴とする請求項１記載のＰＬＬ回路。
  5. 【請求項５】 前記制御手段は、前記第２のＰＬＬ回路
    内の電圧制御発振器のロック電圧に基づいて前記第１の
    ＰＬＬ回路内の電圧制御発振器の感度を制御することを
    特徴とする請求項１記載のＰＬＬ回路。
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