JPH11298323A - 高速ロックアップｐｌｌ回路 - Google Patents
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- JPH11298323A JPH11298323A JP10106681A JP10668198A JPH11298323A JP H11298323 A JPH11298323 A JP H11298323A JP 10106681 A JP10106681 A JP 10106681A JP 10668198 A JP10668198 A JP 10668198A JP H11298323 A JPH11298323 A JP H11298323A
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- 239000003990 capacitor Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 238000013459 approach Methods 0.000 description 2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
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- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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- H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
-
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- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 任意の誤差範囲内で高速応答／低速応答の切
換ができ、切換時の特性劣化を防止出来る高速ロックア
ップＰＬＬ回路を提供する。 【解決手段】 電圧制御発振器と、位相比較器と、位相
比較器の信号を出力する複数のエラーアウト端子と、前
記エラーアウト端子の出力を入力とするローパスフィル
タを有するＰＬＬ回路において、位相比較器から出力さ
れる誤差信号を観測出来る誤差検出フラグと、複数のエ
ラーアウト端子の内少なくとも１本以上ハイインピーダ
ンス固定状態にするエラーアウト切換フラグを備え、前
記エラーアウト切換フラグはすべてのエラーアウト端子
の出力がハイインピーダンスのときにのみ、対象とする
エラーアウト端子の出力をハイインピーダンス固定状態
に変化させる。
換ができ、切換時の特性劣化を防止出来る高速ロックア
ップＰＬＬ回路を提供する。 【解決手段】 電圧制御発振器と、位相比較器と、位相
比較器の信号を出力する複数のエラーアウト端子と、前
記エラーアウト端子の出力を入力とするローパスフィル
タを有するＰＬＬ回路において、位相比較器から出力さ
れる誤差信号を観測出来る誤差検出フラグと、複数のエ
ラーアウト端子の内少なくとも１本以上ハイインピーダ
ンス固定状態にするエラーアウト切換フラグを備え、前
記エラーアウト切換フラグはすべてのエラーアウト端子
の出力がハイインピーダンスのときにのみ、対象とする
エラーアウト端子の出力をハイインピーダンス固定状態
に変化させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路を
用いて構成されるＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌ
ｏｏｐ）回路において、特に高速ロックアップを可能と
する高速応答回路と低雑音を実現する低速応答回路を切
換えるＰＬＬ回路に関する。
用いて構成されるＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌ
ｏｏｐ）回路において、特に高速ロックアップを可能と
する高速応答回路と低雑音を実現する低速応答回路を切
換えるＰＬＬ回路に関する。
【０００２】
【従来の技術】従来、高速ロックアップ，低雑音ＰＬＬ
回路は、例えば特開平９−８６５５号公報に示されるよ
うに、２つの異なる特性を持つ位相比較器を用いて、実
現していた。図４は、従来の高速ロックアップ，低雑音
ＰＬＬ回路の一例を示すブロック図である。
回路は、例えば特開平９−８６５５号公報に示されるよ
うに、２つの異なる特性を持つ位相比較器を用いて、実
現していた。図４は、従来の高速ロックアップ，低雑音
ＰＬＬ回路の一例を示すブロック図である。
【０００３】この回路は、ループフィルタ３と、プログ
ラマブル分周器４と、電圧制御発振器５と、プログラマ
ブル分周器４の出力と入力される基準信号１の位相及び
周波数を比較するオーバーラップ出力位相比較器６と、
同じくプログラマブル分周器４の出力と入力される基準
信号１の位相及び周波数を比較するノンオーバーラップ
出力位相比較器７と、オーバーラップ出力位相比較器６
の出力を入力とする第１のチャージポンプ８と、ノンオ
ーバーラップ出力位相比較器７の出力を入力とする第２
のチャージポンプ９により構成される。
ラマブル分周器４と、電圧制御発振器５と、プログラマ
ブル分周器４の出力と入力される基準信号１の位相及び
周波数を比較するオーバーラップ出力位相比較器６と、
同じくプログラマブル分周器４の出力と入力される基準
信号１の位相及び周波数を比較するノンオーバーラップ
出力位相比較器７と、オーバーラップ出力位相比較器６
の出力を入力とする第１のチャージポンプ８と、ノンオ
ーバーラップ出力位相比較器７の出力を入力とする第２
のチャージポンプ９により構成される。
【０００４】この回路の動作は、以下のような原理で動
作する。ノンオーバーラップ出力位相比較器７は、基準
信号１とプログラマブル分周器４の出力を比較し、その
位相誤差を誤差信号として出力し、位相誤差がある一定
値以内の場合、その誤差信号を出力せず誤差ゼロの場合
と同じ状態になる。オーバーラップ出力位相比較器６も
同様に、基準信号１とプログラマブル分周器４の出力を
比較し、その位相誤差を誤差信号として出力し、位相誤
差がゼロになった場合に誤差信号を出力しなくなる。
作する。ノンオーバーラップ出力位相比較器７は、基準
信号１とプログラマブル分周器４の出力を比較し、その
位相誤差を誤差信号として出力し、位相誤差がある一定
値以内の場合、その誤差信号を出力せず誤差ゼロの場合
と同じ状態になる。オーバーラップ出力位相比較器６も
同様に、基準信号１とプログラマブル分周器４の出力を
比較し、その位相誤差を誤差信号として出力し、位相誤
差がゼロになった場合に誤差信号を出力しなくなる。
【０００５】周波数切換開始時等、基準信号１とプログ
ラマブル分周器４の出力の誤差が大きいとき、オーバー
ラップ出力位相比較器６及びノンオーバーラップ出力位
相比較器７は共に誤差信号を発生し、第１のチャージポ
ンプ８及び第２のチャージポンプ９によりループフィル
タ３は駆動される。よって高速応答が実現される。
ラマブル分周器４の出力の誤差が大きいとき、オーバー
ラップ出力位相比較器６及びノンオーバーラップ出力位
相比較器７は共に誤差信号を発生し、第１のチャージポ
ンプ８及び第２のチャージポンプ９によりループフィル
タ３は駆動される。よって高速応答が実現される。
【０００６】周波数切換開始から一定時間たった後等、
基準信号１とプログラマブル分周器４の出力の位相誤差
がある一定値以内になると、ノンオーバーラップ出力位
相比較器７は基準信号１とプログラマブル分周器４の出
力の位相誤差が存在するにもかかわらず誤差信号を発生
しなくなる。このため、第１のチャージポンプ８によっ
てのみループフィルタ３は駆動され、低速応答が実現さ
れる。
基準信号１とプログラマブル分周器４の出力の位相誤差
がある一定値以内になると、ノンオーバーラップ出力位
相比較器７は基準信号１とプログラマブル分周器４の出
力の位相誤差が存在するにもかかわらず誤差信号を発生
しなくなる。このため、第１のチャージポンプ８によっ
てのみループフィルタ３は駆動され、低速応答が実現さ
れる。
【０００７】このように、オーバーラップ出力位相比較
器６とノンオーバーラップ出力位相比較器７の誤差検出
特性の差によりループフィルタ３を駆動する電流を切り
換える事で高速応答／低速応答を実現している。
器６とノンオーバーラップ出力位相比較器７の誤差検出
特性の差によりループフィルタ３を駆動する電流を切り
換える事で高速応答／低速応答を実現している。
【０００８】
【発明が解決しようとする課題】しかし、上述のＰＬＬ
回路では、特性の異なる位相比較器が２つ必要であり、
回路規模が大きくなる問題があった。さらに、前記ＰＬ
Ｌ回路では、ノンオーバーラップ出力位相比較器が基準
信号と分周回路出力の位相誤差を検出しなくなる誤差範
囲は回路により一定であり、変更することができず、高
速応答／低速応答の切換えを任意の外部回路に対して最
適化できないという問題があった。
回路では、特性の異なる位相比較器が２つ必要であり、
回路規模が大きくなる問題があった。さらに、前記ＰＬ
Ｌ回路では、ノンオーバーラップ出力位相比較器が基準
信号と分周回路出力の位相誤差を検出しなくなる誤差範
囲は回路により一定であり、変更することができず、高
速応答／低速応答の切換えを任意の外部回路に対して最
適化できないという問題があった。
【０００９】本発明は、上記の点に鑑みてなされたもの
で、回路規模を大きくすることなく、高速応答／低速応
答の切換えを任意の外部回路に対して最適化でき、また
特性劣化を防止できる高速ロックアップＰＬＬ回路を提
供するものである。
で、回路規模を大きくすることなく、高速応答／低速応
答の切換えを任意の外部回路に対して最適化でき、また
特性劣化を防止できる高速ロックアップＰＬＬ回路を提
供するものである。
【００１０】
【課題を解決するための手段】本発明の高速ロックアッ
プＰＬＬ回路は、電圧制御発振器と、前記電圧制御発振
器の出力信号と基準信号の位相及び周波数を比較し誤差
信号を出力する位相比較器と、前記位相比較器の出力信
号を入力し、該入力信号を出力する動作状態と出力をハ
イインピーダンス固定状態とする２つの状態間を切換可
能な複数のエラーアウト端子と、前記複数のエラーアウ
ト端子の出力を入力とし、前記電圧制御発振器の電圧制
御端子に接続されるローパスフィルタを有する。
プＰＬＬ回路は、電圧制御発振器と、前記電圧制御発振
器の出力信号と基準信号の位相及び周波数を比較し誤差
信号を出力する位相比較器と、前記位相比較器の出力信
号を入力し、該入力信号を出力する動作状態と出力をハ
イインピーダンス固定状態とする２つの状態間を切換可
能な複数のエラーアウト端子と、前記複数のエラーアウ
ト端子の出力を入力とし、前記電圧制御発振器の電圧制
御端子に接続されるローパスフィルタを有する。
【００１１】また、本発明の高速ロックアップＰＬＬ回
路は、前記複数のエラーアウト端子の内、少なくとも１
本以上ハイインピーダンス固定状態にするエラーアウト
端子制御回路を備え、前記エラーアウト端子の切換えは
該エラーアウト端子の出力がハイインピーダンス時に行
う。
路は、前記複数のエラーアウト端子の内、少なくとも１
本以上ハイインピーダンス固定状態にするエラーアウト
端子制御回路を備え、前記エラーアウト端子の切換えは
該エラーアウト端子の出力がハイインピーダンス時に行
う。
【００１２】また、本発明の高速ロックアップＰＬＬ回
路において、前記エラーアウト端子制御回路は、前記位
相比較器から出力される誤差信号を監視する誤差検出フ
ラグを備える。
路において、前記エラーアウト端子制御回路は、前記位
相比較器から出力される誤差信号を監視する誤差検出フ
ラグを備える。
【００１３】また、本発明の高速ロックアップＰＬＬ回
路において、前記エラーアウト端子制御回路は、エラー
アウト切換フラグをさらに備え、前記エラーアウト切換
フラグは、前記誤差検出フラグがノンアクティブ状態時
に、前記複数のエラーアウト端子の出力を少なくとも１
本以上ハイインピーダンス固定状態にする信号を出力す
る。
路において、前記エラーアウト端子制御回路は、エラー
アウト切換フラグをさらに備え、前記エラーアウト切換
フラグは、前記誤差検出フラグがノンアクティブ状態時
に、前記複数のエラーアウト端子の出力を少なくとも１
本以上ハイインピーダンス固定状態にする信号を出力す
る。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００１５】図１は、一実施形態としての本発明の構成
を示すブロック図である。図１より高速ロックアップＰ
ＬＬ回路は、位相比較器２１と、位相比較器２１に接続
される分周回路２２と、分周回路２２に接続される電圧
制御発振器２３と、電圧制御発振器２３の電圧制御端子
に接続されるローパスフィルタ２４と、ローパスフィル
タ２４および位相比較器２１に接続される第１のエラー
アウト端子２５及び第２のエラーアウト端子２６と、第
２のエラーアウト端子２６に接続されるエラーアウト切
換フラグ２７と、位相比較器２１とエラーアウト切換フ
ラグ２７に接続される誤差検出フラグ３４より構成され
る。
を示すブロック図である。図１より高速ロックアップＰ
ＬＬ回路は、位相比較器２１と、位相比較器２１に接続
される分周回路２２と、分周回路２２に接続される電圧
制御発振器２３と、電圧制御発振器２３の電圧制御端子
に接続されるローパスフィルタ２４と、ローパスフィル
タ２４および位相比較器２１に接続される第１のエラー
アウト端子２５及び第２のエラーアウト端子２６と、第
２のエラーアウト端子２６に接続されるエラーアウト切
換フラグ２７と、位相比較器２１とエラーアウト切換フ
ラグ２７に接続される誤差検出フラグ３４より構成され
る。
【００１６】また、第１の抵抗２８及び第２の抵抗２９
は、それぞれ第１のエラーアウト端子２５及び第２のエ
ラーアウト端子２６に接続されるとともに、第１の抵抗
２８及び第２の抵抗２９の他方の端子はコンデンサ３０
の一方の電極に接続され、コンデンサ３０の他方の電極
はＧＮＤに接続される。この第１の抵抗２８と第２の抵
抗２９とコンデンサ３０によりローパスフィルタ２４が
構成され、また、第２のエラーアウト端子２６と第２の
抵抗２９により応答切換回路３１が構成される。また、
誤差検出フラグ３４とエラーアウト切換フラグ２７によ
り、エラーアウト端子制御回路を構成する。
は、それぞれ第１のエラーアウト端子２５及び第２のエ
ラーアウト端子２６に接続されるとともに、第１の抵抗
２８及び第２の抵抗２９の他方の端子はコンデンサ３０
の一方の電極に接続され、コンデンサ３０の他方の電極
はＧＮＤに接続される。この第１の抵抗２８と第２の抵
抗２９とコンデンサ３０によりローパスフィルタ２４が
構成され、また、第２のエラーアウト端子２６と第２の
抵抗２９により応答切換回路３１が構成される。また、
誤差検出フラグ３４とエラーアウト切換フラグ２７によ
り、エラーアウト端子制御回路を構成する。
【００１７】次に、このように構成された本実施形態の
高速ロックアップＰＬＬ回路の動作を説明する。
高速ロックアップＰＬＬ回路の動作を説明する。
【００１８】位相比較器２１には、基準信号３２と、分
周回路２２の出力信号の２つの信号が入力される。位相
比較器２１は、これら２つの入力信号の位相及び周波数
を比較し、その誤差をＵＰ信号３５，ＤＯＷＮ信号３
６，ＵＰ＋ＤＯＷＮ信号３７として出力する。 なお、
ＵＰ＋ＤＯＷＮ信号３７とはＵＰ信号３５とＤＯＷＮ信
号３６の論理和をとった信号である。
周回路２２の出力信号の２つの信号が入力される。位相
比較器２１は、これら２つの入力信号の位相及び周波数
を比較し、その誤差をＵＰ信号３５，ＤＯＷＮ信号３
６，ＵＰ＋ＤＯＷＮ信号３７として出力する。 なお、
ＵＰ＋ＤＯＷＮ信号３７とはＵＰ信号３５とＤＯＷＮ信
号３６の論理和をとった信号である。
【００１９】第１のエラーアウト端子２５は位相比較器
２１のＵＰ信号３５，ＤＯＷＮ信号３６を入力とし、
“ Ｈ”，“Ｌ”またはハイインピーダンスを出力す
る。第２のエラーアウト端子２６は、位相比較器２１か
らのＵＰ出力信号３５と、ＤＯＷＮ出力信号３６と、さ
らにエラーアウト切換フラグ２７の出力信号が入力され
る。第１の抵抗２８は、第１のエラーアウト端子２５の
出力信号が入力される。第２の抵抗２９には、第２のエ
ラーアウト端子２６の出力信号が入力される。
２１のＵＰ信号３５，ＤＯＷＮ信号３６を入力とし、
“ Ｈ”，“Ｌ”またはハイインピーダンスを出力す
る。第２のエラーアウト端子２６は、位相比較器２１か
らのＵＰ出力信号３５と、ＤＯＷＮ出力信号３６と、さ
らにエラーアウト切換フラグ２７の出力信号が入力され
る。第１の抵抗２８は、第１のエラーアウト端子２５の
出力信号が入力される。第２の抵抗２９には、第２のエ
ラーアウト端子２６の出力信号が入力される。
【００２０】誤差検出フラグ３４は、位相比較器２１の
出力信号であるＵＰ＋ＤＯＷＮ信号３７を入力とし、Ｕ
Ｐ＋ＤＯＷＮ信号３７がアクティブの場合、すなわちＵ
Ｐ信号３５，ＤＯＷＮ信号３６のいずれかがアクティブ
の場合にセットされ、それ以外ではリセットされる。エ
ラーアウト切換フラグ２７は、第２のエラーアウト端子
２６の動作状態とハイインピーダンス固定状態を切換え
る機能を持ち、第２のエラーアウト端子２６に接続され
る。なお、エラーアウト切換フラグ２７は、ＲＥＳＥＴ
Ｎ３８（リセット信号）によりリセットされ、外部に接
続されたマイクロコンピュータで実行されるソフトウェ
アプログラムによりセットされる。また、エラーアウト
切換フラグ２７は、このフラグのリセット後、誤差検出
フラグ３４がノンアクティブ時に１回のみの出力変化可
能である。ここで、‘誤差検出フラグ３４がノンアクテ
ィブの時’とは、すべてのエラーアウト端子がハイイン
ピーダンス状態にある時を意味する。
出力信号であるＵＰ＋ＤＯＷＮ信号３７を入力とし、Ｕ
Ｐ＋ＤＯＷＮ信号３７がアクティブの場合、すなわちＵ
Ｐ信号３５，ＤＯＷＮ信号３６のいずれかがアクティブ
の場合にセットされ、それ以外ではリセットされる。エ
ラーアウト切換フラグ２７は、第２のエラーアウト端子
２６の動作状態とハイインピーダンス固定状態を切換え
る機能を持ち、第２のエラーアウト端子２６に接続され
る。なお、エラーアウト切換フラグ２７は、ＲＥＳＥＴ
Ｎ３８（リセット信号）によりリセットされ、外部に接
続されたマイクロコンピュータで実行されるソフトウェ
アプログラムによりセットされる。また、エラーアウト
切換フラグ２７は、このフラグのリセット後、誤差検出
フラグ３４がノンアクティブ時に１回のみの出力変化可
能である。ここで、‘誤差検出フラグ３４がノンアクテ
ィブの時’とは、すべてのエラーアウト端子がハイイン
ピーダンス状態にある時を意味する。
【００２１】電圧制御発振回路２３は、その電圧制御端
子に接続されたローパスフィルタ出力３４により出力信
号３３を変化させる。分周回路２２は電圧制御発振器２
３の出力信号３３を入力とし、この入力信号を分周した
信号を出力する。
子に接続されたローパスフィルタ出力３４により出力信
号３３を変化させる。分周回路２２は電圧制御発振器２
３の出力信号３３を入力とし、この入力信号を分周した
信号を出力する。
【００２２】次に、図２の回路動作時のタイミングチャ
ートを用いてさらに詳細に説明する。
ートを用いてさらに詳細に説明する。
【００２３】周波数切換動作始動時は、高速応答が必要
であるため、ＲＥＳＥＴＮ３８よりエラーアウト切換フ
ラグ２７をリセットし（図２−）、第２のエラーアウ
ト端子２６を動作させる。この結果、応答速度切換回路
３１がＰＬＬ系に対し接続され、高速応答状態になる
（図２−）。第２のエラーアウト端子２６が動作状態
の時、ローパスフィルタは第１の抵抗２８，第２の抵抗
２９及びコンデンサ３０により構成される。
であるため、ＲＥＳＥＴＮ３８よりエラーアウト切換フ
ラグ２７をリセットし（図２−）、第２のエラーアウ
ト端子２６を動作させる。この結果、応答速度切換回路
３１がＰＬＬ系に対し接続され、高速応答状態になる
（図２−）。第２のエラーアウト端子２６が動作状態
の時、ローパスフィルタは第１の抵抗２８，第２の抵抗
２９及びコンデンサ３０により構成される。
【００２４】位相比較器２１は、分周回路２２の出力信
号と基準信号３２の位相差または周波数差を検出し、誤
差信号として出力する（図２―，）。図２の例は、
分周回路２２の出力信号の位相が基準信号３２の位相よ
りも早い場合を示している。この場合、第１のエラーア
ウト端子２５及び第２のエラーアウト端子２６はハイイ
ンピーダンス状態から“Ｌ”出力に変化し、第１の抵抗
２８，第２の抵抗２９を介してコンデンサ３０の電荷を
放電させ、電圧制御発振器２３の入力電圧を変化させ
る。この電圧変化により、電圧制御発振器２３の出力信
号３３の位相または周波数を所望の値に近づける。この
時の第１のエラーアウト端子２５及び第2のエラーアウ
ト端子２６からローパスフィルタ２４出力までの応答時
間を求めると以下のようになる。
号と基準信号３２の位相差または周波数差を検出し、誤
差信号として出力する（図２―，）。図２の例は、
分周回路２２の出力信号の位相が基準信号３２の位相よ
りも早い場合を示している。この場合、第１のエラーア
ウト端子２５及び第２のエラーアウト端子２６はハイイ
ンピーダンス状態から“Ｌ”出力に変化し、第１の抵抗
２８，第２の抵抗２９を介してコンデンサ３０の電荷を
放電させ、電圧制御発振器２３の入力電圧を変化させ
る。この電圧変化により、電圧制御発振器２３の出力信
号３３の位相または周波数を所望の値に近づける。この
時の第１のエラーアウト端子２５及び第2のエラーアウ
ト端子２６からローパスフィルタ２４出力までの応答時
間を求めると以下のようになる。
【００２５】コンデンサ３０の容量値をＣ、第１のエラ
ーアウト端子２５，第２のエラーアウト端子２６の駆動
電流をＩ（ｖ）、第１の抵抗２８，第２の抵抗２９の抵
抗値をＲ、第１のエラーアウト端子２５及び第２のエラ
ーアウト端子２６を構成するＭＯＳトランジスタのしき
い値及びゲートソース間電圧をＶｔ及びＶｇｓ、非ロッ
クアップ時の応答時間をＴ１とすると、式となる。
ーアウト端子２５，第２のエラーアウト端子２６の駆動
電流をＩ（ｖ）、第１の抵抗２８，第２の抵抗２９の抵
抗値をＲ、第１のエラーアウト端子２５及び第２のエラ
ーアウト端子２６を構成するＭＯＳトランジスタのしき
い値及びゲートソース間電圧をＶｔ及びＶｇｓ、非ロッ
クアップ時の応答時間をＴ１とすると、式となる。
【数１】
【００２６】ある一定期間後、ＰＬＬ回路がロックアッ
プ状態に近づき、基準信号３２と分周回路２２の出力信
号の周波数差または位相差がある一定基準以下になった
場合、低速応答に切り換える。
プ状態に近づき、基準信号３２と分周回路２２の出力信
号の周波数差または位相差がある一定基準以下になった
場合、低速応答に切り換える。
【００２７】次に、高速応答と低速応答の切換前後の動
作を説明する。
作を説明する。
【００２８】位相比較器２１は、基準信号３２と分周回
路２２の出力信号の周波数差または位相差に比例して、
ＵＰ信号３５またはＤＯＷＮ信号３６を‘Ｈ’レベルに
する。位相比較器２１のＵＰ＋ＤＯＷＮ出力３７を入力
とする誤差検出フラグ３４は、同時に‘Ｈ’レベルにな
る。したがって、誤差検出フラグ３４の‘Ｈ’レベル時
間の長さは、基準信号３２と分周回路２２の出力信号の
周波数差または位相差に比例する。このため、誤差検出
フラグ３４を一定時間監視し、その時間内の‘Ｈ’レベ
ル時間が基準時間以内になったときに、基準信号３２と
分周回路２２の出力信号の周波数差または位相差も基準
内に収束したと判断することができる。
路２２の出力信号の周波数差または位相差に比例して、
ＵＰ信号３５またはＤＯＷＮ信号３６を‘Ｈ’レベルに
する。位相比較器２１のＵＰ＋ＤＯＷＮ出力３７を入力
とする誤差検出フラグ３４は、同時に‘Ｈ’レベルにな
る。したがって、誤差検出フラグ３４の‘Ｈ’レベル時
間の長さは、基準信号３２と分周回路２２の出力信号の
周波数差または位相差に比例する。このため、誤差検出
フラグ３４を一定時間監視し、その時間内の‘Ｈ’レベ
ル時間が基準時間以内になったときに、基準信号３２と
分周回路２２の出力信号の周波数差または位相差も基準
内に収束したと判断することができる。
【００２９】図２において、前記基準時間をｔ２とする
と、リセット（図２−）後誤差検出フラグ３４のｔ０
時間内の‘Ｈ’レベル時間はｔ１である（図２−）。
高速応答の期間（図２−）、第２のエラーアウト端子
２６は動作状態にあり、応答時間は前記Ｔ１である。一
定時間後、‘Ｈ’レベル時間がｔ２となり基準時間に達
し（図２−）、この後エラーアウト切換フラグを外部
に接続されたマイクロコンピュータで実行されるソフト
ウェアプログラムによりセットする（図２−）。エラ
ーアウト切換フラグ２７は、誤差検出フラグ３４がノン
アクティブ時一回のみ出力変化が可能であるため、誤差
検出フラグ３４が立ち下がった後出力が変化し（図２−
）、第２のエラーアウト端子２６をハイインピーダン
ス固定状態（図２―）とする。この結果、応答速度切
換回路３１はＰＬＬの系から切り離される。
と、リセット（図２−）後誤差検出フラグ３４のｔ０
時間内の‘Ｈ’レベル時間はｔ１である（図２−）。
高速応答の期間（図２−）、第２のエラーアウト端子
２６は動作状態にあり、応答時間は前記Ｔ１である。一
定時間後、‘Ｈ’レベル時間がｔ２となり基準時間に達
し（図２−）、この後エラーアウト切換フラグを外部
に接続されたマイクロコンピュータで実行されるソフト
ウェアプログラムによりセットする（図２−）。エラ
ーアウト切換フラグ２７は、誤差検出フラグ３４がノン
アクティブ時一回のみ出力変化が可能であるため、誤差
検出フラグ３４が立ち下がった後出力が変化し（図２−
）、第２のエラーアウト端子２６をハイインピーダン
ス固定状態（図２―）とする。この結果、応答速度切
換回路３１はＰＬＬの系から切り離される。
【００３０】この時の第１のエラーアウト端子２５から
ローパスフィルタ２４の出力までの応答時間Ｔ２は式
と同様に求められ、式となる。
ローパスフィルタ２４の出力までの応答時間Ｔ２は式
と同様に求められ、式となる。
【数２】 式，式を用い、高速応答時（第２のエラーアウト端
子２６の出力が動作状態）と低速応答時（第２のエラー
アウト端子２６の出力がハイインピーダンス固定状態）
の応答時間を比較すると、式となり、第１のエラーア
ウト端子２５、第２のエラーアウト端子２６からローパ
スフィルタ２４までの応答時間が１：２になっており、
ローパスフィルタ２４を構成する第２の抵抗、及び、第
２のエラーアウト端子の駆動電流切換の２つの作用によ
り高速応答／低速応答が実現できていることがわかる。
子２６の出力が動作状態）と低速応答時（第２のエラー
アウト端子２６の出力がハイインピーダンス固定状態）
の応答時間を比較すると、式となり、第１のエラーア
ウト端子２５、第２のエラーアウト端子２６からローパ
スフィルタ２４までの応答時間が１：２になっており、
ローパスフィルタ２４を構成する第２の抵抗、及び、第
２のエラーアウト端子の駆動電流切換の２つの作用によ
り高速応答／低速応答が実現できていることがわかる。
【数３】
【００３１】さらに、第２のエラーアウト端子２６の駆
動電流切換であるハイインピーダンス固定状態への切換
えは、誤差検出フラグ３４がノンアクティブ状態でのみ
行われるため、常に第１のエラーアウト端子２５、第２
のエラーアウト端子２６が共にハイインピーダンス時に
行われる。第１のエラーアウト端子２５、第２のエラー
アウト端子２６が共にハイインピーダンスのとき、両エ
ラーアウト端子はローパスフィルタ２４を駆動していな
いため、 ＰＬＬの系に対して影響を与ずに第２のエラ
ーアウト端子２６の駆動電流を切り換えることができ
る。
動電流切換であるハイインピーダンス固定状態への切換
えは、誤差検出フラグ３４がノンアクティブ状態でのみ
行われるため、常に第１のエラーアウト端子２５、第２
のエラーアウト端子２６が共にハイインピーダンス時に
行われる。第１のエラーアウト端子２５、第２のエラー
アウト端子２６が共にハイインピーダンスのとき、両エ
ラーアウト端子はローパスフィルタ２４を駆動していな
いため、 ＰＬＬの系に対して影響を与ずに第２のエラ
ーアウト端子２６の駆動電流を切り換えることができ
る。
【００３２】本実施例においてはＴ１，Ｔ２を求める
際、第１のエラーアウト端子２５及び第２のエラーアウ
ト端子２６の駆動電流，第１の抵抗２８及び第２の抵抗
２９の抵抗値は各々等しいとしたが、異なってもかまわ
ない。
際、第１のエラーアウト端子２５及び第２のエラーアウ
ト端子２６の駆動電流，第１の抵抗２８及び第２の抵抗
２９の抵抗値は各々等しいとしたが、異なってもかまわ
ない。
【００３３】図３は本発明の他の実施の形態である。
【００３４】図３は、図１に対し第３のエラーアウト端
子４１，第３の抵抗４２，第２のエラーアウト切換フラ
グ４３等を追加した回路である。エラーアウト端子を必
要数だけハイインピーダンス固定状態にする事により応
答時間を変化させることができる。応答時間及び低速応
答／高速応答の比は式，式，式と同様に求めるこ
とができる。なお、図３において図１に対応する部分に
は同一の符号を付けその説明を省略する。
子４１，第３の抵抗４２，第２のエラーアウト切換フラ
グ４３等を追加した回路である。エラーアウト端子を必
要数だけハイインピーダンス固定状態にする事により応
答時間を変化させることができる。応答時間及び低速応
答／高速応答の比は式，式，式と同様に求めるこ
とができる。なお、図３において図１に対応する部分に
は同一の符号を付けその説明を省略する。
【００３５】本実施形態では、式よりＴ２＞Ｔ１であ
る事から、エラーアウト端子をハイインピーダンス固定
状態にできることにより、エラーアウト端子からローパ
スフィルタ出力までの応答が高速応答なＰＬＬ回路と低
速応答なＰＬＬ回路を、外部回路を変更することなく同
時に実現できる。また式，式，式より、応答時間
の変化は第１の抵抗と第２の抵抗に因るものとＩ（ｖ）
に因るものを同時に得ることができる。さらに、エラー
アウト端子がハイインピーダンス時にエラーアウト端子
の駆動電流切換を行うことにより、ＰＬＬの系に対し影
響を与えずに高速応答／低速応答を切り換えることがで
きる。
る事から、エラーアウト端子をハイインピーダンス固定
状態にできることにより、エラーアウト端子からローパ
スフィルタ出力までの応答が高速応答なＰＬＬ回路と低
速応答なＰＬＬ回路を、外部回路を変更することなく同
時に実現できる。また式，式，式より、応答時間
の変化は第１の抵抗と第２の抵抗に因るものとＩ（ｖ）
に因るものを同時に得ることができる。さらに、エラー
アウト端子がハイインピーダンス時にエラーアウト端子
の駆動電流切換を行うことにより、ＰＬＬの系に対し影
響を与えずに高速応答／低速応答を切り換えることがで
きる。
【００３６】
【発明の効果】本発明では、位相比較器の出力信号を入
力し、この入力信号を出力する動作状態と出力をハイイ
ンピーダンス固定状態とする２つの状態間を切換可能な
複数のエラーアウト端子を持つことにより、回路規模を
大きくすることなくＰＬＬ回路の高速応答／低速応答を
任意の外部回路に対して最適化できる。
力し、この入力信号を出力する動作状態と出力をハイイ
ンピーダンス固定状態とする２つの状態間を切換可能な
複数のエラーアウト端子を持つことにより、回路規模を
大きくすることなくＰＬＬ回路の高速応答／低速応答を
任意の外部回路に対して最適化できる。
【００３７】また、複数のエラーアウト端子の内、少な
くとも１本以上ハイインピーダンス固定状態にするエラ
ーアウト端子制御回路を備え、前記エラーアウト端子の
切換えは該エラーアウト端子の出力がハイインピーダン
ス時に行うのでエラーアウト端子の駆動電流切換時の不
連続な周波数の飛びやスイッチングノイズによる特性劣
化を防止できる。
くとも１本以上ハイインピーダンス固定状態にするエラ
ーアウト端子制御回路を備え、前記エラーアウト端子の
切換えは該エラーアウト端子の出力がハイインピーダン
ス時に行うのでエラーアウト端子の駆動電流切換時の不
連続な周波数の飛びやスイッチングノイズによる特性劣
化を防止できる。
【００３８】また、位相比較器の誤差信号を監視する誤
差検出フラグを備えるので、一定期間毎に誤差検出フラ
グを監視する事により、基準信号と分周回路の出力の周
波数及び位相の誤差を検出し、所望の誤差以下になった
時点で高速応答／低速応答の回路を切換えることができ
る。すなわち、任意の誤差範囲内で高速応答／低速応答
の切換えができる。
差検出フラグを備えるので、一定期間毎に誤差検出フラ
グを監視する事により、基準信号と分周回路の出力の周
波数及び位相の誤差を検出し、所望の誤差以下になった
時点で高速応答／低速応答の回路を切換えることができ
る。すなわち、任意の誤差範囲内で高速応答／低速応答
の切換えができる。
【００３９】また、前記複数のエラーアウト端子の出力
を少なくとも１本以上ハイインピーダンス固定状態にす
るエラーアウト切換フラグを備えるので、外部回路によ
りエラーアウト端子出力の動作状態とハイインピーダン
ス固定状態の切換えのタイミングを制御できる。
を少なくとも１本以上ハイインピーダンス固定状態にす
るエラーアウト切換フラグを備えるので、外部回路によ
りエラーアウト端子出力の動作状態とハイインピーダン
ス固定状態の切換えのタイミングを制御できる。
【図１】 本発明の一実施形態に係る高速ロックアップ
ＰＬＬ回路の構成を示す図である。
ＰＬＬ回路の構成を示す図である。
【図２】 図１の回路動作のタイミングチャートを示
す。
す。
【図３】 本発明の第２の実施形態に係る高速ロックア
ップＰＬＬ回路の構成を示す図である。
ップＰＬＬ回路の構成を示す図である。
【図４】 従来の技術に基づく、高速ロックアップ、低
雑音ＰＬＬ回路の一実施形態を示す図である。
雑音ＰＬＬ回路の一実施形態を示す図である。
１ 基準信号 ２ 出力信号 ３ ループフィルタ ４ プログラマブル分周器 ５ 電圧制御発振器 ６ オーバーラップ出力位相比較器 ７ ノンオーバーラップ出力位相比較器 ８ 第１のチャージポンプ ９ 第２のチャージポンプ 21 位相比較器 22 分周回路 23 電圧制御発振器 24 ローパスフィルタ 25 第１のエラーアウト端子 26 第２のエラーアウト端子 27 エラーアウト切換フラグ 28 第１の抵抗 29 第２の抵抗 30 コンデンサ 31 応答速度切換回路 32 基準信号 33 出力信号 34 誤差検出フラグ 35 ＵＰ信号 36 ＤＯＷＮ信号 37 ＵＰ＋ＤＯＷＮ信号 38 ＲＥＳＥＴＮ 41 第３のエラーアウト端子 42 第３の抵抗 43 第２のエラーアウト切換フラグ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年３月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】本発明の高速ロックアップＰＬＬ回路は、
電圧制御発信器と、前記電圧制御発信器の出力信号と基
準信号の位相を比較し誤差信号を出力する位相比較器
と、前記位相比較器の出力信号に基づきハイレベル、ハ
イインピーダンス、ロウレベルのいずれかを出力する動
作状態と、ハイインピーダンス固定状態との２つの状態
間を切換可能な複数のエラーアウト端子と、前記複数の
エラーアウト端子の各出力に一端が接続された複数の抵
抗と、該複数の抵抗の各他端に共通に第１の電極が、接
地に第２の電極が接続され、前記第１の電極に現れる電
位で前記電圧制御発信器を制御するコンデンサと、前記
誤差信号に基づき前記電圧制御発信器の出力が前記基準
信号と一致していない期間のみ所定の電位を示す誤差検
出フラグと、該誤差検出フラグに基づき、前記電圧制御
発信器の出力と前記基準信号との位相差が所定範囲内に
収束したか否かを判定する判定手段と、該判定手段によ
り、前記位相差が所定範囲内に収束していないと判定さ
れた場合は前記複数のエラーアウト端子をすべて動作状
態に切り換え、前記位相差が所定範囲内に収束したと判
定された場合は前記複数のエラーアウト端子の少なくと
も１つをハイインピーダンス固定状態に切り換える切換
手段とを具備することを特徴とする。
電圧制御発信器と、前記電圧制御発信器の出力信号と基
準信号の位相を比較し誤差信号を出力する位相比較器
と、前記位相比較器の出力信号に基づきハイレベル、ハ
イインピーダンス、ロウレベルのいずれかを出力する動
作状態と、ハイインピーダンス固定状態との２つの状態
間を切換可能な複数のエラーアウト端子と、前記複数の
エラーアウト端子の各出力に一端が接続された複数の抵
抗と、該複数の抵抗の各他端に共通に第１の電極が、接
地に第２の電極が接続され、前記第１の電極に現れる電
位で前記電圧制御発信器を制御するコンデンサと、前記
誤差信号に基づき前記電圧制御発信器の出力が前記基準
信号と一致していない期間のみ所定の電位を示す誤差検
出フラグと、該誤差検出フラグに基づき、前記電圧制御
発信器の出力と前記基準信号との位相差が所定範囲内に
収束したか否かを判定する判定手段と、該判定手段によ
り、前記位相差が所定範囲内に収束していないと判定さ
れた場合は前記複数のエラーアウト端子をすべて動作状
態に切り換え、前記位相差が所定範囲内に収束したと判
定された場合は前記複数のエラーアウト端子の少なくと
も１つをハイインピーダンス固定状態に切り換える切換
手段とを具備することを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】また、本発明の高速ロックアップＰＬＬ回
路は、前記判定手段が、前記誤差検出フラグを監視する
マイクロコンピュータであることを特徴とする。
路は、前記判定手段が、前記誤差検出フラグを監視する
マイクロコンピュータであることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】また、本発明の高速ロックアップＰＬＬ回
路において、前記切換手段における前記ハイインピーダ
ンス固定状態への切り換えは、前記マイクロコンピュー
タから出力される信号によってリセットされ、すべての
前記複数のエラーアウト端子がハイインピーダンスの時
に前記少なくとも１つのエラーアウト端子をハイインピ
ーダンス固定状態に切り換えるエラーアウト切換フラグ
によって制御することを特徴とする。
路において、前記切換手段における前記ハイインピーダ
ンス固定状態への切り換えは、前記マイクロコンピュー
タから出力される信号によってリセットされ、すべての
前記複数のエラーアウト端子がハイインピーダンスの時
に前記少なくとも１つのエラーアウト端子をハイインピ
ーダンス固定状態に切り換えるエラーアウト切換フラグ
によって制御することを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】また、本発明の高速ロックアップＰＬＬ回
路において、前記位相比較器は、前期電圧制御発信器の
出力と前記基準信号の周波数とを比較しその誤差信号を
出力し、前記判定手段は、前記誤差検出フラグに基づ
き、前記電圧制御発信器の出力と前記基準信号との周波
数の差が所定範囲内に収束したか否かを判定することを
特徴とする。
路において、前記位相比較器は、前期電圧制御発信器の
出力と前記基準信号の周波数とを比較しその誤差信号を
出力し、前記判定手段は、前記誤差検出フラグに基づ
き、前記電圧制御発信器の出力と前記基準信号との周波
数の差が所定範囲内に収束したか否かを判定することを
特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】図２において、前記基準時間をｔ２とする
と、リセット（図２−）後誤差検出フラグ３４のｔ０
時間内の‘Ｈ’レベル時間はｔ１である（図２−）。
高速応答の期間（図２−）、第２のエラーアウト端子
２６は動作状態にあり、応答時間は前記Ｔ１である。一
定時間後、‘Ｈ’レベル時間がｔ２となり基準時間に達
し（図２−）、この後エラーアウト切換フラグを外部
に接続されたマイクロコンピュータで実行されるソフト
ウェアプログラムによりセットする（図２−）。エラ
ーアウト切換フラグ２７は、誤差検出フラグ３４がノン
アクティブ時一回のみ出力変化が可能であるため、誤差
検出フラグ３４が‘Ｈ’レベルから‘Ｌ’レベルに遷移
した後出力が変化し（図２−）、第２のエラーアウト
端子２６をハイインピーダンス固定状態（図２―）と
する。この結果、応答速度切換回路３１はＰＬＬの系か
ら切り離される。
と、リセット（図２−）後誤差検出フラグ３４のｔ０
時間内の‘Ｈ’レベル時間はｔ１である（図２−）。
高速応答の期間（図２−）、第２のエラーアウト端子
２６は動作状態にあり、応答時間は前記Ｔ１である。一
定時間後、‘Ｈ’レベル時間がｔ２となり基準時間に達
し（図２−）、この後エラーアウト切換フラグを外部
に接続されたマイクロコンピュータで実行されるソフト
ウェアプログラムによりセットする（図２−）。エラ
ーアウト切換フラグ２７は、誤差検出フラグ３４がノン
アクティブ時一回のみ出力変化が可能であるため、誤差
検出フラグ３４が‘Ｈ’レベルから‘Ｌ’レベルに遷移
した後出力が変化し（図２−）、第２のエラーアウト
端子２６をハイインピーダンス固定状態（図２―）と
する。この結果、応答速度切換回路３１はＰＬＬの系か
ら切り離される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】以上、詳細に説明したように、本発明によ
れば、複数のエラーアウト端子と、前記複数のエラーア
ウト端子の各出力に一端が接続された複数の抵抗と、該
複数の抵抗の各他端に共通に第１の電極が、接地に第２
の電極が接続され、前記第１の電極に現れる電位で前記
電圧制御発信器を制御するコンデンサによりローパスフ
ィルタを構成するので、回路規模を大きくすることなく
ＰＬＬ回路の高速応答／低速応答を任意の外部回路に対
して最適化できる。
れば、複数のエラーアウト端子と、前記複数のエラーア
ウト端子の各出力に一端が接続された複数の抵抗と、該
複数の抵抗の各他端に共通に第１の電極が、接地に第２
の電極が接続され、前記第１の電極に現れる電位で前記
電圧制御発信器を制御するコンデンサによりローパスフ
ィルタを構成するので、回路規模を大きくすることなく
ＰＬＬ回路の高速応答／低速応答を任意の外部回路に対
して最適化できる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】また、位相比較器の誤差信号に基づき電圧
制御発信器の出力が基準信号と一致していない期間のみ
所定の電位を示す誤差検出フラグを備えるので、一定期
間毎に誤差検出フラグを監視する事により、基準信号と
分周回路の出力の周波数及び位相の誤差を検出し、所望
の誤差以下になった時点で高速応答／低速応答の回路を
切換えることができる。すなわち、任意の誤差範囲内で
高速応答／低速応答の切換えができる。
制御発信器の出力が基準信号と一致していない期間のみ
所定の電位を示す誤差検出フラグを備えるので、一定期
間毎に誤差検出フラグを監視する事により、基準信号と
分周回路の出力の周波数及び位相の誤差を検出し、所望
の誤差以下になった時点で高速応答／低速応答の回路を
切換えることができる。すなわち、任意の誤差範囲内で
高速応答／低速応答の切換えができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】また、前記複数のエラーアウト端子の出力
を少なくとも１本以上ハイインピーダンス固定状態にす
る切換手段と、位相差または周波数差を判定する判定手
段を備えるので、エラーアウト端子出力の動作状態とハ
イインピーダンス固定状態の切換えのタイミングを制御
できる。 ─────────────────────────────────────────────────────
を少なくとも１本以上ハイインピーダンス固定状態にす
る切換手段と、位相差または周波数差を判定する判定手
段を備えるので、エラーアウト端子出力の動作状態とハ
イインピーダンス固定状態の切換えのタイミングを制御
できる。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年６月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】 本発明の高速ロックアッ
プＰＬＬ回路は、電圧制御発信器と、前記電圧制御発信
器の出力信号と基準信号の位相を比較し誤差信号を出力
する位相比較器と、前記位相比較器の出力信号に基づき
ハイレベル、ハイインピーダンス、ロウレベルのいずれ
かを出力する動作状態と、ハイインピーダンス固定状態
との２つの状態間を切換可能であり、ＭＯＳトランジス
タにより構成される複数のエラーアウト端子と、前記複
数のエラーアウト端子の各出力に一端が接続された複数
の抵抗と、該複数の抵抗の各他端に共通に第１の電極が
接続され、接地に第２の電極が接続され、前記第１の電
極に現れる電位で前記電圧制御発信器を制御するコンデ
ンサと、前記誤差信号に基づき前記電圧制御発信器の出
力が前記基準信号と一致していない期間のみ所定の電位
を示す誤差検出フラグと、前記複数のエラーアウト端子
のすべてがハイインピーダンスの時に、１回のみ出力を
変化させ、少なくとも１つの前記エラーアウト端子をハ
イインピーダンス固定状態に切り換えるエラーアウト切
換フラグと、前記誤差検出フラグを監視するとともに、
前記エラーアウト切換フラグを制御するマイクロコンピ
ュータとを具備し、前記マイクロコンピュータは、前記
誤差検出フラグの出力に基づき、前記電圧制御発信器の
出力と前記基準信号との位相差が、該マイクロコンピュ
ータに実装されるソフトウェアプログラムを用いて任意
に設定された所定範囲内に収束したか否かを判定し、前
記判定により、前記位相差が所定範囲内に収束していな
いと判定された場合は前記複数のエラーアウト端子をす
べて動作状態に切り換えるようにエラーアウト切換フラ
グを制御し、前記位相差が所定範囲内に収束したと判定
された場合は前記複数のエラーアウト端子の少なくとも
１つをハイインピーダンス固定状態に切り換えるように
エラーアウト切換フラグを制御することを特徴とする。
上記特徴から、前記ローパスフィルタは、複数の抵抗か
らなる合成抵抗と１つのコンデンサから構成されるラグ
フィルタとなるので、本発明の実施の際には、該ローパ
スフィルタ、ＰＬＬ回路の特性の算出・設計を容易に行
える。また、ソフトウェアプログラムによりエラーアウ
ト端子の動作状態を切り換えるので、該ＰＬＬ回路の応
答速度の切り換えタイミングを任意に設定することがで
きる。
プＰＬＬ回路は、電圧制御発信器と、前記電圧制御発信
器の出力信号と基準信号の位相を比較し誤差信号を出力
する位相比較器と、前記位相比較器の出力信号に基づき
ハイレベル、ハイインピーダンス、ロウレベルのいずれ
かを出力する動作状態と、ハイインピーダンス固定状態
との２つの状態間を切換可能であり、ＭＯＳトランジス
タにより構成される複数のエラーアウト端子と、前記複
数のエラーアウト端子の各出力に一端が接続された複数
の抵抗と、該複数の抵抗の各他端に共通に第１の電極が
接続され、接地に第２の電極が接続され、前記第１の電
極に現れる電位で前記電圧制御発信器を制御するコンデ
ンサと、前記誤差信号に基づき前記電圧制御発信器の出
力が前記基準信号と一致していない期間のみ所定の電位
を示す誤差検出フラグと、前記複数のエラーアウト端子
のすべてがハイインピーダンスの時に、１回のみ出力を
変化させ、少なくとも１つの前記エラーアウト端子をハ
イインピーダンス固定状態に切り換えるエラーアウト切
換フラグと、前記誤差検出フラグを監視するとともに、
前記エラーアウト切換フラグを制御するマイクロコンピ
ュータとを具備し、前記マイクロコンピュータは、前記
誤差検出フラグの出力に基づき、前記電圧制御発信器の
出力と前記基準信号との位相差が、該マイクロコンピュ
ータに実装されるソフトウェアプログラムを用いて任意
に設定された所定範囲内に収束したか否かを判定し、前
記判定により、前記位相差が所定範囲内に収束していな
いと判定された場合は前記複数のエラーアウト端子をす
べて動作状態に切り換えるようにエラーアウト切換フラ
グを制御し、前記位相差が所定範囲内に収束したと判定
された場合は前記複数のエラーアウト端子の少なくとも
１つをハイインピーダンス固定状態に切り換えるように
エラーアウト切換フラグを制御することを特徴とする。
上記特徴から、前記ローパスフィルタは、複数の抵抗か
らなる合成抵抗と１つのコンデンサから構成されるラグ
フィルタとなるので、本発明の実施の際には、該ローパ
スフィルタ、ＰＬＬ回路の特性の算出・設計を容易に行
える。また、ソフトウェアプログラムによりエラーアウ
ト端子の動作状態を切り換えるので、該ＰＬＬ回路の応
答速度の切り換えタイミングを任意に設定することがで
きる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】削除
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】また、本発明の高速ロックアップＰＬＬ回
路において、前記位相比較器は、前期電圧制御発信器の
出力と前記基準信号の周波数とを比較しその誤差信号を
出力し、前記マイクロコンピュータは、前記誤差検出フ
ラグに基づき、前記電圧制御発信器の出力と前記基準信
号との周波数の差が所定範囲内に収束したか否かを判定
することを特徴とする。
路において、前記位相比較器は、前期電圧制御発信器の
出力と前記基準信号の周波数とを比較しその誤差信号を
出力し、前記マイクロコンピュータは、前記誤差検出フ
ラグに基づき、前記電圧制御発信器の出力と前記基準信
号との周波数の差が所定範囲内に収束したか否かを判定
することを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】
【発明の効果】 以上、詳細に説明したように、本発明に
よれば、複数のエラーアウト端子と、前記複数のエラー
アウト端子の各出力に一端が接続された複数の抵抗と、
該複数の抵抗の各他端に共通に第１の電極が、接地に第
２の電極が接続され、前記第１の電極に現れる電位で前
記電圧制御発信器を制御するコンデンサによりローパス
フィルタを構成するので、回路規模を大きくすることな
くＰＬＬ回路の高速応答／低速応答を任意の外部回路に
対して最適化できる。
よれば、複数のエラーアウト端子と、前記複数のエラー
アウト端子の各出力に一端が接続された複数の抵抗と、
該複数の抵抗の各他端に共通に第１の電極が、接地に第
２の電極が接続され、前記第１の電極に現れる電位で前
記電圧制御発信器を制御するコンデンサによりローパス
フィルタを構成するので、回路規模を大きくすることな
くＰＬＬ回路の高速応答／低速応答を任意の外部回路に
対して最適化できる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】また、前記複数のエラーアウト端子の出力
を少なくとも１本以上ハイインピーダンス固定状態にす
るエラーアウト切換フラグと、位相差または周波数差を
判定するマイクロコンピュータを備えるので、エラーア
ウト端子出力の動作状態とハイインピーダンス固定状態
の切換えのタイミングを制御できる。
を少なくとも１本以上ハイインピーダンス固定状態にす
るエラーアウト切換フラグと、位相差または周波数差を
判定するマイクロコンピュータを備えるので、エラーア
ウト端子出力の動作状態とハイインピーダンス固定状態
の切換えのタイミングを制御できる。
Claims (4)
- 【請求項１】 電圧制御発振器と、前記電圧制御発振器
の出力信号と基準信号の位相及び周波数を比較し誤差信
号を出力する位相比較器と、前記位相比較器の出力信号
を入力し、該入力信号を出力する動作状態と出力をハイ
インピーダンス固定状態とする２つの状態間を切換可能
な複数のエラーアウト端子と、前記複数のエラーアウト
端子の出力を入力とし、前記電圧制御発振器の電圧制御
端子に接続されるローパスフィルタを有する高速ロック
アップＰＬＬ回路。 - 【請求項２】 前記高速ロックアップＰＬＬ回路は、前
記複数のエラーアウト端子の内、少なくとも１本以上ハ
イインピーダンス固定状態にするエラーアウト端子制御
回路を備え、前記エラーアウト端子の切換えは該エラー
アウト端子の出力がハイインピーダンス時に行うことを
特徴とする請求項１記載の高速ロックアップＰＬＬ回
路。 - 【請求項３】 前記エラーアウト端子制御回路は、前記
位相比較器から出力される誤差信号を監視する誤差検出
フラグを備えることを特徴とする請求項２記載の高速ロ
ックアップＰＬＬ回路。 - 【請求項４】 前記エラーアウト端子制御回路は、エラ
ーアウト切換フラグをさらに備え、前記エラーアウト切
換フラグは、前記誤差検出フラグがノンアクティブ状態
時に、前記複数のエラーアウト端子の出力を少なくとも
１本以上ハイインピーダンス固定状態にする信号を出力
することを特徴とする請求項３記載の高速ロックアップ
ＰＬＬ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10106681A JPH11298323A (ja) | 1998-04-16 | 1998-04-16 | 高速ロックアップｐｌｌ回路 |
| US09/292,881 US6218875B1 (en) | 1998-04-16 | 1999-04-16 | High speed lock-up phase locked loop circuit |
| KR10-1999-0013545A KR100404160B1 (ko) | 1998-04-16 | 1999-04-16 | 고속 록업 ｐｌｌ 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10106681A JPH11298323A (ja) | 1998-04-16 | 1998-04-16 | 高速ロックアップｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11298323A true JPH11298323A (ja) | 1999-10-29 |
Family
ID=14439818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10106681A Pending JPH11298323A (ja) | 1998-04-16 | 1998-04-16 | 高速ロックアップｐｌｌ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6218875B1 (ja) |
| JP (1) | JPH11298323A (ja) |
| KR (1) | KR100404160B1 (ja) |
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-
1998
- 1998-04-16 JP JP10106681A patent/JPH11298323A/ja active Pending
-
1999
- 1999-04-16 KR KR10-1999-0013545A patent/KR100404160B1/ko not_active IP Right Cessation
- 1999-04-16 US US09/292,881 patent/US6218875B1/en not_active Expired - Fee Related
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| KR19990083254A (ko) | 1999-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000404 |