JP3080007B2 - Ｐｌｌ回路 - Google Patents
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- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Computer Networks & Wireless Communication (AREA)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ回路に関し、
特に入力信号と出力信号の位相偏差が一定基準値以下か
どうか、入力信号の周期のいかんにかかわらず判定する
回路を備えたＰＬＬ回路に関する。
特に入力信号と出力信号の位相偏差が一定基準値以下か
どうか、入力信号の周期のいかんにかかわらず判定する
回路を備えたＰＬＬ回路に関する。
【０００２】
【従来の技術】シングルチップマイクロコンピュータに
搭載され、外部からのクロック信号を受け、チップ内に
内部クロック信号を発生するＰＬＬ回路を例にとり説明
する。
搭載され、外部からのクロック信号を受け、チップ内に
内部クロック信号を発生するＰＬＬ回路を例にとり説明
する。
【０００３】外部クロック信号と内部クロック信号の位
相偏差が大きいと、シングルチップマイクロコンピュー
タは正常動作しなくなる。そのため、位相偏差がシング
ルチップマイクロコンピュータの正常動作可能な範囲に
入っているかどうかを判断するため、ＰＬＬ回路のロッ
ク状態を検出する回路が必要になる。
相偏差が大きいと、シングルチップマイクロコンピュー
タは正常動作しなくなる。そのため、位相偏差がシング
ルチップマイクロコンピュータの正常動作可能な範囲に
入っているかどうかを判断するため、ＰＬＬ回路のロッ
ク状態を検出する回路が必要になる。
【０００４】このようなＰＬＬ回路のロック状態を検出
する公知例として、入力信号と帰還信号の位相偏差に応
じて変化する位相比較回路からの出力パルス幅と、遅延
回路の遅延時間との大小比較を行うことで、ＰＬＬ回路
のロック状態を検出する回路（特開昭６４−２４６３
０）がある。
する公知例として、入力信号と帰還信号の位相偏差に応
じて変化する位相比較回路からの出力パルス幅と、遅延
回路の遅延時間との大小比較を行うことで、ＰＬＬ回路
のロック状態を検出する回路（特開昭６４−２４６３
０）がある。
【０００５】図７は上記公報に記載されたＰＬＬ回路の
構成図である。このＰＬＬ回路は位相比較回路１とチャ
ージポンプ回路２とループフィルタ３と電圧制御回路４
と分周回路５と排他的ノア回路６と遅延回路７1 ，７
2 ，…，７n とＤフリップフロップ８1 ，８2 ，…，８
n と切換スイッチ９で構成されている。
構成図である。このＰＬＬ回路は位相比較回路１とチャ
ージポンプ回路２とループフィルタ３と電圧制御回路４
と分周回路５と排他的ノア回路６と遅延回路７1 ，７
2 ，…，７n とＤフリップフロップ８1 ，８2 ，…，８
n と切換スイッチ９で構成されている。
【０００６】位相比較回路１は順序回路などを使用した
ディジタル型の位相比較回路であり、入力信号ｆ1 と帰
還信号ｆ2 の位相偏差に応じて、ハイレベルがアクティ
ブレベルであるアップパルスＰｕまたはローレベルがア
クティブレベルであるダウンパルスＰｄを発生する。こ
れらのパルス信号Ｐｕ，Ｐｄはチャージポンプ回路２で
電圧パルスに変換され、積分作用を持ったループフィル
タ３によってアナログ信号Ｖｃになる。このアナログ信
号Ｖｃは電圧制御発振回路４に印加され、電圧制御発振
回路４の発振出力ｆoの周波数を変化させる。電圧制御
発振回路４の発振出力ｆo はＰＬＬ回路の出力として取
り出されるとともに、分周回路５を通して位相比較回路
１に帰還される。
ディジタル型の位相比較回路であり、入力信号ｆ1 と帰
還信号ｆ2 の位相偏差に応じて、ハイレベルがアクティ
ブレベルであるアップパルスＰｕまたはローレベルがア
クティブレベルであるダウンパルスＰｄを発生する。こ
れらのパルス信号Ｐｕ，Ｐｄはチャージポンプ回路２で
電圧パルスに変換され、積分作用を持ったループフィル
タ３によってアナログ信号Ｖｃになる。このアナログ信
号Ｖｃは電圧制御発振回路４に印加され、電圧制御発振
回路４の発振出力ｆoの周波数を変化させる。電圧制御
発振回路４の発振出力ｆo はＰＬＬ回路の出力として取
り出されるとともに、分周回路５を通して位相比較回路
１に帰還される。
【０００７】入力信号ｆ1 が帰還信号ｆ2 の周波数より
低いときにはその位相偏差に応じてアップパルスＰｕが
発生され、電圧制御発振回路４の発振出力ｆo の発振周
波数を上昇させる。逆に高い時にはダウンパルスＰｄが
発生され、発振出力ｆoの発振周波数を下降させる。
低いときにはその位相偏差に応じてアップパルスＰｕが
発生され、電圧制御発振回路４の発振出力ｆo の発振周
波数を上昇させる。逆に高い時にはダウンパルスＰｄが
発生され、発振出力ｆoの発振周波数を下降させる。
【０００８】遅延回路７1 ，７2 ，…，７n はそれぞれ
異なった遅延時間Ｔd1，Ｔd2，…，Ｔdnを有している。
排他的ノア回路６によって得られたパルス信号Ｐｃは複
数のフリップフロップ回路８1 ，８2 ，…，８n のクロ
ック入力端に印加される。また、このパルス信号Ｐｃは
複数の遅延回路７1 ，７2 ，…，７n を介してパルス信
号Ｐa1，Ｐa2，…，Ｐanとなり、それぞれフリップフロ
ップ回路８1 ，８2 ，…，８n のＤ端子に印加される。
異なった遅延時間Ｔd1，Ｔd2，…，Ｔdnを有している。
排他的ノア回路６によって得られたパルス信号Ｐｃは複
数のフリップフロップ回路８1 ，８2 ，…，８n のクロ
ック入力端に印加される。また、このパルス信号Ｐｃは
複数の遅延回路７1 ，７2 ，…，７n を介してパルス信
号Ｐa1，Ｐa2，…，Ｐanとなり、それぞれフリップフロ
ップ回路８1 ，８2 ，…，８n のＤ端子に印加される。
【０００９】以上のような構成をとることにより、入力
周波数に応じて切換スイッチ９を切り換え、所定のフリ
ップフロップ回路８1 ，８2 ，…，８n の出力を選択す
れば、入力周波数によらず常に一定の位相偏差でロック
状態を検出できる。
周波数に応じて切換スイッチ９を切り換え、所定のフリ
ップフロップ回路８1 ，８2 ，…，８n の出力を選択す
れば、入力周波数によらず常に一定の位相偏差でロック
状態を検出できる。
【００１０】
【発明が解決しようとする課題】上述した従来の、複数
の遅延回路を切り換えるＰＬＬ回路は、遅延回路を切り
換えるための手段が必要になり、例えば新たにチップに
信号端子を追加しなければならず好ましくない。また、
入力周波数を何らかの手段でモニターし、入力周波数が
変わるたびに切り換えスイッチを切り換えるという手順
も必要になる。
の遅延回路を切り換えるＰＬＬ回路は、遅延回路を切り
換えるための手段が必要になり、例えば新たにチップに
信号端子を追加しなければならず好ましくない。また、
入力周波数を何らかの手段でモニターし、入力周波数が
変わるたびに切り換えスイッチを切り換えるという手順
も必要になる。
【００１１】本発明の目的は、上記のような従来装置の
欠点をなくし、入力信号の周波数が変化した場合にロッ
ク状態検出基準値を自動的に連続して変化させ、常に一
定の位相偏差でロック状態を検出できるＰＬＬ回路を提
供することにある。
欠点をなくし、入力信号の周波数が変化した場合にロッ
ク状態検出基準値を自動的に連続して変化させ、常に一
定の位相偏差でロック状態を検出できるＰＬＬ回路を提
供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＰＬＬ回路は、入力信号と帰還信号との位
相偏差に応じてアップパルスまたはダウンパルスを発生
する位相比較回路と、前記アップパルスまたはダウンパ
ルスに応じて制御信号を発生する回路と、前記制御信号
に応じて出力周波数を変化させる発振回路と、前記位相
比較回路の出力に接続され、前記位相比較回路から一方
のパルスが出力されたときは該パルスを出力する論理回
路と、前記制御信号の大きさに応じて遅延時間が変化
し、前記論理回路の出力パルスを前記遅延時間遅延する
遅延回路と、前記論理回路の出力パルスをクロック入力
端に入力し、前記遅延回路の出力パルスをデータ入力端
子に入力し、出力信号をロック状態の検出信号として出
力するＤフリップフロップ回路を有する。
に、本発明のＰＬＬ回路は、入力信号と帰還信号との位
相偏差に応じてアップパルスまたはダウンパルスを発生
する位相比較回路と、前記アップパルスまたはダウンパ
ルスに応じて制御信号を発生する回路と、前記制御信号
に応じて出力周波数を変化させる発振回路と、前記位相
比較回路の出力に接続され、前記位相比較回路から一方
のパルスが出力されたときは該パルスを出力する論理回
路と、前記制御信号の大きさに応じて遅延時間が変化
し、前記論理回路の出力パルスを前記遅延時間遅延する
遅延回路と、前記論理回路の出力パルスをクロック入力
端に入力し、前記遅延回路の出力パルスをデータ入力端
子に入力し、出力信号をロック状態の検出信号として出
力するＤフリップフロップ回路を有する。
【００１３】前述したように、遅延回路の遅延時間Ｔｄ
は、ＰＬＬ回路がロック状態を判定するための基準値に
なる。ロック状態検出時の位相偏差は入力周波数と遅延
時間Ｔｄの比で決まるものなので、入力周波数が変化し
たときに同じ位相偏差でロック状態が検出できるように
するためには、その比が一定になるように遅延時間Ｔｄ
を変化させればよい。
は、ＰＬＬ回路がロック状態を判定するための基準値に
なる。ロック状態検出時の位相偏差は入力周波数と遅延
時間Ｔｄの比で決まるものなので、入力周波数が変化し
たときに同じ位相偏差でロック状態が検出できるように
するためには、その比が一定になるように遅延時間Ｔｄ
を変化させればよい。
【００１４】本発明の実施態様によれば、前記遅延回路
が、ゲートに前記制御信号が印加されるＭＯＳＦＥＴ
と、該ＭＯＳＦＥＴに直列に接続された１個もしくは複
数個の容量からなる。
が、ゲートに前記制御信号が印加されるＭＯＳＦＥＴ
と、該ＭＯＳＦＥＴに直列に接続された１個もしくは複
数個の容量からなる。
【００１５】本発明の実施態様によれば、前記発振回路
の出力から前記位相比較回路への発振出力の帰還路に、
外部信号により分周比が変化する分周回路と、前記制御
信号と前記外部信号を入力し、前記制御信号のレベルが
同じであっても、前記外部信号が示す分周比が異なれば
前記遅延時間が変わるようにする論理回路を有する。
の出力から前記位相比較回路への発振出力の帰還路に、
外部信号により分周比が変化する分周回路と、前記制御
信号と前記外部信号を入力し、前記制御信号のレベルが
同じであっても、前記外部信号が示す分周比が異なれば
前記遅延時間が変わるようにする論理回路を有する。
【００１６】したがって、ロック時の位相偏差を分周比
によらず一定に保てる。
によらず一定に保てる。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１８】図１は本発明の一実施形態のＰＬＬ回路の
構成図である。図７中と同符号は同じ構成要素を示す。
構成図である。図７中と同符号は同じ構成要素を示す。
【００１９】本実施形態のＰＬＬ回路は、図７の従来例
のＰＬＬ回路の遅延回路７1 ，７2，…，７n の代りに
遅延回路７を、Ｄフリップフロップ８1 ，８2 ，…，８
n の代りにＤフリップフロップ回路８を備えている。
のＰＬＬ回路の遅延回路７1 ，７2，…，７n の代りに
遅延回路７を、Ｄフリップフロップ８1 ，８2 ，…，８
n の代りにＤフリップフロップ回路８を備えている。
【００２０】位相比較回路１の出力パルスＰｕ、Ｐｄは
排他的ノア回路６を介してＰフリップフロップ回路８の
クロック入力端に印加され、同時に遅延回路７を介して
フリップフロップ回路８のＤ端子に印加されている。フ
リップフロップ回路８では、クロック入力端に印加され
たパルス信号の立ち上がりエッジで、Ｄ端子における信
号状態を取り込む。Ｄフリップフロップ回路８から得ら
れる出力信号ＳL はロック検出信号となる。
排他的ノア回路６を介してＰフリップフロップ回路８の
クロック入力端に印加され、同時に遅延回路７を介して
フリップフロップ回路８のＤ端子に印加されている。フ
リップフロップ回路８では、クロック入力端に印加され
たパルス信号の立ち上がりエッジで、Ｄ端子における信
号状態を取り込む。Ｄフリップフロップ回路８から得ら
れる出力信号ＳL はロック検出信号となる。
【００２１】アナログ信号Ｖｃは、電圧制御発振回路４
の発振周波数を制御する信号であり、ＰＬＬ回路の用い
られる周波数領域において、アナログ信号Ｖｃと発振周
波数ｆo との間には強い相関関係がある。一例を図２に
示すが、アナログ信号Ｖｃが上昇すると電圧制御発振回
路４の発振周波数ｆo も単調増加する。よってアナログ
信号Ｖｃの値によって、発振周波数ｆoを得ることがで
きる。ロック状態、あるいはロックに近い状態を想定す
ると、入力周波数ｆ1 と発振周波数ｆo はほぼ整数比の
関係にあることから、アナログ信号Ｖｃで入力信号ｆ1
の周波数を知ることができる。遅延回路７は、このアナ
ログ信号Ｖｃが印加され、遅延時間Ｔｄが変化する構成
となっている。すなわち、アナログ信号Ｖｃが上昇する
と、すなわち入力信号ｆ1 の周波数が増加すると（図
２）、ロック状態を検出する基準値である遅延時間Ｔｄ
が減少する（図４）。入力信号ｆ1 と遅延時間Ｔｄの間
に適当な相関関係を設定することにより、図７の従来例
と同様、入力周波数が変化しても、ロック時の位相偏差
を一定に保つことが可能である。
の発振周波数を制御する信号であり、ＰＬＬ回路の用い
られる周波数領域において、アナログ信号Ｖｃと発振周
波数ｆo との間には強い相関関係がある。一例を図２に
示すが、アナログ信号Ｖｃが上昇すると電圧制御発振回
路４の発振周波数ｆo も単調増加する。よってアナログ
信号Ｖｃの値によって、発振周波数ｆoを得ることがで
きる。ロック状態、あるいはロックに近い状態を想定す
ると、入力周波数ｆ1 と発振周波数ｆo はほぼ整数比の
関係にあることから、アナログ信号Ｖｃで入力信号ｆ1
の周波数を知ることができる。遅延回路７は、このアナ
ログ信号Ｖｃが印加され、遅延時間Ｔｄが変化する構成
となっている。すなわち、アナログ信号Ｖｃが上昇する
と、すなわち入力信号ｆ1 の周波数が増加すると（図
２）、ロック状態を検出する基準値である遅延時間Ｔｄ
が減少する（図４）。入力信号ｆ1 と遅延時間Ｔｄの間
に適当な相関関係を設定することにより、図７の従来例
と同様、入力周波数が変化しても、ロック時の位相偏差
を一定に保つことが可能である。
【００２２】印加された信号により遅延時間が変化する
遅延回路７は、例えば図３のようにＮＭＯＳＦＥＴ１０
と、容量１１からなる１個もしくは複数のＲＣ遅延素子
で構成すればよい。ＮＭＯＳＦＥＴ１０のゲートに制御
信号Ｖｃを印加する。制御信号Ｖｃが変化すると、ＮＭ
ＯＳＦＥＴ１０のオン抵抗が変化し、その結果ＲＣ遅延
時間が変化する。このとき適当なＮＭＯＳＦＥＴ１０の
ディメンジョンおよび容量１１の容量値を選ぶことによ
り、図４に示すように、制御電圧Ｖｃにより遅延時間が
変化する。
遅延回路７は、例えば図３のようにＮＭＯＳＦＥＴ１０
と、容量１１からなる１個もしくは複数のＲＣ遅延素子
で構成すればよい。ＮＭＯＳＦＥＴ１０のゲートに制御
信号Ｖｃを印加する。制御信号Ｖｃが変化すると、ＮＭ
ＯＳＦＥＴ１０のオン抵抗が変化し、その結果ＲＣ遅延
時間が変化する。このとき適当なＮＭＯＳＦＥＴ１０の
ディメンジョンおよび容量１１の容量値を選ぶことによ
り、図４に示すように、制御電圧Ｖｃにより遅延時間が
変化する。
【００２３】次に、上記のように構成されたＰＬＬ回路
の動作を図５および図６の波形図を使用して説明する。
図５および図６において、ＰｃはＤフリップフロップ回
路８の入力端に印加されるパルス信号、Ｐａは遅延回路
７を介してフリップフロップ回路８のＤ端子に印加され
るパルス信号である。また、Ｔｄは遅延回路７の遅延時
間である。パルス信号Ｐａはパルス信号Ｐｃに対して、
常にＴｄだけ遅れてＤ端子に印加される。
の動作を図５および図６の波形図を使用して説明する。
図５および図６において、ＰｃはＤフリップフロップ回
路８の入力端に印加されるパルス信号、Ｐａは遅延回路
７を介してフリップフロップ回路８のＤ端子に印加され
るパルス信号である。また、Ｔｄは遅延回路７の遅延時
間である。パルス信号Ｐａはパルス信号Ｐｃに対して、
常にＴｄだけ遅れてＤ端子に印加される。
【００２４】図５は非ロック状態、図６はロック状態に
おけるパルス信号Ｐｃ、Ｐａの関係を示している。図５
に示されるように、位相偏差が大きく、パルス信号Ｐｃ
およびＰｃより時間Ｔｄ遅れたパルス信号Ｐａのパルス
幅Ｐｗが遅延時間Ｔｄより大きい場合には、パルス信号
Ｐｃの立ち上がり時ｔ0 ですでにＤ端子にパルス信号Ｐ
ａが印加されており、その電位はローレベルとなってい
るので、Ｄフリップフロップ回路８の出力信号ＳL は非
ロック状態を示すローレベルとなる。これに対して位相
偏差が小さくなり、パルス信号ＰｃおよびＰｃより時間
Ｔｄ遅れたパルス信号Ｐａのパルス幅ＰｗがＴｄより小
さくなると、パルス信号Ｐｃの立ち上がり時ｔ1 では、
まだＤ端子にパルス信号Ｐａが印加されておらず、その
電位はハイレベルとなっているので、出力信号ＳL はロ
ック状態を示すハイレベルとなる。
おけるパルス信号Ｐｃ、Ｐａの関係を示している。図５
に示されるように、位相偏差が大きく、パルス信号Ｐｃ
およびＰｃより時間Ｔｄ遅れたパルス信号Ｐａのパルス
幅Ｐｗが遅延時間Ｔｄより大きい場合には、パルス信号
Ｐｃの立ち上がり時ｔ0 ですでにＤ端子にパルス信号Ｐ
ａが印加されており、その電位はローレベルとなってい
るので、Ｄフリップフロップ回路８の出力信号ＳL は非
ロック状態を示すローレベルとなる。これに対して位相
偏差が小さくなり、パルス信号ＰｃおよびＰｃより時間
Ｔｄ遅れたパルス信号Ｐａのパルス幅ＰｗがＴｄより小
さくなると、パルス信号Ｐｃの立ち上がり時ｔ1 では、
まだＤ端子にパルス信号Ｐａが印加されておらず、その
電位はハイレベルとなっているので、出力信号ＳL はロ
ック状態を示すハイレベルとなる。
【００２５】以上のように、遅延回路７の遅延時間Ｔｄ
を基準値にしてＰＬＬ回路のロック状態を判定する回路
を実現することができる。
を基準値にしてＰＬＬ回路のロック状態を判定する回路
を実現することができる。
【００２６】なお、上記の説明においては、論理回路と
して排他的ノア回路６を使用した場合を示したが、論理
回路の構成はこれに限定されるものではなく、信号レベ
ルの関係が保たれるようであれば、他の回路でもよい。
して排他的ノア回路６を使用した場合を示したが、論理
回路の構成はこれに限定されるものではなく、信号レベ
ルの関係が保たれるようであれば、他の回路でもよい。
【００２７】また、ＰＬＬ回路にはＰＬＬ回路外部から
の信号を分周回路５に印加し、分周比を変化させる構成
のものもある。一例として、外部信号がハイレベルの時
は分周比を１とし、ローレベルの時は２とする場合を想
定すると、発振出力ｆo と入力信号ｆ1 の周波数比ｆo
／ｆ1 が外部信号により１または２と異なるため、アナ
ログ信号Ｖｃだけでは入力信号ｆ1 の周波数を決定でき
ない。そこで、このような場合はアナログ信号Ｖｃと外
部信号との２つの信号の論理をとった出力信号を遅延回
路７に印加する構成にする。すなわち、アナログ信号Ｖ
ｃが同じレベルであっても、分周比が異なれば遅延回路
７の遅延時間が変わる構成にすればよい。例示した場
合、外部信号がローレベルの時の遅延時間を、外部信号
がハイレベルの時の２倍になるように設定すれば、ロッ
ク時の位相偏差を、分周比によらず一定に保てる。
の信号を分周回路５に印加し、分周比を変化させる構成
のものもある。一例として、外部信号がハイレベルの時
は分周比を１とし、ローレベルの時は２とする場合を想
定すると、発振出力ｆo と入力信号ｆ1 の周波数比ｆo
／ｆ1 が外部信号により１または２と異なるため、アナ
ログ信号Ｖｃだけでは入力信号ｆ1 の周波数を決定でき
ない。そこで、このような場合はアナログ信号Ｖｃと外
部信号との２つの信号の論理をとった出力信号を遅延回
路７に印加する構成にする。すなわち、アナログ信号Ｖ
ｃが同じレベルであっても、分周比が異なれば遅延回路
７の遅延時間が変わる構成にすればよい。例示した場
合、外部信号がローレベルの時の遅延時間を、外部信号
がハイレベルの時の２倍になるように設定すれば、ロッ
ク時の位相偏差を、分周比によらず一定に保てる。
【００２８】
【発明の効果】以上説明したように、本発明は、次のよ
うな効果がある。 １）請求項１の発明は、Ｄタイプのフリップフロップ回
路と、制御信号に応じて遅延時間が変化する遅延回路と
を具備し、位相比較回路の出力パルスをフリップフロッ
プ回路のクロック入力端に印加するとともに、同じ出力
パルスを遅延回路を介してフリップフロップ回路のＤ端
子に印加し、このフリップフロップ回路から得られる出
力信号をロック状態の検出信号としているので、入力信
号の周波数が変化した場合にも、自動的に検出基準値を
連続して変化させ、常に一定の位相偏差でロック状態を
検出することができる。 ２）請求項３の発明は、ロック時の位相偏差を、分周比
によらず一定に保てる。
うな効果がある。 １）請求項１の発明は、Ｄタイプのフリップフロップ回
路と、制御信号に応じて遅延時間が変化する遅延回路と
を具備し、位相比較回路の出力パルスをフリップフロッ
プ回路のクロック入力端に印加するとともに、同じ出力
パルスを遅延回路を介してフリップフロップ回路のＤ端
子に印加し、このフリップフロップ回路から得られる出
力信号をロック状態の検出信号としているので、入力信
号の周波数が変化した場合にも、自動的に検出基準値を
連続して変化させ、常に一定の位相偏差でロック状態を
検出することができる。 ２）請求項３の発明は、ロック時の位相偏差を、分周比
によらず一定に保てる。
【図１】本発明の一実施形態のＰＬＬ回路の構成図であ
る。
る。
【図２】電圧制御発振回路４の制御電圧Ｖｃと発振周波
数ｆo の関係を説明する図である。
数ｆo の関係を説明する図である。
【図３】遅延回路７の一例を示す回路図である。
【図４】制御電圧Ｖｃと遅延時間Ｔｄの関係を説明する
図である。
図である。
【図５】ＰＬＬ回路の非ロック状態を示すタイムチャー
トである。
トである。
【図６】ＰＬＬ回路のロック状態を示すタイムチャート
である。
である。
【図７】ＰＬＬ回路の従来例の回路図である。
１ 位相比較回路 ２ チャージポンプ回路 ３ ループフィルタ ４ 電圧制御発振回路 ５ 分周回路 ６ 排他的ノア回路 ７ 遅延回路 ８ Ｄフリップフロップ回路 １０ ＮＭＯＳＦＥＴ １１ 容量 ｆ1 入力信号 ｆ2 帰還信号 ｆo 発振出力 Ｐｕ アップパルス Ｐｄ ダウンパルス Ｐｃ パルス信号 Ｐａ パルス信号 Ｔｄ 遅延時間 Ｐｗ パルス幅 ＳL ロック検出信号 Ｖｃ 制御信号 ｔ0 信号取り込みタイミング ｔ1 信号取り込みタイミング
Claims (3)
- 【請求項１】 入力信号と帰還信号との位相偏差に応じ
てアップパルスまたはダウンパルスを発生する位相比較
回路と、 前記アップパルスまたはダウンパルスに応じて制御信号
を発生する回路と、 前記制御信号に応じて出力周波数を変化させる発振回路
と、 前記位相比較回路の出力に接続され、前記位相比較回路
から一方のパルスが出力されたときは該パルスを出力す
る論理回路と、 前記制御信号の大きさに応じて遅延時間が変化し、前記
論理回路の出力パルスを前記遅延時間遅延する遅延回路
と、 前記論理回路の出力パルスをクロック入力端に入力し、
前記遅延回路の出力パルスをデータ入力端子に入力し、
出力信号をロック状態の検出信号として出力するＤフリ
ップフロップ回路を有するＰＬＬ回路。 - 【請求項２】 前記遅延回路が、ゲートに前記制御信号
が印加されるＭＯＳＦＥＴと、該ＭＯＳＦＥＴに直列に
接続された１個もしくは複数個の容量からなる、請求項
１記載のＰＬＬ回路。 - 【請求項３】 前記発振回路の出力から前記位相比較回
路への発振出力の帰還路に、外部信号により分周比が変
化する分周回路と、前記制御信号と前記外部信号を入力
し、前記制御信号のレベルが同じであっても、前記外部
信号が示す分周比が異なれば前記遅延時間が変わるよう
にする論理回路を有する、請求項１記載のＰＬＬ回路。
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| JP08226580A JP3080007B2 (ja) | 1996-08-28 | 1996-08-28 | Ｐｌｌ回路 |
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Family Applications (1)
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|---|---|---|---|
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