KR101140141B1 - 위상 검출 장치 - Google Patents

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Abstract

본 발명은 위상 검출 장치에 관한 것이다. 본 발명의 기술적 사상의 실시 예에 따른 위상 검출 장치는 아날로그 위상 검출부, 상기 아날로그 위상 검출부로부터 전달받은 데이터를 보존하여 출력하는 래치 회로 및 상기 래치 회로로부터 전달받은 데이터를 디코딩하는 디코더를 포함한다. 본 발명의 기술적 사상의 실시 예에 따른 위상 감지 장치는 듀티 사이클에 무관하며 넓은 위상 감지 범위를 갖는다.

Description

위상 검출 장치 {PHASE DETECTING DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀더 자세하게는 반도체 메모리 장치의 위상 검출 장치에 관한 것이다.
반도체 메모리 장치는 디램(DRAM), 에스디램(SRAM)과 같은 메모리 장치를 포함한다. 디램(DRAM), 에스디램(SRAM)과 같은 메모리 장치는 지연 동기 루프를 포함하며, 이러한 지연 동기 루프는 일반적으로 위상 검출 장치를 포함한다.
여기서, 지연 동기 루프(DLL, Delayed Locked Loop)는 시스템의 외부로부터 입력되는 외부 클럭 신호를 수신하여, 외부 클럭 신호에 동기된 출력 클럭 신호를 발생하는 회로이다. 위상 검출 장치는 두 개의 입력 클럭 신호의 위상 차를 비교하여 출력한다.
디지털 지연 동기 루프에 사용되는 위상 검출 장치는 듀티 사이클(duty cycle)에 무관하게 위상 감지 범위(phase capture range)를 가질 필요가 있다. 또한, 디지털 지연 동기 루프에 사용되는 위상 검출 장치는 넓은 위상 감지 범위를 가질 필요가 있다. 그러나 디지털 지연 동기 루프에 사용되는 일반적인 위상 검출 장치는 좁은 위상 감지 범위를 가지며, 듀티 사이클에 따라 위상 감지 범위가 변하 는 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명은 듀티 사이클에 무관하며, 넓은 위상 감지 범위를 갖는 위상 검출 장치를 제공하는데 목적이 있다.
본 발명의 기술적 사상의 실시 예에 따른 위상 검출 장치는 아날로그 위상 검출부, 상기 아날로그 위상 검출부로부터 전달받은 데이터를 보존하여 출력하는 래치 회로 및 상기 래치 회로로부터 전달받은 데이터를 디코딩하는 디코더를 포함한다.
실시 예로서, 상기 아날로그 위상 검출부는 제 1 및 제 2 클럭 신호를 인가받아, 상기 제 1 클럭 신호의 상승 에지에 동기된 제 3 클럭 신호 및 상기 제 2 클럭 신호의 상승 에지에 동기된 제 4 클럭 신호를 각각 발생한다.
실시 예로서, 상기 아날로그 위상 검출부는 상기 제 3 및 제 4 클럭 신호가 논리 하이인 경우에 상기 제 3 및 제 4 클럭 신호를 논리 로우로 천이한다.
실시 예로서, 상기 래치 회로는 상기 제 3 및 제 4 클럭 신호의 상승 에지의 선후에 기초하여, 제 5 및 제 6 클럭 신호를 발생한다.
실시 예로서, 상기 제 3 클럭 신호의 상승 에지가 상기 제 4 클럭 신호의 상승 에지보다 선행하는 경우에, 상기 제 6 클럭 신호는 논리 하이이다.
실시 예로서, 상기 제 5 클럭 신호는 논리 로우이다.
실시 예로서, 상기 제 3 클럭 신호의 상승 에지가 상기 제 4 클럭 신호의 상승 에지보다 선행하는 경우에, 상기 제 5 클럭 신호는 논리 하이이다.
실시 예로서, 상기 제 6 클럭 신호는 논리 로우이다.
실시 예로서, 상기 래치 회로는 상기 제 3 및 제 4 클럭 신호에 각각 응답하여 전류 통로를 형성하는 제 1 및 제 2 스위치, 상기 제 1 스위치에 직렬로 연결되며, 상기 제 6 클럭 신호에 응답하여 전류 통로를 형성하는 제 3 스위치 및
상기 제 2 스위치에 직렬로 연결되며, 상기 제 5 클럭 신호에 응답하여 전류 통로를 형성하는 제 4 스위치를 포함한다.
실시 예로서, 상기 제 1 내지 제 4 스위치는 NMOS 트랜지스터이다.
실시 예로서, 상기 래치 회로는 상기 제 3 스위치에 직렬로 연결되며, 프리차지 신호에 응답하여 전류 통로를 형성하는 제 5 스위치 및 상기 제 4 스위치에 직렬로 연결되며, 상기 프리차지 신호에 응답하여 전류 통로를 형성하는 제 6 스위치를 더 포함한다.
실시 예로서, 상기 제 5 및 제 6 스위치는 PMOS 트랜지스터이다.
실시 예로서, 상기 디코더는 상기 래치 회로로부터 전달받은 데이터의 디코딩 동작이 완료된 후에 디코딩 완료 신호를 발생한다.
실시 예로서, 상기 제 3 클럭 신호, 제 4 클럭 신호 및 상기 디코딩 완료 신호에 기초하여, 상기 제 5 및 제 6 클럭 신호는 리셋된다.
실시 예로서, 상기 제 3 클럭 신호 및 상기 제 4 클럭 신호가 논리 로우이고 상기 디코딩 완료 신호가 논리 하이인 경우에 상기 제 5 및 제 6 클럭 신호는 각각 논리 하이로 천이된다.
본 발명의 기술적 사상의 실시 예에 따른 위상 검출 장치는 듀티 사이클에 무관하며 넓은 위상 감지 범위를 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 기술적 사상의 실시 예에 따른 지연 동기 루프를 보여주는 블록도이다. 도 1을 참조하면, 지연 동기 루프(100)는 위상 검출부(110), 업/다운 카운터부(120) 및 지연 라인부(130)를 포함한다.
위상 검출부(110)는 외부로부터 기준 클럭 신호(CLK_ref)를 인가받는다. 위상 검출부(110)는 지연 라인부(130)로부터 출력 클럭 신호(CLK_out)를 인가받는다. 위상 검출부(110)는 인가받은 기준 클럭 신호(CLK_ref)와 출력 클럭 신호(CLK_out)의 위상 차를 검출하여 업 신호(UP), 홀드 신호(HOLD) 또는 다운 신호(DN)를 발생한다. 이 경우, 출력 클럭 신호(CLK_out)는 피드 백 루프(feed back loop)에 의하여 지연 라인부(130)로부터 위상 검출부(110)에 인가된다.
본 발명의 기술적 사상에 따른 실시 예에 있어서, 위상 검출부(110)는 아날로그 위상 검출기(analog phase detector)와 래치 회로(latch)를 포함한다. 아날로 그 위상 검출기를 사용하기 때문에, 본 발명의 기술적 사상의 실시 예에 따른 위상 검출부(110)는 듀티 사이클(duty cycle)에 무관한 넓은 위상 감지 범위(phase capture range)를 갖는다. 또한, 래치 회로를 포함하기 때문에, 본 발명의 기술적 사상의 실시 예에 따른 위상 검출부(110)는 셋-업 시간(set-up time) 및 홀드 시간(hold-time)에 영향을 받지 않는다. 본 발명의 기술적 사상의 실시 예에 따른 위상 검출부(110)는 이하의 도 2에서 좀더 상세하게 설명될 것이다.
업/다운 카운터부(120)는 위상 검출부(110)로부터 업 신호(UP), 홀드 신호(HOLD) 또는 다운 신호(DN)를 인가받는다. 업/다운 카운터부(120)는 인가받은 업 신호(UP), 홀드 신호(HOLD) 또는 다운 신호(DN)에 대한 카운팅을 통하여 지연 라인부(130)에 인가될 제어 신호(CTRL)를 발생한다.
지연 라인부(130)는 위상 업/다운 카운터부(120)로부터 제어 신호(CTRL)를 인가받는다. 지연 라인부(130)는 외부로부터 기준 클럭 신호(CLK_ref)를 인가받는다. 지연 라인부(130)는 제어 신호(CTRL)에 기초하여 기준 클럭 신호(CLK_ref)를 지연시켜 출력한다.
한편, 상술한 설명은 예시적인 것으로 이해되어야 하며, 본 발명의 기술적 사상의 실시 예는 이에 국한되지 않음이 이해될 것이다. 예를 들어, 지연 동기 루프(100)는 듀티 사이클(duty cycle)을 보정하기 위한 회로를 더 포함할 수 있다. 다른 예로, 지연 동기 루프(100)는 기준 클럭 신호(CLK_ref)에 비하야 90°, 180°, 270°, 360° 지연된 다중 위상을 갖는 출력 클럭 신호들을 출력할 수 있다.
도 2는 도 1에 도시된 위상 검출기를 예시적으로 보여주는 블록도이다. 도 2 를 참조하면, 위상 검출부(110)는 아날로그 위상 검출기(111), 래치 회로(112), 디코더(113) 및 프리차지 회로(114)를 포함한다.
아날로그 위상 검출기(111)는 외부로부터 기준 클럭 신호(CLK_ref)를 인가받는다. 아날로그 위상 검출기(111)는 외부로부터 출력 클럭 신호(CLK_out)를 인가받는다. 예를 들어, 아날로그 위상 검출기(111)는 지연 라인부(130, 도 1 참조)로부터 출력 클럭 신호(CLK_out)를 인가받는다.
아날로그 위상 검출기(111)는 기준 클럭 신호(CLK_ref)와 출력 클럭 신호(CLK_out)의 위상 차를 감지하여 출력한다. 예를 들어, 아날로그 위상 검출기(111)는 기준 클럭 신호(CLK_ref)에 대응하는 아날로그 업 신호(AN_UP)를 발생한다. 아날로그 위상 검출기(111)는 출력 클럭 신호(CLK_out)에 대응하는 아날로그 다운 신호(AN_DN)를 발생한다.
자세히 설명하면, 기준 클럭 신호(CLK_ref)가 논리 로우(low)에서 논리 하이(high)로 천이되는 경우, 아날로그 위상 검출기(111)는 기준 클럭 신호(CLK_ref)의 상승 에지(rising edge)에 동기된 아날로그 업 신호(AN_UP)를 발생한다. 또한, 출력 클럭 신호(CLK_out)가 논리 로우(low)에서 논리 하이(high)로 천이되는 경우, 아날로그 위상 검출기(111)는 출력 클럭 신호(CLK_out)의 상승 에지(rising edge)에 동기된 아날로그 다운 신호(AN_DN)를 발생한다.
한편, 기준 클럭 신호(CLK_ref)와 출력 클럭 신호(CLK_out)가 모두 논리 하이(high)인 경우, 아날로그 업 신호(AN_UP)와 아날로그 다운 신호(AN_DN)는 모두 논리 로우(low)로 리셋(reset)된다.
래치 회로(112)는 제 1 내지 제 4 NMOS 트랜지스터들(MN1~MN4) 및 제 1 및 제 2 PMOS 트랜지스터들(MP1, MP2)을 포함한다. 래치 회로(112)는 아날로그 위상 검출기(111)로부터 아날로그 업 신호(AN_UP)와 아날로그 다운 신호(AN_DN)를 전달받는다. 래치 회로(112)는 프리차지 회로(114)로부터 프리차지 신호(PRE)를 전달받는다. 래치 회로(112)는 아날로그 업 신호(AN_UP) 및 아날로그 다운 신호(AN_DN)의 상승 에지(rising edge)의 선후에 따라, 제 1 신호(out1) 및 제 2 신호(out2)를 발생한다.
이 경우, 래치 회로(112)는 아날로그 업 신호(AN_UP) 및 아날로그 다운 신호(AN_DN)의 위상 차에 대한 데이터를 디코더(113)에서 디코딩 동작이 완료될때까지 보존한다.
자세히 설명하면, 아날로그 업 신호(AN_UP)의 상승 에지(rising edge)가 아날로그 다운 신호(AN_DN)에 선행하는 경우, 제 1 신호(out1)는 논리 로우(low)를 갖고, 제 2 신호(out2)는 논리 하이(high)를 갖는다. 반대로, 아날로그 다운 신호(AN_DN)의 상승 에지(rising edge)가 아날로그 업 신호(AN_UP)의 상승 에지(rising edge)에 선행하는 경우, 제 1 신호(out1)는 논리 하이(high)를 갖고, 제 2 신호(out2)는 논리 로우(low)를 갖는다. 이 경우, 제 1 및 제 2 신호(out1, out2)의 논리 값은 디코더(113)의 디코딩 동작이 완료될 때까지 유지된다.
디코더(113)는 래치 회로(112)로부터 제 1 신호(out1) 및 제 2 신호(out2)를 인가받는다. 디코더(113)는 제 1 신호(out1) 및 제 2 신호(out2)를 디코딩하여 업 신호(UP), 홀드 신호(HOLD) 또는 다운 신호(DN)를 발생한다.
예를 들어, 제 1 신호(out1)가 논리 로우(low)이며 제 2 신호(out2)가 논리 하이(high)인 경우, 디코더(113)는 업 신호(UP)를 출력한다. 제 1 신호(out1)가 논리 하이(high)이며 제 2 신호(out2)가 논리 로우(low)인 경우, 디코더(113)는 다운 신호(DN)를 출력한다. 제 1 신호(out1) 및 제 2 신호(out2)가 모두 논리 하이(high)인 경우, 디코더(113)는 홀드 신호(HOLD)를 발생한다. 이는 이하의 표 1로 간략히 정리될 수 있다.
out1 out2 UP/DN/HOLD
0 1 UP
1 0 DN
1 1 HOLD
한편, 디코딩 동작이 완료되는 경우, 디코더(113)는 디코딩 완료 신호(DCFN)를 프리차지 회로(114)에 전달한다.
프리차지 회로(114)는 아날로그 위상 검출기(111)로부터 아날로그 업 신호(AN_UP) 및 아날로그 다운 신호(AN_DN)를 전달받는다. 프리차지 회로(114)는 디코더(113)로부터 디코딩 완료 신호(DCFN)를 전달받는다. 프리차지 회로(114)는 아날로그 업 신호(AN_UP), 아날로그 다운 신호(AN_DN) 및 디코딩 완료 신호(DCFN)를 기초로 프리차지 신호(PRE)를 발생한다.
예를 들어, 아날로그 업 신호(AN_UP) 및 아날로그 다운 신호(AN_DN)가 논리 로우(low)이며 디코딩 완료 신호(DCDF)가 논리 하이(high)인 경우에, 프리차지 회로(114)는 프리차지 신호(PRE)를 논리 하이(high)에서 논리 로우(low)로 천이시킨다.
상술한 바와 같이, 본 발명의 기술적 사상에 따른 실시 예에 있어서, 위상 검출부(110)는 아날로그 위상 검출기(111)를 포함한다. 따라서, 위상 검출부(110)는 넓은 위상 감지 범위(phase capture range)를 갖는다. 예를 들어, 위상 검출부(110)는 -2π~2π의 위상 감지 범위를 가질 수 있다. 또한, 위상 검출부(110)는 듀티 사이클(duty cycle)에 무관하게 동일한 위상 감지 범위를 가질 수 있다.
또한, 상술한 바와 같이, 본 발명의 기술적 사상에 따른 실시 예에 있어서, 위상 검출부(110)는 래치 회로(112)를 포함한다. 래치 회로(112)의 제 1 및 제 2 NMOS 트랜지스터(MN1, MN2)의 문턱 전압과 프리차지 전압(Vdd)의 전압 차가 작은 경우, 제 1 및 제 2 NMOS 트랜지스터(MN1, MN2)는 제 1 및 제 2 신호(out1, out2)의 전압 레벨이 조금만 떨어져도 쉽게 턴 오프(turn off) 된다. 이는 위상 검출부(110)가 작은 셋-업 시간(set-up time)을 가질 수 있음을 의미한다.
또한, 래치 회로(112)는 차동 래치(differential latch) 구조이기 때문에, 홀드 시간(hold time)이 없다. 이는 위상 검출부(110)가 작은 위상 차를 감지할 수 있음을 의미한다. 예를 들어, 130nm 공정에서, 위상 검출부(110)는, 최악의 경우(worst case simulation)에도, 6ps의 위상 차를 감지했다. 이하에서는 도 3 내지 도 5를 참조하여, 도 2의 위상 검출부(110)의 동작이 상세히 설명된다.
도 3은 본 발명의 기술적 사상의 실시 예에 따른 도 2의 위상 검출부(110)의 동작을 보여주는 타이밍도이다. 도 3에서는 위상 검출부(110)가 업 신호(UP)를 발생하는 경우가 설명된다. 간략한 설명을 위하여, 초기상태에서 A노드 및 B노드는 각각 프리차지 전압(Vdd)으로 프리차지된 상태라고 가정된다.
도 2 및 도 3을 참조하면, 기준 클럭 신호(CLK_ref)가 출력 클럭 신호(CLK_out)에 선행하여, 논리 로우(low)에서 논리 하이(high)로 천이된다. 따라서, 아날로그 업 신호(AN_UP)가 아날로그 다운 신호(AN_DN)보다 선행하여, 논리 로우(low)에서 논리 하이(high)로 천이된다.
아날로그 업 신호(AN_UP)가 아날로그 다운 신호(AN_DN)보다 선행하여 논리 하이(high)로 천이되기 때문에, 래치 회로(112)의 제 3 NMOS 트랜지스터(MN3)가 제 4 NMOS 트랜지스터(MN4)보다 먼저 턴 온(turn on) 된다. 따라서, A노드에 프리차지된 전압(Vdd)은 방전(discharge)되고, 결국 제 1 신호(out1)는 논리 하이(high)에서 논리 로우(low)로 천이된다.
또한, 이 경우에 A노드에 프리차지된 전압(Vdd)이 방전(discharge)되기 때문에, 제 2 NMOS 트랜지스터(MN2)는 턴 오프(turn off)된다. 따라서, 제 2 신호(out2)는 논리 하이(high)를 유지한다.
계속해서 도 2 및 도 3을 참조하면, 디코더(113)는 제 1 신호(out1) 및 제 2 신호(out2)를 인가받아 디코딩 동작(decoding operation)을 수행한다. 이 경우, 제 1 신호(out1)는 논리 로우(low)이고 제 2 신호(out2)는 논리 하이(high)이기 때문에, 디코더(113)는 업 신호(UP)를 발생한다. 따라서, 위상 검출부(110)는 기준 클럭 신호(CLK_ref)가 출력 클럭 신호(CLK_out)보다 선행하여 논리 로우(low)에서 논리 하이(high)로 천이되는 경우에, 업 신호(UP)를 발생한다.
한편, 디코딩 동작이 완료되면, 디코딩 완료 신호(DCFN)는 논리 로우(low)에서 논리 하이(high)로 천이된다. 디코딩 완료 신호(DCFN)가 논리 하이(high)이며, 동시에 아날로그 업 신호(AN_UP) 및 아날로그 다운 신호(AN_DN)가 논리 로우(low)인 경우에, 프리차지 신호(PRE)는 논리 하이(high)에서 논리 로우(low)로 천이된다. 따라서, 제 1 및 제 2 PMOS 트랜지스터(MP1, MP2)는 턴 온(turn on)되고, A노드 및 B노드는 프리차지 전압(Vdd)으로 프리차지된다.
이 후, 기준 클럭 신호(CLK_ref)가 출력 클럭 신호(CLK_out)보다 선행하여 논리 로우(low)에서 논리 하이(high)로 천이되는 경우, 상술한 동작이 반복된다.
도 4는 본 발명의 기술적 사상의 다른 실시 예에 따른 도 2의 위상 검출부(110)의 동작을 보여주는 타이밍도이다. 도 4에서는 위상 검출부(110)가 다운 신호(DN)를 발생하는 경우가 설명된다.
도 2 및 도 4를 참조하면, 출력 클럭 신호(CLK_out)가 기준 클럭 신호(CLK_ref)에 선행하여, 논리 로우(low)에서 논리 하이(high)로 천이된다. 따라서, 아날로그 다운 신호(AN_DN)가 아날로그 업 신호(AN_UP)에 선행하여, 논리 로우(low)에서 논리 하이(high)로 천이된다.
아날로그 다운 신호(AN_DN)가 아날로그 업 신호(AN_UP)보다 선행하여 논리 하이(high)로 천이되기 때문에, 래치 회로(112)의 제 4 NMOS 트랜지스터(MN4)가 제 3 NMOS 트랜지스터(MN3)보다 먼저 턴 온(turn on) 된다. 따라서, B노드에 프리차지된 전압(Vdd)은 방전(discharge)되고, 결국 제 2 신호(out2)는 논리 하이(high)에서 논리 로우(low)로 천이된다.
또한, 이 경우에 B노드에 프리차지된 전압(Vdd)이 방전(discharge)되기 때문에, 제 1 NMOS 트랜지스터(MN1)는 턴 오프(turn off)된다. 따라서, 제 1 신호(out1)는 논리 하이(high)를 유지한다. 결국, 제 1 신호(out1)는 논리 하이(high)이고, 제 2 신호(out2)는 논리 로우(low)이기 때문에, 디코더(113)는 다운 신호(DN)를 발생한다.
한편, 디코딩 동작이 완료되는 경우의 위상 검출부(110)의 동작은 도 3에서 자세히 설명되었으므로, 상세한 설명은 생략된다.
도 5는 본 발명의 기술적 사상의 다른 실시 예에 따른 도 2의 위상 검출부(110)의 동작을 보여주는 타이밍도이다. 도 5에서는 위상 검출부(110)가 계속해서 홀드 신호(HOLD)를발생하는 경우가 설명된다. 다시 말하면, 기준 클럭 신호(CLK_ref)와 출력 클럭 신호(CLK_out)가 락(Lock)된 경우가 설명된다.
도 2 및 도 5를 참조하면, 기준 클럭 신호(CLK_ref)와 출력 클럭 신호(CLK_out)의 상승 에지(rising edge)는 동기되어 있다. 따라서, 아날로그 업 신호(AN_UP)와 아날로그 다운 신호(AN_DN)는 거의 동시에 논리 로우(low)에서 논리 하이(high)로 천이된다.
이 경우, 아날로그 업 신호(AN_UP)와 아날로그 다운 신호(AN_DN)가 모두 논리 하이(high)이므로, 아날로그 위상 검출기(111)는 아날로그 업 신호(AN_UP)와 아날로그 다운 신호(AN_DN)를 논리 로우(low)로 리셋(reset)한다. 즉, 아날로그 업 신호(AN_UP) 신호와 아날로그 다운(AN_DN) 신호는 매우 짧은 시간 동안 논리 하이(high) 상태를 갖는다. 여기서, 아날로그 업 신호(AN_UP) 신호와 아날로그 다운(AN_DN) 신호가 논리 하이(high)를 유지하는 시간은 아날로그 위상 검출부(111)의 성능에 따라 각각 다를 수 있다.
계속해서 도 2 및 도 5를 참조하면, 아날로그 업 신호(AN_UP) 신호와 아날로그 다운(AN_DN) 신호는 매우 짧은 시간 동안 논리 하이(high) 상태를 갖기 때문에, 제 3 및 제 4 NMOS 트랜지스터(MN3, MN4)는 턴 오프(turn off) 상태를 유지하거나, 매우 짧은 시간 동안 턴 온(turn on)된다. 이는 제 A노드 및 B노드에 프리차지된 전압(Vdd)이 거의 방전되지 않음을 의미한다. 따라서, 제 1 및 제 2 신호(out1, out2)는 논리 하이(high)를 계속해서 유지한다.
결국, 제 1 및 제 2 신호(out1, out2)가 논리 하이(high)를 유지하므로, 디코더(113)는 계속해서 홀드 신호(HOLD)를 발생한다.
도 6은 본 발명의 기술적 사상의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 6을 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1100) 및 메모리 장치(1200)를 포함한다.
메모리 컨트롤러(1100)는 클럭 신호(CLK), 어드레스 신호(ADDR), 데이터 스트로브 신호(DQS), 데이터 입출력 신호(DQ) 및 제어신호들(CTRLs)을 메모리 장치(1200)에 전달한다. 메모리 장치(1200)는 데이터 스트로브 신호(DQS)와 데이터 입출력 신호(DQ)를 메모리 컨트롤러(1100)에 전달한다. 예를 들어, 메모리 장치(1200)는 디램(DRAM), 에스디램(SDRAM)과 같은 반도체 메모리 장치를 포함한다.
데이터 스트로브 신호(DQS)는 데이터 입출력 신호(DQ)와 동기되어 출력되도록 메모리 장치(1200)의 지연 동기 루프(1210)에서 발생된다. 또한, 데이터 스트로브 신호(DQS)는 메모리 컨트롤러(1100)의 지연 동기 루프(1110)로 제공되어 메모리 장치(1200)에서 독출 되는 데이터 입출력 신호(DQ)를 래치하기 위하여 그 위상을 조절한다. 이 경우, 도 6의 제 1 지연 동기 루프(1100)로 도 1의 지연 동기 루프(100)가 사용될 수 있다. 또한, 도 6의 제 2 지연 동기 루프(1200)로 도 1의 지연 동기 루프(100)가 사용될 수 있다.
도 7은 본 발명의 기술적 사상의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 7의 메모리 시스템(2000)은 도 6의 메모리 시스템(1000)과 유사하다. 다만, 도 6의 메모리 시스템(1000)과 달리, 도 7의 메모리 시스템(2000)의 메모리 컨트롤러(2100)는 지연 동기 루프를 포함하지 않는다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1은 본 발명의 기술적 사상의 실시 예에 따른 지연 동기 루프를 보여주는 블록도이다.
도 2는 본 발명의 기술적 사상의 실시 예에 따른 위상 검출기를 보여준다.
도 3은 본 발명의 기술적 사상의 실시 예에 따른 도 2의 위상 검출부(110)의 동작을 보여주는 타이밍도이다.
도 4는 본 발명의 기술적 사상의 다른 실시 예에 따른 도 2의 위상 검출부(110)의 동작을 보여주는 타이밍도이다.
도 5는 본 발명의 기술적 사상의 다른 실시 예에 따른 도 2의 위상 검출부(110)의 동작을 보여주는 타이밍도이다.
도 6은 본 발명의 기술적 사상의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 7은 본 발명의 기술적 사상의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.

Claims (15)

  1. 아날로그 위상 검출부;
    상기 아날로그 위상 검출부에 연결되며, 상기 아날로그 위상 검출부로부터 전달받은 데이터를 보존하는 래치 회로; 및
    상기 래치 회로로부터 전달받은 데이터를 디코딩하는 디코더를 포함하는 위상 검출 장치.
  2. 제 1 항에 있어서,
    상기 아날로그 위상 검출부는 제 1 및 제 2 클럭 신호를 인가받아, 상기 제 1 클럭 신호의 상승 에지에 동기된 제 3 클럭 신호 및 상기 제 2 클럭 신호의 상승 에지에 동기된 제 4 클럭 신호를 발생하는 위상 검출 장치.
  3. 제 2 항에 있어서,
    상기 아날로그 위상 검출부는 상기 제 1 및 제 2 클럭 신호가 논리 하이인 경우에 상기 제 3 및 제 4 클럭 신호를 논리 로우로 천이하는 위상 검출 장치.
  4. 제 2 항에 있어서,
    상기 래치 회로는 상기 제 3 및 제 4 클럭 신호의 상승 에지의 선후에 기초하여, 제 5 및 제 6 클럭 신호를 발생하는 위상 검출 장치.
  5. 제 4 항에 있어서,
    상기 제 3 클럭 신호의 상승 에지가 상기 제 4 클럭 신호의 상승 에지보다 선행하는 경우에, 상기 제 6 클럭 신호는 논리 하이인 위상 검출 장치.
  6. 제 5 항에 있어서,
    상기 제 5 클럭 신호는 논리 로우인 위상 검출 장치.
  7. 제 4 항에 있어서,
    상기 제 3 클럭 신호의 상승 에지가 상기 제 4 클럭 신호의 상승 에지보다 선행하는 경우에, 상기 제 5 클럭 신호는 논리 하이인 위상 검출 장치.
  8. 제 7 항에 있어서,
    상기 제 6 클럭 신호는 논리 로우인 위상 검출 장치.
  9. 제 4 항에 있어서,
    상기 래치 회로는
    상기 제 3 및 제 4 클럭 신호에 각각 응답하여 전류 통로를 형성하는 제 1 및 제 2 스위치;
    상기 제 1 스위치에 직렬로 연결되며, 상기 제 6 클럭 신호에 응답하여 전류 통로를 형성하는 제 3 스위치; 및
    상기 제 2 스위치에 직렬로 연결되며, 상기 제 5 클럭 신호에 응답하여 전류 통로를 형성하는 제 4 스위치를 포함하는 위상 검출 장치.
  10. 제 9 항에 있어서,
    상기 제 1 내지 제 4 스위치는 NMOS 트랜지스터인 위상 검출 장치.
  11. 제 9 항에 있어서,
    상기 래치 회로는
    상기 제 3 스위치에 직렬로 연결되며, 프리차지 신호에 응답하여 전류 통로를 형성하는 제 5 스위치; 및
    상기 제 4 스위치에 직렬로 연결되며, 상기 프리차지 신호에 응답하여 전류 통로를 형성하는 제 6 스위치를 더 포함하는 위상 검출 장치.
  12. 제 11 항에 있어서,
    상기 제 5 및 제 6 스위치는 PMOS 트랜지스터인 위상 검출 장치.
  13. 제 4 항에 있어서,
    상기 디코더는 상기 래치 회로로부터 전달받은 데이터의 디코딩 동작이 완료된 후에 디코딩 완료 신호를 발생하는 위상 검출 장치.
  14. 제 13 항에 있어서,
    상기 제 3 클럭 신호, 제 4 클럭 신호 및 상기 디코딩 완료 신호에 기초하여, 상기 제 5 및 제 6 클럭 신호는 리셋되는 위상 검출 장치.
  15. 제 14 항에 있어서,
    상기 제 3 클럭 신호 및 상기 제 4 클럭 신호가 논리 로우이고 상기 디코딩 완료 신호가 논리 하이인 경우에 상기 제 5 및 제 6 클럭 신호는 각각 논리 하이로 천이되는 위상 검출 장치.
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