KR19980019212A - 로크 상태 검출 기능을 가지는 위상 로크 루프 회로(Phase-locked loop circuit having a lock state detecting function) - Google Patents

로크 상태 검출 기능을 가지는 위상 로크 루프 회로(Phase-locked loop circuit having a lock state detecting function) Download PDF

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Abstract

본 발명의 PLL 회로는 입력 신호의 주파수가 변화할 때 조차도 로크 상태 검출 기준값을 자동적이면서 연속적으로 변화시키므로써 입력 신호의 비를 로크 상태 검출 기준값으로 항상 일정하게 유지시키므로서 로크 상태를 검출한다.
루프 필터(3)의 출력인 아날로그 신호 Vc 는 지연 회로(7)에 공급된다. 상기 아날로그 신호 Vc 가 상승할 때, 지연 회로(7)의 지연 시간·Td 가 감소한다. 즉, 상기 로크 상태 검출 기준값은 신호 f1 의 주파수에 따라 변화한다.

Description

로크 상태 검출 기능을 가지는 위상 로크 루프 회로
본 발명은 위상 로크 루프(PLL)회로, 특히, 입력 신호의 주기와 무관하게,입력 신호와 출력 신호의 위상차가 소정 기준값과 동일한지 더 적은지를 판단하는 회로를 가진 PLL 회로에 관한 것이다.
예로, 단일 칩 마이크로 컴퓨터상에 장착되어 외측으로부터 클럭 신호를 수신하여 칩 내부의 내부 클럭 신호를 발생하는 PLL 회로가 아래에 기술되어 있다.
외부 클럭 신호와 내부 클럭 신호간의 위상차가 상당히 크면, 단일 칩 마이크로컴퓨터는 정상적으로 동작하지 않는다. 그러므로, PLL 회로의 로크 상태를 검출하는 회로는 위상차가 단일 칩 마이크로컴퓨터가 정상적으로 동작하는 범위에 있는지를 판단하기 위해 요구된다.
그러한 PLL 회로의 로크 상태를 검출하는 방법으로서, 서로 지연 회로의 지연 시간을 갖는 입력 신호와 피드백 신호간의 위상차에 따라 위상 비교기 회로로부터 출력된 펄스의 펄스폭을 비교하므로서 PLL 회로의 로크 상태를 검출하는 회로가 일본 공개 공보 64-24630 호에 기술되어 있다.
도 9는 위에서 기술된 공보에 기술된 PLL 회로의 블록 다이어그램이다. 상기 PLL 회로는 위상 비교기 회로(1), 충전 펌핑 회로(2), 루프 필터(3), 전압 제어 발진기(VCO) 회로(4), 주파수 분할기 회로(5), 배타적 NOR 회로(6), 지연 회로(71),(72) 내지 (7n), D 플립플롭 회로(81),(82 내지 8n), 전환·스위치(9)로 구성된다.
상기 위상 비교기 회로(1)는 순차 회로 등을 사용하는 디지탈 형태의 위상비교기 회로이며, 입력 신호 f1 과 피드백 신호 f2 의 위상차에 따라 피드백 신호 f2의 주파수를 더 낮추기 위한 다운 펄스 Pd 또는 피드백 신호 f2 의 주파수를 높이기 위한 업 펄스 Pu 를 발생한다. 상기 펄스 신호 Pu 또는 Pd 는 충전 폄핑 회로(2)에 의해 전압 펄스로 변환되며 적분 기능을 갖는 루프 필터(3)에 의해 아날로그 신호 Vc 로 이루어진다. 상기 아날로그 신호 Vc 는 VCO 회로(4)에 공급되며, VCO 회로(4)의 발진 출력 f0 의 주파수를 변화시킨다. 상기 VCO 회로(4)의 발진출력 f0 는 PLL 회로의 출력으로서 수행되며, 주파수 분할 회로(5)를 통해 위상 비교기 회로(1)로 피드백된다.
상기 입력 신호 f1 이 피드백 신호 f2 보다 위상이 빨라지면, 업 펄스 Pu 는 위상차에 따라 발생하며, VCO 회로(4)의 발진 출력 f0 의 발진 주파수는 상승한다. 또한, 입력 신호 f1 이 피드백 신호 f2 보다 위상이 느리면, 다운 펄스 Pd 가 발생되며 발진 출력 f0 의 발진 주파수가 작아진다.
상기 위상 비교기 회로(1)로부터 얻어진 출력 펄스 Pu 또는 Pd 는 논리 회로(6)를 통해 플립플롭 회로(8)의 클럭 입력 단자에 공급되며, 지연 회로(7)중 하나를 통해 상기 플립플롭 회로(8)의 D 단자에 공급된다. 상기 플립플롭 회로(8)는 클럭 입력 단자에 공급된 펄스 신호의 리딩 엣지에서 단자 D 의 신호 상태를 취한다. 상기 플립플롭 회로(8)로부터 얻어진 출력 신호 SL 은 로크 상태 검출 신호가 된다.
이 방법에서, 상기 지연 회로(7)의 지연 시간이 로크 상태를 판단하는 기준이 된다. 그러므로, 주파수에 따라 로크 상태 판단 기준을 변화시키기 위해, 이회로에서 지연 회로(71),(72 내지 7n)는 각각 서로 다른 지연 시간 Td1, Td2 내지Tdn 을 가진다.
위에서 기술된 그러한 구성에 따라, 전환 스위치(9)의 전환을 통해 플립플롭회로(81),(82 내지 8n)의 출력으로부터 지정된 출력을 선택하므로서 지연 회로의지연 시간에 대한 입력 주파수의 비 즉, 입력 신호 f1 과 피드백 신호 f2 간의 위상차에 대한 입력 주파수의 비를 항상 일정하게 유지하는 동안 로크 상태를 검출하는 것이 가능하다.
그러므로, 여러 지연 회로를 전환하므로서 로크 상태를 검출하는 종래 기술의 전술된 PLL 회로는 지연 회로를 전환하는 수단을 필요로 하기 때문에, 예로, 바람직하지 않는 침에 새롭게 가산된 신호 단자를 가진다. 그리고 어떤 수단에 의해 입력 주파수를 모니터하는 것이 필요하며 상기 입력 주파수 변화를 매번 전환 스위치를 전환하는 절차를 가진다.
그러므로, 본 발명의 목적은 위에서 기술된 바와같이 종래 기술의 단점을 제거하는 PLL 회로를 제공하는 것이며, 로크 상태 검출 기준값으로 자동적이면서 연속적으로 변환되는 지연 시간 즉, 입력 신호 변환의 주파수의 경우의 지연 회로의 지연 시간으로 입력 신호 주파수의 비를 항상 일정하게 유지하는 등안 로크 상태를 검출할 수 있다.
본 발명의 또다른 목적은 주파수 분할 회로 변환의 주파수 분할비의 경우 조차도 입력 신호의 주파수 비가 로크 상태 검출 기준값으로 항상 일정하게 유지하는 동안 로크 상태를 검출하는 PLL 회로를 제공하는 것이다.
본 발명의 PLL 회로는 입력 신호와 피드백 신호간의 위상차에 따라 제 1 펄스 신호와 제 2 펄스 신호를 발생하는 위상 비교기 회로와, 상기 제 1 펄스 신호와 제 2 펄스 신호에 따라 제어 신호를 발생하는 회로와, 상기 제어 신호에 따라 출력 주파수를 변화시키는 발진기 회로와, 상기 위상 비교기 회로로부터 출력된 제 1 및 제 2 펄스 신호를 수신하여 제1 및 제 2 펄스 신호중 하나를 출력하는 논리 회로와, 상기 제어 신호의 크기에 따라 지연 시간을 변화시키며 상기 지연 시간에 의해 상기 논리 회로의 출력 펄스 신호를 지연하는 지연 회로와, 상기 논리 회로의 출력 펄스 신호를 클럭 입력 단자에 수신하고, 지연 회로의 출력 펄스 신호를 데이터 입력 단자에 수신하고 로크 상태 검출 신호를 출력하는 D 플립플롭 회로를 구비한다.
전술된 구성에 따라, 상기 지연 회로의 지연 시간이 입력 신호와 상관된 내부 제어신호를 변화시키기 때문에 입력 신호가 변화할 때 조차도 입력 신호의 비가 로크 상태 판단 기준값으로 항상 일정하게 유지하는 것이 가능하다.
본 발명의 PLL 회로는 상기 발진 회로의 출력측과 위상 비교기 회로간의 발진 출력 피드백 통로에 제공된 주파수 분할기를 구비하며, 외부 신호를 수신하므로써 주파수 분할비를 변화시키며, 상기 지연 회로의 지연 시간은 상기 제어 신호와 외부 신호에 의해 제어된다.
이로서, 주파수 분할비를 변화하는 PLL 회로는 입력 신호의 비를 위상차가 일정하게 유지시키므로서 로크 상태를 검출한다.
본 발명의 목적, 장점, 특징은 첨부된 도면을 참고로 다음의 설명에 의해 더욱 상세히 나타난다.
도 1은 본 발명의 제 1 실시예의 PLL 회로의 구성 다이어그램.
도 2는 제어 전압 Vc 와 VCO 회로(4)의 발진 주파수간의 관계를 설명하는 도면.
도 3은 도 l의 지연 회로(7)의 예를 보여주는 회로 다이어그램.
도 4는 제어 전압 Vc 와 지연 시간 Td 간의 관계를 설명하는 도면.
도 5는 도 1의 PLL 회로의 난 로크 상태(non-1ock state)를 보여주는 시간챠트.
도 6은 도 1의 PLL 회로의 로크 상태를 보여주는 시간 챠트.
도 7은 본 발명의 제 2 실시예의 PLL 회로의 회로 다이어그램.
도 8은 도 7의 지연 회로(7)의 예를 보여주는 회로 다이어그램.
도 9는 종래 기술의 PLL 회로의 회로 다이어그램.
*도면의 주요부분에 대한 부호의 설명
6;논리회로 7;지연회로
8;플립 플롭회로 40;스위치
도 1을 참고로, 본 발명의 제 1 실시예의 PLL 회로는 도 9의 종래 기술의 PLL 회로에서 지연 회로(71),(72 내지 7n) 대신에 지연 회로(7), D 플립플롭(81),(82 내지 8n) 대신에 D 플립플롭(8)을 가진다.
위상 비교기 회로(1)의 출력 펄스 Pu 또는 Pd 는 배타적 NOR 회로(6)를 통해D 플립플롭 회로(8)의 클럭 입력 단자에 공급되고, 지연 회로(7)를 통해 플립플롭회로(8)의 D 단자에 공급된다. 상기 플립플롭 회로(8)는 클럭 입력 단자에 공급된펄스 신호의 리딩 에지에서 D 단자의 신호 상태를 취한다. D 플립플롭 희로(8)로부터 얻어진 출력 신호 SL 은 로크 상태 검출 신호가 된다.
아날로그 신호 Vc 는 VCO 회로(4)의 발진 주파수를 제어하는 신호이다. PLL회로가 사용된 주파수 범위에서 아날로그 신호 Vc 및 발진 주파수 f0 사이에서 강한 상관 관계가 존재한다. 도 2 에 도시된 예에서 처럼, 아날로그 신호 Vc 가 상승할 때, VCO 회로(4)의 발진 주파수 f0 가 또한 단조롭게 증가한다. 따라서, 발진 주파수 f0 는 아날로그 신호 Vc 에 의해 얻어진다. 로크된 상태 또는 근접한 로크 상태를 취하여, 입력 주파수 f1 및 발진 주파수 f0 의 비가 전체수와 거의 동일한 관계가 존재한다. 따라서, 입력 신호 f1 의 주파수는 아날로그 신호 Vc 로부터 공지된다. 상기 지연 회로(7)는 회로에 공급된 아날로그 신호 Vc 를 가지는 지연 시간 Td 를 변화시킨다. 상기 아날로그 신호 Vc 가 상승하면: 입력 신호 f1 의주파수가 증가할 때, 로크 상태를 검출하는 기준값인 지연 시간 Td 는 감소한다(도4 참고).
로크 상태 판단 기준에 대하여, 이 경우, 입력 신호 f1 과 발진 출력 f2 간의 위상차가 5%를 수용하면,5ns 의 위상차가 입력 신호 f1 이 10MHz 일 때 수용된다· 반대로,0.5ns 의 위상차는 입력 신호 f1 이 100MHz 일 때 수용된다.
그러므로, 적당한 상관이 수용 가능한 위상차에 따라 입력 시간 f1 과 지연시간 Td 사이에 설정된다. 이 방법에서, 입력 신호 f1 의 주파수 비를 지연 회로(7)의 지연 시간, 즉, 입력 신호 f1 의 주파수 비를 로크 상태 판단 기준값으로 항상 일정하게 유지하는 것이 가능하다.
공급된 신호에 따라 지연 시간을 변화시키는 지연 회로(7)는 예로, 도 3에 도시된 바와같이, NMOSFET(1O)와 캐패시턴스(11)를 가지는 하나 이상의 레지스터-캐패시터 지연 소자를 가진다. 제어 신호 Vc 는 NMOS FET(10)의 게이트에 공급된다. 상기 제어 신호 Vc 가 변화할 때, NMOS FET(1O)의 온-상태 레지스턴스는 변화하고 결과적으로 RC 지연 시간이 변화한다. 이 시간에, NMOS FET(1O)의 적당한 디멘죤과 캐패시턴스(11)의 적당한 캐패시턴스값을 선택하므로서, 상기 지연 시간은 도4에 도시된 바와같이 제어 전압 Vc 를 변화시킨다. 따라서, 지연 시간 Td 에 의해 배타적 NOR 회로(6)의 출력 Pc 를 지연시키므로서 만들어진 펄스 Pa 가 얻어진다.
다음에, 위에서 기술된 바와같이 구성된 PLL 회로의 동작은 도 5 및 도 6 에도시된 파형을 사용하므로서 아래에 기술되어 있다.
입력 신호 f1 에 따른 관계, 피드백 신호 f2, 업 펄스 Pu, 다운 펄스 Pd, 펄스신호 Pc 및 Pa,로크 상태 검출 신호 sl은 난 로크 상태로 도 5 에 도시되며 로크 상태로는 도 6 에 의해 도시된다.
도 5에 도시된 바와 같이, 입력 신호 f1이 피드백 신호 f2보다 더 빠를 때,업 펄스는 입력 신호 f1 과 피드백 신호 f2 간의 위상차에 따라 출력된다. 따라서, 펄스폭 Pw 를 가지는 펄스 신호 Pc 는 배타적 NOR 회로로부터 출력된다. 이방법에서, 위상차는 커지며 펄스 신호 Pc 의 펄스폭 Pw 와 Pc 보다 적은 지연 시간 Td 인 펄스 신호 Pa 는 지연 시간 Td 보다 더욱 커지며, 상기 펄스 신호 Pa는 펄스 신호 Pc 의 상승 시간 tO 에서 단자 D 에 공급된다. 이 시간에 Pa 의 전위는 저 레벨에 있게 되고, D 플립플롭 회로(8)의 출력 신호 SL 은 난 로크 상태를 보여주는 저 레벨로 된다.
반대로, 도 6 에 도시된 바와같이, 입력 신호 f1 과 피드백 신호 f2 간의 위상차는 거의 제로가 되며, 작은 펄스폭을 가지는 업 펄스 Pu 는 위상차에 따라 출력된다. 따라서, Pc 보다 더 작은 Td 인 펄스 신호 Pc 와 펄스 신호 Pa 의 펄스폭 Pw 는 Td 보다 더 작게 되며, 펄스 신호 Pa 는 펄스 신호 Pc 의 상승 시간 t1 에서단자 D 에 공급된다. 이 시간에서 Pa 의 전위가 고 례벨에 있으면, 출력 신호 SL은 고 레벨로 되고, 로크 상태가 검출된다.
본 발명의 제 1 실시예에 따라, 위에서 기술된 바와같이, 입력 신호의 주파수가 변화할 때 조차도 검출 기준값을 자동적이면서 연속적으로 변화시크로서 입력주파수의 비를 지연 시간으로 계속 일정하게 유지하는 동안 로크된 상태를 검출하는 것이 가능하다.
도 7 을 참고로, 본 발명의 제 2 실시예에 따른 PLL 회로는 외부 신호 C 가 주파수 분할 희로(5)로 입력되는 구성을 가지며 상기 주파수 분할 회로(5)의 주파수 분할비가 변화된다. 외부 신호 C 가 고 레벨에 있으면, 주파수 분할비는 2 이다.
여기에서, 주파수 분할비는 2 로 되고, 지연 회로(7)의 지연 시간은 도1의 회로와 같은 방법으로 아날로그 신호 Vc 만이 결정되고, 입력 신호 f1 의 주파수가 발진 출력 f0 의 주파수와 동일할때의 지연 시간이다. 그러므로, 입력 신호 f1의 주파수가 발진 출력 f0 의 주파수의 반과 동일하다.
그러므로, 로크 상태 검출 기준인 지연 시간 Td 가 아날로그 신호 Vc 에 의해서 결정될 때만, 입려 신호 f1 의 주파수에 대한 검출 기준보다 더 분리된 기준을 발생한다.
그래서, 도 7 의 회로에서, 외부 신호 C 는 또한 지연 회로(7)에 입력되고,상기 지연 회로(7)의 지연 시간 Td 는 아날로그 신호 Vc 와 외부 신호 C 에 의해 제어된다.
예로, 본 실시예에 따른 지연 회로(7)는 도 8 에 도시된 바와같이 구성된다.상기 논리 회로(6)로부터의 출력 펄스 Pc 는 NMOS FET(20)중 하나와 NMOS FET(30)중 하나와 서로 접속된 공통 접속점에 입력되고, 캐패시터(21)와 캐패시터(31)는각각 NMOS FET(20,30)의 다른 단부에 직렬로 접속된다. 제어 신호 Vc 가 NMOS FET(20,30)의 게이트에 각각 공급된다. 상기 회로는 NMOS FET(30)의 구동 능력이NMOS FET(20)의 구동 능력의 반 이 되도록 설계되었다. 외부 신호 C 가 고 레벨에 있으면, 즉, 주파수 분할비가 1 이면, 스위치(40)는 단자 t1 에 접속되고, 외부 신호 C 가 저 레벨에 있으면, 즉, 주파수 분할비가 2 일 때, 스위치(40)는 단자 t2에 접속된다.
더구나, 도 8 에서 지연 회로(7)는 병릴로 점속된 NMOS FET(30)으로서 같은구동 능력을 가진 2 개의 MOS FET 로 NMOS FET(20)를 대체하므로서 구성된다.
따라서, 본 발명의 제 2 실시예에 따르면, 주파수 분할비가 변화하는 PLL 회로에서 조차도 입력 주파수의 비를 위상차에 대해 일정하게 유지하는 동안 로크 상태를 검출하는 것이 가능하다.
본 발명은 상기 실시예에 국한되지 않으며, 본 발명의 사상과 범주를 이탈함이 없이 수정되고 변화될 수 있다.

Claims (5)

  1. 위상 로크된 루프(PLL)회로에 있어서,
    입력 신호와 피드백 신호사이의 위상차에 따라 제 1 펄스 신호와 제 2 펄스 신호를 발생하는 위상 비교기 회로와,
    상기 제 1 펄스 신호와 제 2 펄스 신호에 따라 제어 신호를 발생하는 회로와,
    상기 제어 신호에 따라 출력 주파수를 변화시키는 발진기 회로와,
    상기 위상 비교기 회로로부터 출력된 제 1 및 제 2 펄스 신호를 수신하여 제1 및 제 2 펄스 신호중 하나의 신호를 출력하는 논리 회로와,
    상기 제어 신호의 크기에 따라 지연 시간을 변화시켜 상기 지연 시간에 의해 논리 회로의 출력 펄스 신호를 지연하는 지연 회로와,
    상기 논리 회로의 출력 펄스 신호를 클럭 입력 단자에 수신하고, 상기 지연회로의 출력 펄스 신호를 데이터 입력 단자에 수신하고, 로크 상태 검출 신호를 출력하는 D 플립플롭 회로를 포함하는 것을 특징으로 하는 위상 로크 루프 회로.
  2. 제 1항에 있어서,
    상기 지연 회로는 상기 제어 신호를 수신하는 게이트를 가지는 MOS FET와 상기 MOS FET 에 직렬로 접속된 캐패시터를 포함하는 것을 특징으로 하는 위상 로크 루프 회로.
  3. 제 1항에 있어서,
    상기 위상 로크 루프(PLL)회로는 상기 발진기 회로의 출력측과 위상 비교기회로 사이의 발진 출력 피드백 통로에 제공된 주파수 분할기를 구비하며, 외부 신호를 수신하므로서, 그 주파수 분할비를 변화시키며, 상기 지연 회로의 지연 시간은 제어 신호와 외부 신호에 의해 제어되는 것을 특징으로 하는 위상 로크 루프 회로
  4. 제 3 항에 있어서,
    상기 지연 회로는 다수의 MOS FET 를 가지며, 상기 MOS FET 의 게이트는 상기 제어 신호를 각각 수신하고 상기 MOS FET의 단부는 서로 공통으로 접속되어 논리 회로의 출력을 수신하고, 상기 MOS FET 의 다른 단부는 각각 캐패시터에 직렬로 접속되며, 상기 지연 회로는 상기 외부 신호에 따라 MOS FET 의 상기 다른 단부중하나로부터 상기 출력 펄스 신호를 출력하는 것을 특징으로 하는 위상 로크 루프 회로.
  5. 제 1항에 있어서,
    상기 발진기 회로의 출력 주파수는 상기 제어 신호로 단조롭게 증가하고 상기 지연 회로의 지연 시간은 상기 제어 신호로 단조롭게 감소되는 것을 특징으로 하는 위상 로크 루프 회로.
KR1019970045780A 1996-08-28 1997-08-28 동기 상태 검출 기능을 가지는 위상 동기 루프 회로 KR100255530B1 (ko)

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