KR100319607B1 - 아날로그 디엘엘회로 - Google Patents

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Abstract

본 발명에 따른 아날로그 디엘엘회로는 외부 클럭신호와 내부 클럭신호의 위상차를 검출하는 위상검출기와, 위상검출기의 출력에 따라 펌핑동작을 수행하는 차지펌프와, 상기 차지펌프의 출력을 필터링하여 제어전압을 출력하는 로우패스필터와, 전원선택신호에 따라 제1전원 또는 제2전원을 출력하는 전원 선택부와, 상기 전원선택부에서 선택된 전원을 입력받아, 로우패스필터의 제어전압에 따라 외부 클럭신호를 지연시키는 전압제어 지연부와, 상기 전압제어 지연부의 출력을 증폭하여 내부 클럭신호를 생성하는 드라이버로 구성된다.

Description

아날로그 디엘엘회로{ANALOG DLL CIRCUIT}
본 발명은 클럭신호 발생회로에 관한 것으로서, 특히 마이크로프로세서 또는 동기 디램에 사용되는 아날로그 디엘엘(DLL:Delay Locked Loop)회로에 관한 것이다.
반도체 메모리소자의 발전에 따라 메모리칩들은 점점 더 고속으로 동작된다. 일반적으로 클럭신호 발생회로는 외부 클럭신호를 소정시간 지연시켜 상기 고속 메모리칩에 사용되는 내부 클럭신호를 발생한다. 그런데. 외부 클럭신호를 지연시키는데는 일정한 한계가 따르기 때문에, 고성능 집적회로에서는 외부 클럭신호에 로킹된 내부 클럭신호를 얻기위해 통상 피엘엘(PLL:Phase Locked Loop)회로 또는 디엘엘(DLL)회로를 사용한다.
종래 클럭신호 발생회로로 사용되는 아날로그 디엘엘회로는 도 1에 도시된 바와같이 위상검출기(100)와, 차지펌프(101)와, 로우패스필터(102)와, 전압제어 지연부(103) 및 드라이버(104)로 구성된다.
상기 위상검출기(100)는 외부 클럭신호(CLKX)와 피드백된 내부 클럭신호(CLKI)의 위상차를 검출한다. 상기 위상검출기(100)는 에지 트리거(Edge Triggered)방식의 위상검출기로서, 익스클루시브 오아게이트(XOR), JK플리플롭등으로 구현할 수 있다. 상기 차지펌프(101)는 위상검출기(100)에서 출력된 위상차신호(UP),(DN)에 따라 펌핑동작을 수행하며, 로우패스필터(102)는 차지펌프(101)의 출력을 필터링하여 제어전압(CV)을 출력한다.
상기 전압제어 지연부(103)는 직렬 접속된 다수의 지연셀로 구성되어, 상기 로우패스필터(102)에서 출력된 제어전압(CV)에 따라 외부 클럭신호(CLKX)를 지연시켜 지연 클럭신호(CLKD)를 출력한다. 이때, 지연셀의 수는 가변될 수 있다.
도 2에는 상기 전압제어 지연부(103)의 바람직한 실시예가 도시되어 있다.
도 2에 도시된 바와같이, 전압제어 지연부(103)는 피모스(PMOS)트랜지스터와 엔모스(NMOS)트랜지스터로 구성되어, 외부 클럭신호(CLKX)를 순차 지연시키는 제1∼제3인버터(10∼12)와, 그 제1∼제3인버터(10∼12)의 PMOS트랜지스터 및 NMOS트랜지스터의 소스에 각각 접속되어, 커런트미러를 형성하는 PMOS트랜지스터(13∼16) 및 NMOS트랜지스터(17∼20)로 구성된다. 그리고, 상기 PMOS트랜지스터(13∼16)와 NMOS트랜지스터(17∼20)는 로드 트랜지스터의 역할을 수행한다.
이와같이 구성된 종래의 아날로그 디엘엘회로의 동작은 다음과 같다.
위상검출기(100)는 동일한 주파수를 갖는 2개의 클럭신호(CLKX),(CLKI)의 위상을 비교하여, 피드백된 내부 클럭신호(CLKI)의 위상이 외부 클럭신호(CLKX)의 위상보다 빠르면 위상차신호(UP)를 출력하고, 느리면 위상차신호(DN)를 출력한다. 그리고, 차지펌프(101)는 상기 위상검출기(100)에서 출력된 위상차신호(UP),(DN)에 따라 펌핑동작을 수행하며, 로우패스필터(102)는 차지펌프(101)의 출력을 필터링하여 전압제어 지연부(103)로 제어전압(CV)을 출력한다.
따라서, 상기 제어전압(CV)에 따라 전압제어 지연부(103)의 지연량이 결정된다. 즉, 제어전압(VC)의 레벨에 의해 NMOS트랜지스터(17∼20)의 턴온정도를 조절함으로써, 커런트미러를 형성하는 PMOS트랜지스터(13∼16)와 NMOS트랜지스터(17∼20)에의해 인버터(10∼12)들의 로드가 변화된다. 그 결과, 변화된 로드에 의해 각 인버터(10∼12)들의 지연량이 결정됨에 의해 소정의 지연 클럭신호(CLKD)가 발생된다.
그리고, 드라이버(104)는 전압제어 지연부(103)에서 출력된 지연 클럭신호(CLKD)를 증폭하여, 내부회로(미도시)의 큰 부하 캐패시턴스를 구동할 수 있도록 내부 클럭신호(CLKI)를 발생하며, 그 내부 클럭신호(CLKI)는 다시 위상검출기(100)의 입력이 된다. 따라서, 종래의 아날로그 디엘엘은 상기 동작을 반복적으로 수행하여 외부 클럭신호(CLKX)에 로킹된 내부 클럭신호(CLKI)를 생성하게 된다.
그런데, 외부 클럭신호와 위상이 일치하는 내부 클럭신호를 발생시키는 클럭발생회로(디엘엘 또는 피엘엘)는 필연적으로 지터가 발생하게 되는데, 지터특성에 따라 회로의 고속동작이 제한된다. 이때, 지터특성에 가장 큰 영향을 주는 요인은 전원에 의한 노이즈를 들 수 있다. 또한 넓은 주파수영역에서 동작하는 회로의 경우는 낮은 주파수에서 지터특성이 더욱 좋지 않게 되는 문제점이 발생된다.
또한, 고집적회로에서는 전체의 전력소모를 줄이기 위하여 유휴(idle)상태 또는 대기(stand-by)상태가 존재하는데, 유휴상태에서 액티브모드로 전환시 빠른 클럭복구(Recovery)를 위하여 클럭발생회로(디엘엘 또는 피엘엘)은 계속 동작상태이어야 한다. 그 결과, 클럭신호 발생회로(디엘엘 또는 피엘엘)에서 전류소모가 증가되는 문제점이 발생된다.
따라서, 본 발명의 목적은 사용목적에 따라 전원을 가변시켜 지터특성을 개선하고 전류소모를 줄일 수 있는 아날로그 디엘엘회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 아날로그 디엘엘회로는 외부 클럭신호와 내부 클럭신호의 위상차를 검출하는 위상검출기와, 그 위상검출기의 출력에 따라 펌핑동작을 수행하는 차지펌프와, 상기 차지펌프의 출력을 필터링하여 제어전압을 출력하는 로우패스필터와, 전원선택신호에 따라 Vcc레벨의 제1전원 또는 Vpp레벨의 제2전원을 출력하는 전원 선택부와, 상기 전원선택부에서 선택된 전원을 구동전원으로 입력받아, 로우패스필터의 제어전압에 따라 외부 클럭신호를 소정시간 지연시켜 출력하는 전압제어 지연부와, 상기 전압제어 지연부의 출력을 증폭하여 내부 클럭신호를 생성하는 드라이버를 포함한다.
도 1은 클럭신호 발생회로로 사용되는 종래의 아날로그 디엘엘회로의 개략도.
도 2는 도 1에서 전압제어 지연부의 상세 구성도.
도 3은 본 발명에 따른 아날로그 디엘엘회로의 개략도.
도 4는 도 3에서 전압제어 지연부의 상세도.
도 5는 도 3에서 전원선택부의 상세 구성도.
도 6은 도 3에서 제어전압에 대한 각 지연셀의 지연량변화를 나타낸 그래프.
*** 도면의 주요 부분에 대한 부호의 설명 ***
10∼12 : 인버터 13∼16 : PMOS트랜지스터
17∼20 : NMOS트랜지스터 30 : D플리플롭
31 : 레벨쉬프터 32,33 : 제1,제2스위치
100 : 위상검출기 101 : 차지펌프
102 : 로우패스 필터 103,103' : 전압제어 지연부
104 : 드라이버
본 발명에 따른 아날로그 디엘엘회로는 도 3에 도시된 바와같이, 종래의 아날로그 디엘엘에 부가하여 전원선택부(105)를 추가로 포함한다.
상기 전원선택부(105)는 사용목적에 따라 전압제어 지연부(103)에 제1전원(Vcc) 또는 제2전원(Vpp)을 구동전원으로 공급한다. 이때, 제1전원(Vcc)은 내부회로(미도시)와 동일한 전원이고, 제2전원(Vpp)은 일반적으로 제1전원(Vcc)보다 Vt값(Vt : 문턱전압)이상 높은 전원이다. 또한, 전원 선택부(105)에서 선택된 전원(Vp)은 전압제어 지연부(103')에만 사용된다.
도 5에는 상기 전원선택부(105)의 바람직한 실시예가 도시되어 있다.
도 5에 도시된 바와같이, 전원선택부(105)는 외부 클럭신호(CLKX)에 따라 전원 선택신호(SEL)를 출력하는 D플리플롭(30)과, D플리플롭(30)의 비반전출력(Q)을 레벨변환시키는 레벨쉬프터(31)와, 상기 D플리플롭(30)의 출력에 따라 제1전원(Vcc)을출력하는 제1스위치(32)와, 상기 레벨쉬프터(31)의 출력에 따라 제2전원(Vpp)를 출력하는 제2스위치(33)로 구성된다. 상기 레벨쉬프터(31)는 Vcc레벨을 Vpp레벨로 변환시킨다.
상기 전압제어 지연부(103')는 종래의 전압제어 지연부(103')와 그 구성 및 동작이 동일하다. 상기 전압제어 지연부(103')는 직렬 접속된 다수의 지연셀로 구성되며, 각 지연셀은 제어전압(CV)에 따라 외부 클럭신호(CLKX)를 지연시켜 소정의 지연 클럭신호(CLKD)를 출력한다. 이때, 지연셀의 수는 가변될 수 있다. 또한, 커런트미러를 형성하는 PMOS트랜지스터(13∼16)는 선택된 전원(Vp)에 따라 서브 바이어스(sub bias)가 동일하게 공급된다. 그리고, 상기 선택전원(Vp)은 전압제어 지연부(103')에서만 사용되기 때문에 PMOS트랜지스터(13∼16)의 웰(well)은 다른 회로의 PMOS트랜지스터의 웰과 분리시킨다.
이와같이 구성된 본 발명에 따른 아날로그 디엘엘회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
내부 클럭신호(CLKI)를 외부 클럭신호(CLKX)에 동기시키는 과정은 종래와 동일하다. 위상검출기(100)는 외부 클럭신호(CLKX)와 피드백된 내부 클럭신호(CLKI)의 위상을 비교하여 위상차신호(UP),(DN)를 출력하고, 차지펌프(101)는 상기 위상차신호(UP),(DN)에 따라 펌핑동작을 수행하여 로우패스필터(102)로 출력한다. 로우패스필터(102)는 차지펌프(101)의 출력을 필터링하여 전압제어 지연부(103')로 출력하고, 전압제어 지연부(103')는 제어전압(CV)에 의해 결정된 지연율로 외부 클럭신호(CLKX)를 지연시켜 소정의 지연 클럭신호(CLKD)를 발생한다. 따라서, 드라이버(104)는 상기 지연 클럭신호(CLKD)를 증폭하여 내부 클럭신호(CLKI)를 출력한다. 이후, 상기 동작을 반복적으로 수행하여 본 발명에 따른 아날로그 디엘엘은 외부 클럭신호(CLKX)에 로킹된 내부 클럭신호(CLKI)를 생성하게 된다.
이후, 종래 기술에 비하여 부가되는 동작을 자세히 설명하면 다음과 같다.
먼저, 사용목적에 따라 전원선택신호(SEL)가 결정되는데, 좋은 지터특성을 원하는 경우 전원 선택신호(SEL)는 로우레벨로 입력되고, 낮은 전류소모를 원하는 경우 전원 선택신호(SEL)는 하이레벨로 입력된다.
만약, 좋은 지터특성을 원하면 도 5에 도시된 바와같이 전원 선택부(105)에서 D플리플롭(30)의 출력신호(Q),(/Q)는 로우레벨의 전원 선택신호(SEL)에 의해 각각 로우레벨(Vss레벨) 및 하이레벨(Vcc레벨)이 되어, 제1스위치(32)는 턴오프되고 제2스위치(33)는 턴온된다. 따라서, 턴온된 제2위치(33)를 통하여 제2전원(Vpp)이 전압제어 지연부(103')로 입력된다.
도 6은 제1전원(Vcc) 또는 제2전원(Vpp)에 따른 전압제어 지연부(103')의 동작 특성곡선으로서, 제어전압(CV)에 대한 각 지연셀의 지연량변화가 도시되어 있다. 이때, 지연량은 1/(CV-Vt)(Vt는 문턱전압)에 비례하며, 곡선의 기울기(Slope)는 1/ID(ID는 커런트미러에 흐르는 전류)에 비례한다. 도 6에 도시된 바와같이, 제2전원(Vpp)이 입력될 때 특성곡선은 완쪽으로 이동되며, △V에 대한 △D가 작아짐을 알 수 있다(tD1-tD2 〉tD3-td4). 따라서, 제2전원(Vpp)이 공급될 때는 제1전원(Vcc)이 공급될 때보다 제어전압(CV)의 단위변화(△CV)에 대한 지연시간의 변화(△tD)가 적기 때문에 지터특성이 개선됨을 알 수 있다. 또한, 제2전원(Vpp)이공급될 때는 제어전압(CV)의 최대전압에서 전압제어 지연부(103')가 얻을 수 있는 지연폭이 제1전원(Vcc)이 공급될 때보다 작기 때문에, 동작주파수가 더 높아지는 효과도 얻을 수 있다. 즉, 포획범위(Capture Range)가 넓어지게 된다.
다음으로 동일한 주파수동작 조건에서 전류소모가 지터특성보다 우선한다면, 즉 낮은 전류소모를 원하는 경우는 제1전원(Vcc)을 전압제어 지연부(103')로 공급한다. 즉, 도 5에 도시된 바와같이, 전원선택부(105)에서 D플리플롭(30)의 출력신호(Q),(/Q)는 하이레벨의 전원 선택신호(SEL)에 의해 각각 하이레벨(Vcc레벨) 및 로우레벨(Vss레벨)이 되고, 상기 출력신호(Q)는 레벨쉬프터(31)에서 Vpp레벨로 변환된다. 그 결과, 레벨쉬프터(31)의 출력과 상기 출력신호(/Q)에 의해 제1스위치(32)는 턴온되고 제2스위치(33)는 턴오프되기 때문에, 턴온된 제1스위치(32)를 통하여 제1전원(Vcc)이 전압제어 지연부(103')로 입력된다. 따라서, 제1전원(Vcc)이 제공될 경우 전압제어 지연부(103')에서 전원전압측에서 접지전압측으로 흐르는 전류량은 제2전원(Vpp)이 입력될 때보다 적게 된다.
상술한 바와같이 본 발명은 사용 목적에 따라 전압제어 지연부에 인가되는 전원을 선택적으로 가변시킴으로써, Vpp전원사용시에는 지터특성을 개선할 수 있다. 본 발명은 이에 한정되지 않고, Vpp발생회로를 클럭발생회로 전용으로 구현할 경우 Vcc전원의 스위칭에 의한 노이즈에 덜 민감하기 때문에 더 좋은 지터특성을 얻을 수 있다.
또한, 본 발명은 다소 지터특성은 떨어지지만 전류소모를 줄이고자 할 경우는 전압제어 지연부에 Vcc전원을 공급한다. 본 발명은 이에 한정되지 않고, 전류소모를 더욱 작게할 경우는 Vcc전원보다 낮은 전원을 공급하면 된다. 즉, Vcc전원보다 낮은 전압을 발생하는 내부전압 발생회로와, 3×1 멀티플렉서 그리고 드라이버(104)를 레벨쉬프터로 대체하여 구성할 경우는 전류소모를 더욱 줄일 수 있다.
그리고, 본 발명에서 선행된 실시예들은 단지 한 예로서 청구범위를 한정하지 않으며, 여러가지의 대안, 수정 및 변경들이 통상의 지식을 갖춘자에게 자명한 것이 될 것이다.
상술한 바와같이 본 발명은 사용 목적에 따라 디엘엘회로의 전압제어 지연부에 전원을 선택적으로 제공함으로써, 고전원(High Supply Power)사용시에는 지터특성을 개선하고 저전원(Low Supply Power)사용시에는 전류소모를 감소시킬 수 있는 효과가 있다. 특히, 동기 DRAM과 같은 집적회로에서 스텐바이모드일 때는 저전원을 공급하고 액티브모드에서는 고전원을 공급한다. 그 결과 스텐바이모드에서는 전력소모를 감소시키고 액티브모드에서는 지터를 감소시켜 집적회로의 성능향상을 꾀할 수 있다.
또한, 저주파수의 경우는 위상동기를 위하여 많은 지연셀이 필요한데, 저전원을 이용할 경우는 상대적으로 적은 지연셀로 동일한 효과를 얻을 수 있기 때문에, 본 발명은 면적오버헤드(Area Overhead)를 감소시킬 수 있는 효과가 있다.

Claims (4)

  1. 외부 클럭신호와 내부 클럭신호의 위상차를 검출하는 위상검출기와;
    상기 위상검출기의 출력에 따라 펌핑동작을 수행하는 차지펌프와;
    상기 차지펌프의 출력을 필터링하여 제어전압을 출력하는 로우패스필터와;
    사용목적에 따른 전원선택신호에 따라 Vcc레벨의 제1전원 또는 Vpp레벨의 제2전원을 선택하여 출력하는 전원 선택부와;
    상기 전원선택부로부터 제1전원 또는 제2전원을 구동전원으로 입력받아, 로우패스필터의 제어전압에 따라 외부 클럭신호를 지연시켜 출력하는 전압제어 지연부와;
    상기 전압제어 지연부의 출력을 증폭하여 상기 내부 클럭신호를 발생하는 드라이버로 구성된 것을 특징으로 하는 아날로그 디엘엘회로.
  2. 제1항에 있어서, 상기 전원선택부는
    제1클럭신호에 따라 전원 선택신호를 출력하는 D플리플롭과;
    상기 D플리플롭의 비반전출력을 레벨변환하는 레벨쉬프터와;
    상기 D플리플롭의 출력에 따라 Vcc레벨의 제1전원을 출력하는 제1스위치와;
    상기 레벨쉬프터의 출력에 따라 Vpp레벨의 제2전원을 출력하는 제2스위치로 구성된 것을 특징으로 하는 아날로그 디엘엘회로.
  3. 제4항에 있어서, 상기 제1,제2스위치는 모스(MOS)트랜지스터이고, 상기 레벨쉬프터는 Vcc레벨을 Vpp레벨로 변환하게 구성된 것을 특징으로 아날로그 디엘엘회로.
  4. 제1항에 있어서, 상기 전압제어 지연부는
    외부 클럭신호를 순차 지연시키는 복수개의 인버터와;
    상기 복수개 인버터들의 전원단자 및 접지측에 각각 접속되어, 커런트미러를 형성하는 피모스(PMOS)트랜지스터들 및 엔모스(NMOS)트랜지스터들로 구성되며, 상기 피모스트랜지스터들의 웰은 다른 회로의 피모스트랜지스터의 웰과 분리되게 구성된 것을 특징으로 하는 아날로그 디엘엘회로.
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