KR100518548B1 - 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의ｄｌｌ 및 이에 대한 지연시간 보상방법 - Google Patents

개선된 보상 지연 회로를 가지는 반도체 메모리 장치의ｄｌｌ 및 이에 대한 지연시간 보상방법 Download PDF

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Abstract

개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL 및 이에 대한 지연시간 보상방법이 개시된다. 본 발명에 의한 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL은, 외부클럭에 동기하여 내부클럭을 발생하는 반도체 메모리 장치의 DLL에 있어서, 위상 검출기, 저역 통과 필터, 가변 지연 회로, 및 보상 지연 회로를 구비하는 것을 특징으로 한다.
위상 검출기는 외부클럭과 내부클럭간의 위상 에러를 검출하고, 이에 대한 위상 에러 신호를 출력한다. 저역 통과 필터는 위상 에러 신호에 응답하여 소정의 제어신호를 출력한다. 가변 지연 회로는 제어신호에 응답하여 지연 시간이 가변되며, 가변된 지연 시간에 따라 외부클럭의 위상을 지연시켜 락킹을 수행하여 내부클럭을 발생한다. 보상 지연 회로는 메모리 셀 어레이에서 반도체 메모리 장치 외부로 데이터가 출력될 때까지의 지연 시간을 보상하기 위해, 내부클럭을 소정 시간 지연시켜 위상 검출기에 출력한다. 보상 지연 회로는 소정의 제어전압에 의해 지연 시간이 조절된다. 본 발명의 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL 및 이에 대한 지연시간 보상방법은 데이터 출력 드라이버용 전원의 전압변동에 따라 상기 데이터 출력 드라이버에 의한 데이터 출력 지연시간을 정확히 보상할 수 있는 장점이 있다.

Description

개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 ＤＬＬ 및 이에 대한 지연시간 보상방법{Delay locked loop of a semiconductor memory device having the improved compensation delay circuit and the delay time compensation method}
본 발명은 반도체 메모리 장치의 디엘엘(Delay Locked Loop, 이하, DLL이라 함)에 관한 것으로서, 특히, 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL 및 이에 대한 지연시간 보상방법에 관한 것이다.
일반적으로, 칩 외부에서 반도체 메모리 장치로 공급되는 전압은 제1 외부전압(VDD)과 제2 외부전압(VDDQ)으로 구분된다.
도 1은 일반적인 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 1과 같이, 반도체 메모리 장치(10)는 전원 핀들(11, 12), 내부전압 발생기(13), 메모리 셀 어레이(14), 주변회로(15) 및 출력 드라이버(17)를 구비한다.
상기 주변회로(15)는 DLL(16)을 포함한다. 상기 전원 핀(11)에는 제1 외부전압(VDD)이 공급되고, 상기 전원 핀(12)에는 제2 외부전압(VDDQ)이 공급된다.
상기 제1 외부전압(VDD)은 상기 내부전압 발생기(13)와 상기 주변회로(15)에 동작전원으로서 공급된다. 상기 내부전압 발생기(13)는 상기 제1 외부전압(VDD)으로부터 소정의 내부전압을 발생하고, 그 내부전압을 상기 메모리 셀 어레이(14)와 상기 주변회로(15)에 공급한다.
상기 제2 외부전압(VDDQ)은 상기 출력 드라이버(17)에만 공급된다.
여기에서, 상기 반도체 메모리 장치(10)의 내부 회로들과 상기 출력 드라이버(17)에 서로 다른 전원 전압이 사용되는 이유를 도 2를 참조하여 설명하면 다음과 같다.
도 2는 일반적인 반도체 메모리 장치의 데이터 입출력 버퍼가 PCB 상에서 컨트롤러의 데이터 입출력 버퍼와 연결된 상태를 나타내는 도면이다.
도 2와 같이, 메모리 칩(20)의 입출력 버퍼(21)와 컨트롤러 칩(40)의 입출력 버퍼(41)는 PCB(30)상의 회로패턴(31)을 통하여 서로 연결된다.
상기 입출력 버퍼(21)는 출력 드라이버(22)와 입력 수신기(23)를 포함하며, 상기 입출력 버퍼(41)는 출력 드라이버(42)와 입력 수신기(43)를 포함한다.
여기에서, 상기 출력 드라이버(22)는 상기 PCB(30)상의 상기 회로패턴(31)과, 상기 입력 수신기(43)의 게이트 캐패시턴스(gate capacitance)와, 상기 출력 드라이버(42)의 접합 캐패시턴스(junction capacitance)를 포함하는 출력 부하(load)를 가진다. 상기와 같은 칩 외부의 출력 부하는 상기 메모리 칩(20) 내부의 부하에 비해 상당히 크기 때문에, 상기 출력 드라이버(22)는 큰 전력을 소비한다.
또, 모든 출력 데이터 값들이 동시에 바뀔 때, 상기 전원 핀(12)(도 1 참조)의 기생 인덕턴스(parasitic inductance)에 의한 동시 스위칭 출력(SSO; simultaneous switching output) 노이즈가 발생되어, 상기 제2 외부전압(VDDQ)의 레벨이 변동된다.
상기 제2 외부전압(VDDQ)이 많은 노이즈를 포함하고 있기 때문에, DLL과 같이 매우 정밀한 동작이 요구되는 반도체 메모리 장치의 주변회로에 상기 제2 외부전압(VDDQ)이 사용되는 것은 바람직하지 않다.
따라서, 반도체 메모리 장치의 주변회로와 출력 드라이버에는 서로 다른 전원 전압이 사용된다.
한편, 상기 제2 외부전압(VDDQ)의 레벨을 낮추어 전력 소모를 줄이고자 하는 노력이 이루어지고 있다. 여기에서, 상기 제2 외부전압(VDDQ)과 상기 제1 외부전압(VDD)의 레벨을 함께 낮추면 전력 소모를 더 줄일 수 있지만, 상기 제1 외부전압(VDD)은 메모리 칩 내부의 동작 속도를 좌우하기 때문에 상기 제2 외부전압(VDDQ)의 레벨만 조절되는 것이 바람직하다.
또, 상기 제2 외부전압(VDDQ)은 상기 출력 드라이버(22)가 데이터를 출력하기 위한 전원이고, 임피던스 매칭을 위한 터미네이션(termination)을 포함하는 SSTL(stub series terminated transceiver logic) 인터페이스와 같이 풀-스윙(full-swing)을 하지 않는 회로에서는 커다란 특성 저하가 없기 때문에, 상기 제2 외부전압(VDDQ)의 레벨을 낮추는 것이 가능하다.
한편, 메모리 반도체 장치와 메모리 컨트롤러간의 데이터 전송과 같이 클럭 주파수와 동기하여 데이터를 전송하는 I/O 인터페이스 방식에서는 버스의 부하가 커지고 전송 주파수가 빨라짐에 따라 클럭과 데이터가 정확한 시간적 동기를 이루는 것이 매우 중요하다.
상기와 같이, 외부클럭과 데이터 출력간의 스큐(skew)를 제거하기 위한 목적으로 사용될 수 있는 회로가 DLL이다.
도 3은 종래 기술에 따른 반도체 메모리 장치의 DLL과 출력 드라이버를 나타내는 블록도이다.
도 3과 같이, 종래 기술에 따른 DLL(50)은 외부클럭 입력버퍼(51), 위상 검출기(52), 저역 통과 필터(53), 가변 지연 회로(54) 및 보상 지연 회로(55)를 구비한다.
출력 드라이버(22)는 내부 클럭 버퍼(24)를 통하여 상기 DLL(50)로부터 내부 클럭을 수신한다.
상기 외부클럭 입력버퍼(51)는 외부클럭(CLK_EX)을 수신하고, 상기 위상 검출기(52)는 상기 외부클럭(CLK_EX)과 내부클럭(CLK2)의 위상을 비교하여 위상 에러를 검출한다.
상기 저역 통과 필터(53)는 상기 위상 에러 정보에 따라 제어신호를 발생하여 상기 가변 지연 회로(54)의 지연 시간을 제어하고, 상기 가변 지연 회로(54)는 상기 제어신호에 응답하여 가변된 지연 시간으로 상기 외부클럭(CLK_EX)을 지연시켜 락킹을 수행하여 내부클럭(CLK1)을 발생한다.
상기 보상 지연 회로(55)는 상기 내부클럭(CLK1)을 데이터 출력 지연시간(tSAC)만큼 지연시켜 상기 내부클럭(CLK2)을 출력한다.
상기 내부클럭(CLK2)은 상기 위상 검출기(52)에 입력되어 상기 외부클럭(CLK_EX)의 위상과 비교된다.
상기 보상 지연 회로(55)에는 제1 내부전압(VDD)이 공급되고, 상기 출력 드라이버(22)에는 제2 외부전압(VDDQ)이 공급된다.
여기에서, 상기 데이터 출력 지연시간(tSAC)은 메모리 셀 어레이(도 1의 14참조)로부터 출력된 데이터가 상기 출력 드라이버(22)를 통하여 칩 외부로 출력될 때까지 걸리는 시간이다.
또, 도 3에서, "d1"은 상기 외부클럭 입력버퍼(51)에 의한 지연시간이고, 상기 가변 지연회로(54)에 의한 지연시간은 클럭주기(tCC) - (d1 + tSAC) 이다.
따라서, 외부클럭과 내부클럭간의 위상 에러를 정확하게 검출하기 위해서, 상기 내부클럭(CLK1)은 상기 데이터 출력 지연시간(tSAC)만큼 보상되어야 한다.
한편, 반도체 장치는 공정, 전압, 온도의 변화에 따라 소자의 특성이 변화되는데, 이러한 소자의 특성 변화로 인한 위상 에러가 상기 위상 검출기(52)에 의해 검출되어 가변 지연 회로(54)의 지연 시간이 가변된다.
여기에서, 상기 소자의 특성 변화로 인한 위상 에러가 반영된 내부클럭을 발생하기 위해서는, 상기 가변 지연 회로(54)의 지연 시간이 정확하게 가변되는 것이 중요하지만, 상기 보상 지연 회로(55)에 의해 상기 데이터 출력 지연시간(tSAC)이 정확하게 보상되는 것도 중요하다.
따라서, 상기 데이터 출력 지연시간(tSAC)을 정확하게 보상하기 위해, 상기 보상 지연 회로(55)는 실제의 데이터 패스(path)와 동일한 지연시간을 갖도록 구성되어야하지만, 실제로 동일하게 구성하기는 어렵다.
그 이유는, 상기 출력 드라이버(22)는 칩 외부의 큰 부하를 구동하기 위해 매우 큰 사이즈로 되어 있고, 상기 칩 외부의 큰 부하를 칩 내부에서 구현할 수도 없기 때문이다.
또, 상기 보상 지연 회로(55)가 상기 출력 드라이버(22)와 동일한 지연시간을 갖도록 하기 위해서는 상기 제2 외부전압(VDDQ)을 사용해야 한다. 그러나, 상술한 것과 같이, 상기 제2 외부전압(VDDQ)은 심각한 노이즈를 포함하고 있기 때문에 정밀하게 동작해야 할 DLL 회로의 동작에 오히려 악영향을 미칠 수 있다. 또한, 상기 보상 지연 회로(55)에 상기 제2 외부전압(VDDQ)이 사용되면, 상기 보상 지연 회로(55) 다음단의 상기 제1 외부전압(VDD)이 사용되는 DLL 회로를 위해, 레벨 쉬프터(lever shifter)가 추가로 사용되어야 하는 단점이 있다.
따라서, 상기 보상 지연 회로(55)에 상기 제2 외부전압(VDDQ)이 사용되는 것은 비효율적이다.
또한, 레이아웃(layout) 측면에서 고려할 때, 상기 제2 외부전압(VDDQ)은 상기 출력 드라이버(22)에만 사용되는 전원이므로, 다른 회로층에 패턴을 형성할 필요가 없다.
도 4는 도 3에 도시된 보상 지연 회로의 상세한 회로도로서, 상기 제1 외부전압(VDD)만이 전원으로서 사용된 보상 지연회로를 나타낸다.
도 4와 같이, 상기 보상 지연 회로(55)는 연속적으로 연결되는 복수개의 인버터 회로들(61, 62, 63, 64)을 포함한다.
상기 인버터 회로들(61, 62, 63, 64)은 PMOS 트랜지스터(P1, P2, P3, P4)와 NMOS 트랜지스터(N1, N2, N3, N4)를 포함하는 CMOS 인버터 회로이다.
상기 인버터 회로들(61, 62, 63, 64)에는 동작 전원으로서 상기 제1 외부전압(VDD)이 공급되고, 상기 PMOS 트랜지스터(P1)와 상기 NMOS 트랜지스터(N1)의 게이트에 상기 내부클럭(CLK1)이 입력된다. 또, 상기 PMOS 트랜지스터(P4)와 상기 NMOS 트랜지스터(N4)의 드레인에서 지연된 내부클럭(CLK2)이 출력된다.
상기와 같이, 상기 보상 지연 회로(55)에 상기 제2 외부전압(VDDQ)에 대한 전압 변동 정보가 전혀 반영되지 않는다면, 상기 내부전압(VDD)과 상기 제2 외부전압(VDDQ) 사이에 전압차가 발생될 경우 상기 데이터 출력 지연시간(tSAC)을 정확하게 보상할 수 없게 된다.
이를 좀 더 상세히 설명하면, 예를 들어, 상기 제1 외부전압(VDD)과 상기 제2 외부전압(VDDQ) 모두가 2.5V 상태에서, DLL의 락킹 동작이 완료된 후 상기 제2 외부전압(VDDQ)만이 순간적으로 2.7V로 변화되는 경우가 고려될 수 있다.
상기 제2 외부전압(VDDQ)이 높아짐에 따라, 상기 출력 드라이버(22)의 데이터 출력 속도가 더 빨라지게 되어 상기 데이터 출력 지연시간(tSAC)이 감소된다.
그러나, 상기 보상 지연 회로(55)는 2.5V의 상기 제1 외부전압(VDD)만이 공급되므로, 실제의 상기 데이터 출력 지연시간(tSAC) 보다 더 긴 지연시간을 갖는다.
반대로, 상기 제1 외부전압(VDD)과 상기 제2 외부전압(VDDQ) 모두가 2.5V 상태에서, DLL의 락킹 동작이 완료된 후 상기 제2 외부전압(VDDQ)만이 순간적으로 2.3V로 변화되는 경우가 고려될 수 있다.
이 경우, 상기 출력 드라이버(22)의 데이터 출력 속도가 더 느려지게 되어 상기 데이터 출력 지연시간(tSAC)이 증가된다.
그러나, 상기 보상 지연 회로(55)는 2.5V의 상기 제1 외부전압(VDD)만이 공급되므로, 실제의 상기 데이터 출력 지연시간(tSAC) 보다 더 짧은 지연시간을 갖는다.
따라서, 상기 보상 지연 회로(55)에 상기 제2 외부전압(VDDQ)에 대한 전압 변동 정보가 반영될 필요성이 있다.
본 발명이 이루고자하는 기술적 과제는, 데이터 출력 드라이버용 전원의 전압변동에 따라 상기 데이터 출력 드라이버에 의한 데이터 출력 지연시간을 정확히 보상하는 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL 및 이에 대한 지연시간 보상방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL은, 외부클럭에 동기하여 내부클럭을 발생하는 반도체 메모리 장치의 DLL에 있어서, 위상 검출기, 저역 통과 필터, 가변 지연 회로, 및 보상 지연 회로를 구비하는 것을 특징으로 한다.
위상 검출기는 외부클럭과 내부클럭간의 위상 에러를 검출하고, 이에 대한 위상 에러 신호를 출력한다. 저역 통과 필터는 위상 에러 신호에 응답하여 소정의 제어신호를 출력한다. 가변 지연 회로는 제어신호에 응답하여 지연 시간이 가변되며, 가변된 지연 시간에 따라 외부클럭의 위상을 지연시켜 락킹을 수행하여 내부클럭을 발생한다. 보상 지연 회로는 메모리 셀 어레이에서 반도체 메모리 장치 외부로 데이터가 출력될 때까지의 지연 시간을 보상하기 위해, 내부클럭의 위상을 소정 시간 지연시켜 위상 검출기에 출력한다. 보상 지연 회로는 소정의 제어전압에 의해 지연 시간이 조절된다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL에서의 지연 시간 보상방법은, 데이터 입출력 버퍼의 출력 드라이버용 동작 전원(이하, 제어전압이라 함)에 의해 지연 시간이 조절되는 보상 지연 회로를 구비하고, 외부클럭에 동기하여 내부클럭을 발생하는 반도체 메모리 장치의 DLL에서, 데이터가 메모리 셀 어레이에서 상기 반도체 메모리 장치 외부로 출력될 때까지의 지연 시간을 보상하는 방법에 있어서,
(a) 상기 내부클럭을 수신하는 단계; 및
(b) 상기 제어전압의 레벨 변화에 따라 조절되는 소정의 지연 시간 동안 상기 내부클럭의 위상을 지연시켜 출력하는 단계를 포함하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 일실시예에 따른 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL과 출력 드라이버를 나타내는 블록도이다.
도 5와 같이, 본 발명의 일실시예에 따른 DLL(70)은 외부 클럭 버퍼(71), 위상 검출기(72), 저역 통과 필터(73), 가변 지연 회로(74) 및 보상 지연 회로(75)를 구비한다.
출력 드라이버(82)는 내부 클럭 버퍼(81)를 통하여 상기 DLL(70)로부터 내부 클럭(CLK_IN3)을 수신한다.
상기 외부 클럭 버퍼(71)는 외부 클럭(CLK_EX)을 수신하고, 상기 위상 검출기(72)는 상기 외부 클럭(CLK_EX)과 내부 클럭(CLK_IN2)의 위상을 비교하여 위상 에러를 검출한다.
상기 저역 통과 필터(73)는 상기 위상 에러 정보에 따라 제어신호를 발생하여 상기 가변 지연 회로(74)의 지연 시간을 제어하고, 상기 가변 지연 회로(74)는 상기 제어신호에 응답하여 가변된 지연 시간으로 상기 외부 클럭(CLK_EX)을 지연시켜 락킹을 수행하여 내부 클럭(CLK_IN1)을 발생한다.
상기 보상 지연 회로(75)는 상기 내부 클럭(CLK_IN1)을 데이터 출력 지연시간(tSAC)만큼 지연시켜 상기 내부 클럭(CLK_IN2)을 출력한다.
상기 내부 클럭(CLK_IN2)은 상기 위상 검출기(72)에 입력되어 상기 외부 클럭(CLK_EX)의 위상과 비교된다.
여기에서, 상기 데이터 출력 지연시간(tSAC)은 메모리 셀 어레이(도 1의 14참조)로부터 출력된 데이터가 상기 출력 드라이버(82)를 통하여 칩 외부로 출력될 때까지 걸리는 시간이다.
또, 도 5에서, "d1"은 상기 외부 클럭 입력버퍼(71)에 의한 지연시간이고, 상기 가변 지연회로(74)에 의한 지연시간은 클럭주기(tCC) - (d1 + tSAC) 이다.
상기 보상 지연 회로(75)에는 제1 외부전압(VDD)과 제2 외부전압(VDDQ)이 공급되고, 상기 출력 드라이버(82)에는 상기 제2 외부전압(VDDQ)이 공급된다.
상기와 같이, 구성된 상기 DLL(70)의 동작을 살펴보면 다음과 같다.
먼저, 상기 위상 검출기(72)가 상기 외부 클럭(CLK_EX)과 상기 보상 지연 회로(75)에 의해 지연된 상기 내부 클럭(CLK_IN2)의 위상을 비교하여 위상 에러를 검출한다. 상기 저역 통과 필터(73)는 상기 위상 에러 정보에 따라 상기 제어신호를 출력하여 상기 가변 지연 회로(74)의 지연시간을 제어한다.
상기 가변 지연 회로(74)는 상기 제어신호에 응답하여 지연시간이 조절되어, 상기 외부 클럭 버퍼(71)로 수신되는 상기 외부 클럭(CLK_EX)을 상기 조절된 지연시간만큼 지연시켜 락킹을 수행하여 상기 내부 클럭(CLK_IN1)을 출력한다.
상기 내부 클럭(CLK_IN1)은 상기 내부 클럭 버퍼(81)를 통하여 상기 내부 클럭(CLK_IN3)으로서 상기 출력 드라이버(82)에 공급된다. 상기 출력 드라이버(82)는 메모리 셀 어레이로부터 출력된 데이터(DATA1)를 상기 내부 클럭(CLK_IN3)에 동기하여 데이터(DATA2)로서 메모리 칩 외부로 출력한다.
상기 보상 지연 회로(75)는 상기 내부 클럭(CLK_IN1)을 상기 데이터 출력 지연시간(tSAC)만큼 지연시킨 상기 내부 클럭(CLK_IN2)을 출력한다.
상기 보상 지연 회로(75)에는 바이어스 전압으로서 상기 제2 외부전압(VDDQ)이 공급되고, 상기 제2 외부전압(VDDQ)의 레벨이 변동됨에 따라 상기 보상 지연 회로(75)에 의한 지연시간이 변화된다.
도 6은 본 발명의 제1 실시예에 따른 개선된 보상 지연 회로를 나타내는 도면이다.
도 6과 같이, 상기 보상 지연 회로(75)는 연속적으로 연결되는 복수개의 지연회로들(110, 120, 130, 140)을 구비한다. 도 6에서는 4개의 지연회로가 연결된 것이 도시되었지만, 상기 지연회로의 수는 보상 지연 회로의 목표 지연시간에 따라 다양하게 변경될 수 있다.
상기 복수개의 지연회로들(110, 120, 130, 140)은 복수개의 인버터 회로들(111, 121, 131, 141)과 복수개의 풀다운 회로들(N5, N6, N7, N8)을 포함한다.
상기 인버터 회로들(111, 121, 131, 141)은 PMOS 트랜지스터(P1, P2, P3, P4)와 NMOS 트랜지스터(N1, N2, N3, N4)를 포함한다.
상기 인버터 회로들(111, 121, 131, 141)에는 동작 전원으로서 상기 제1 외부전압(VDD)이 공급되고, 상기 PMOS 트랜지스터(P1)와 상기 NMOS 트랜지스터(N1)의 게이트에 상기 내부 클럭(CLK_IN1)이 입력된다. 또, 상기 PMOS 트랜지스터(P4)와 상기 NMOS 트랜지스터(N4)의 드레인에서 지연된 상기 내부 클럭(CLK_IN2)이 출력된다.
상기 풀다운 회로들(N5, N6, N7, N8)은 NMOS 트랜지스터로 구현될 수 있고, 상기 NMOS 트랜지스터들(N1, N2, N3, N4)의 소스에 상기 NMOS 트랜지스터들(N5, N6, N7, N8)의 드레인이 연결된다.
또, 상기 NMOS 트랜지스터들(N5, N6, N7, N8)의 게이트에는 상기 제2 외부전압(VDDQ)이 바이어스 전압으로서 입력된다. 상기 NMOS 트랜지스터들(N5, N6, N7, N8)의 소스는 그라운드에 연결된다.
상기와 같이, 상기 제2 외부전압(VDDQ)이 바이어스 전압으로 사용되는 것은 전원 전압으로 사용되는 것에 비하여 레이아웃(layout)상의 효율을 높일 수 있다. 또, 상기 제2 외부전압(VDDQ)을 바이어스 전압으로 사용하기 위해, 상기 제2 외부전압(VDDQ)에 신호 선(signal line) 처럼 좁은 폭의 금속선으로 연결하면 되므로, 노이즈를 포함하는 상기 제2 외부전압(VDDQ)이 다른 DLL 관련 회로에 미치는 영향이 감소된다.
또한, 상기 제2 외부전압(VDDQ)에 연결되는 상기 금속선은 RC 시정수가 크기 때문에, 저역 통과 필터의 기능을 하여 상기 보상 지연 회로(75)에 입력되는 상기 제2 외부전압(VDDQ)에서 고주파수 성분의 노이즈가 정류되는 장점이 있다.
상기와 같이 구성된 보상 지연 회로(75)의 동작을 살펴보면 다음과 같다.
먼저, 상기 내부 클럭(CLK_IN1)이 입력되면 상기 인버터 회로들(111, 121, 131, 141)은 상기 내부 클럭(CLK_IN1)을 소정 시간씩 지연시켜 상기 내부 클럭(CLK_IN2)을 출력한다.
이 때, 상기 제2 외부전압(VDDQ)의 레벨이 변동됨에 따라, NMOS 트랜지스터들(N5, N6, N7, N8)의 턴 온 저항의 크기가 변화된다. 그 결과, 상기 인버터 회로들(111, 121, 131, 141)에 흐르는 전류량이 변화되어 상기 인버터 회로들(111, 121, 131, 141)의 지연시간이 변화된다.
이를 좀 더 상세히 설명하면, 상기 제2 외부전압(VDDQ)이 높아질 때, 상기 인버터 회로들(111, 121, 131, 141)에 흐르는 전류량이 증가되어 상기 인버터 회로들(111, 121, 131, 141)의 지연시간이 감소된다.
또, 상기 제2 외부전압(VDDQ)이 낮아질 때, 상기 인버터 회로들(111, 121, 131, 141)에 흐르는 전류량이 감소되어 상기 인버터 회로들(111, 121, 131, 141)의 지연시간이 증가된다.
상기와 같이, 상기 제2 외부전압(VDDQ)의 레벨 변동에 따라 상기 보상 지연 회로(75)의 지연시간이 변화되므로, 상기 데이터 출력 지연시간(tSAC)이 정확하게 보상될 수 있다.
여기에서, 상기 보상 지연 회로(75)를 좀 더 정밀하게 제어하기 위해, 도 7과 같이 바이어스 회로가 추가될 수 있다.
도 7은 본 발명의 제2 실시예에 따른 개선된 보상 지연 회로를 나타내는 도면이다.
도 7과 같이, 상기 보상 지연 회로(75)는 바이어스 회로(210)와, 연속적으로 연결되는 복수개의 지연회로들(220, 230)을 구비한다. 도 7에서는 2개의 지연회로가 연결된 것이 도시되었지만, 상기 지연회로의 수는 보상 지연 회로의 목표 지연시간에 따라 다양하게 변경될 수 있다.
상기 바이어스 회로(210)는 PMOS 트랜지스터들(P1, P2)과 NMOS 트랜지스터들(N1, N2)을 포함한다. 상기 바이어스 회로(210)에는 동작 전원으로서 상기 제1 외부전압(VDD)이 공급된다.
상기 PMOS 트랜지스터들(P1, P2)의 소스들은 상기 제1 외부전압(VDD)에 연결되고, 게이트들이 상호 연결되고, 상기 NMOS 트랜지스터들(N1, N2)의 드레인들은 상기 PMOS 트랜지스터들(P1, P2)의 드레인에 연결된다.
상기 NMOS 트랜지스터(N1)의 게이트에는 상기 제2 외부전압(VDDQ)이 입력되고, 상기 PMOS 트랜지스터(P2)의 게이트에서 제1 바이어스 전압(VB1)이 출력되며, 상기 NMOS 트랜지스터(N2)의 게이트에서 제2 바이어스 전압(VB2)이 출력된다.
상기 복수개의 지연회로들(220, 230)은 복수개의 인버터 회로들(221, 231)과 복수개의 풀업 회로들(P3, P5) 및 복수개의 풀다운 회로들(N4, N6)을 포함한다.
상기 인버터 회로들(221, 231)은 PMOS 트랜지스터(P4, P6)와 NMOS 트랜지스터(N3, N5)를 포함한다.
상기 인버터 회로들(221, 231)에는 동작 전원으로서 상기 제1 외부전압(VDD)이 공급되고, 상기 PMOS 트랜지스터(P4)와 상기 NMOS 트랜지스터(N3)의 게이트에 상기 내부 클럭(CLK_IN1)이 입력된다. 또, 상기 PMOS 트랜지스터(P6)와 상기 NMOS 트랜지스터(N5)의 드레인에서 지연된 상기 내부 클럭(CLK_IN2)이 출력된다.
상기 풀업 회로들(P3, P5)은 PMOS 트랜지스터로 실행될 수 있다. 상기 PMOS 트랜지스터들(P3, P5)의 소스에 상기 제1 외부전압(VDD)이 공급되고, 게이트에 상기 제1 바이어스 전압(VB1)이 공급된다. 또, 상기 PMOS 트랜지스터들(P3, P5)의 드레인은 상기 PMOS 트랜지스터들(P4, P6)의 소스에 연결된다.
상기 풀다운 회로들(N4, N6)은 NMOS 트랜지스터로 실행될 수 있다. 상기 NMOS 트랜지스터들(N4, N6)의 드레인은 상기 NMOS 트랜지스터들(N3, N5)의 소스에 연결되고, 게이트에는 상기 제2 바이어스 전압(VB2)이 공급된다.
상기와 같이 구성된 보상 지연 회로(75)의 동작을 살펴보면 다음과 같다.
먼저, 상기 내부 클럭(CLK_IN1)이 입력되면 상기 인버터 회로들(221, 231)은 상기 내부 클럭(CLK_IN1)을 소정 시간씩 지연시켜 상기 내부 클럭(CLK_IN2)을 출력한다.
이 때, 상기 제2 외부전압(VDDQ)의 레벨이 변동됨에 따라, 바이어스 회로(210)는 상기 제1 및 제2 바이어스 전압(VB1, VB2)의 레벨을 변화시킨다.
상기 제1 및 제2 바이어스 전압(VB1, VB2)의 레벨이 변화됨에 따라 풀업 회로인 상기 PMOS 트랜지스터들(P3, P5)과, 풀다운 회로인 상기 NMOS 트랜지스터들(N4, N6)의 턴 온 저항의 크기가 변화된다. 그 결과, 상기 인버터 회로들(221, 231)에 흐르는 전류량이 변화되어 상기 인버터 회로들(221, 231)의 지연시간이 변화된다.
이를 좀 더 상세히 설명하면, 상기 제2 외부전압(VDDQ)이 높아질 때, 상기 바이어스 회로(210)는 상기 제1 바이어스 전압(VB1)의 레벨을 낮추고, 상기 제2 바이어스 전압(VB2)의 레벨을 높여 출력한다.
상기 제1 바이어스 전압(VB1)의 레벨이 낮아짐에 따라 풀업 회로인 상기 PMOS 트랜지스터들(P3, P5)의 턴 온 저항의 크기가 작아지고, 상기 제2 바이어스 전압(VB2)의 레벨이 높아짐에 따라 풀다운 회로인 상기 NMOS 트랜지스터들(N4, N6)의 턴 온 저항의 크기가 작아진다.
그 결과, 상기 인버터 회로들(221, 231)에 흐르는 전류량이 증가되어 상기 인버터 회로들(221, 231)의 지연시간이 감소된다.
또, 상기 제2 외부전압(VDDQ)이 낮아질 때, 상기 바이어스 회로(210)와, 풀업 및 풀다운 회로들(P3, P5, N4, N6)이 상기 제2 외부전압(VDDQ)이 높아질 때와 반대로 동작하여 인버터 회로들(221, 231)의 지연시간이 증가된다.
상기와 같이, 상기 제2 외부전압(VDDQ)의 레벨 변동에 따라 상기 보상 지연 회로(75)의 지연시간이 변화되므로, 상기 데이터 출력 지연시간(tSAC)이 정확하게 보상될 수 있다.
도 8은 본 발명의 제3 실시예에 따른 개선된 보상 지연 회로를 나타내는 도면이다.
도 8과 같이, 본 발명의 제3 실시예에 따른 개선된 보상 지연 회로(300)는 연속적으로 연결되는 복수개의 지연회로들(310, 320, 330, 340)과 복수개의 캐패시턴스 회로들(350, 360, 370)을 구비한다.
상기 복수개의 캐패시턴스 회로들(350, 360, 370)은 상기 복수개의 지연회로들(310, 320, 330, 340) 사이에 각각 연결된다.
도 8에서는 4개의 지연회로가 연결된 것이 도시되었지만, 상기 지연회로의 수는 보상 지연 회로의 목표 지연시간에 따라 다양하게 변경될 수 있다.
상기 복수개의 지연회로들(310, 320, 330, 340)은 복수개의 인버터 회로들(311, 321, 331, 341)과 복수개의 풀다운 회로들(N5, N6, N7, N8)을 포함한다.
여기에서, 상기 복수개의 인버터 회로들(311, 321, 331, 341)의 구성 및 구제적인 동작은 앞서 설명한 상기 복수개의 지연회로들(110, 120, 130, 140)과 동일하므로 생략하기로 한다. 또, 상기 복수개의 풀다운 회로들(N5, N6, N7, N8)은 도 6을 참고하여 설명한 것과 동일하므로 생략하기로 한다.
상기 복수개의 캐패시턴스 회로들(350, 360, 370)은 PMOS 트랜지스터들(P5, P6, P7)과 NMOS 트랜지스터들(N9, N10, N11)로 구현될 수 있다.
상기 캐패시턴스 회로(350)는 상기 PMOS 트랜지스터(P5)와 상기 NMOS 트랜지스터(N9)를 포함한다.
상기 PMOS 트랜지스터(P5)와 상기 NMOS 트랜지스터(N9)의 게이트들은 상기 인버터 회로(311)의 출력과 상기 인버터 회로(321)의 입력에 연결된다. 상기 PMOS 트랜지스터(P5)의 소스 및 드레인은 상기 제1 외부전압(VDD)에 연결되고, 상기 NMOS 트랜지스터(N9)의 소스 및 드레인은 그라운드에 연결된다.
상기 캐패시턴스 회로(360)는 상기 PMOS 트랜지스터(P6)와 상기 NMOS 트랜지스터(N10)를 포함한다.
상기 PMOS 트랜지스터(P6)와 상기 NMOS 트랜지스터(N10)의 게이트들은 상기 인버터 회로(321)의 출력과 상기 인버터 회로(331)의 입력에 연결된다. 상기 PMOS 트랜지스터(P6)의 소스 및 드레인은 상기 제1 외부전압(VDD)에 연결되고, 상기 NMOS 트랜지스터(N10)의 소스 및 드레인은 그라운드에 연결된다.
상기 캐패시턴스 회로(370)는 상기 PMOS 트랜지스터(P7)와 상기 NMOS 트랜지스터(N11)를 포함한다.
상기 PMOS 트랜지스터(P7)와 상기 NMOS 트랜지스터(N11)의 게이트들은 상기 인버터 회로(331)의 출력과 상기 인버터 회로(341)의 입력에 연결된다. 상기 PMOS 트랜지스터(P7)의 소스 및 드레인은 상기 제1 외부전압(VDD)에 연결되고, 상기 NMOS 트랜지스터(N11)의 소스 및 드레인은 그라운드에 연결된다.
상기 캐패시턴스 회로들(350, 360, 370) 각각은 상기 인버터 회로들(311, 321, 331) 각각에 의해 지연된 상기 내부 클럭(CLK_IN1)을 한번 더 지연시켜 출력한다.
상기와 같이, 상기 캐패시턴스 회로에 의해 상기 내부 클럭(CLK_IN1)의 지연시간이 조절되므로, 상기 캐패시턴스 회로의 수를 목표 지연시간에 따라 적절하게 조절함으로써, 상기 인버터 회로의 수를 감소시킬 수 있다.
도 8에서는 3개의 캐패시턴스 회로만이 도시되었지만, 상기 캐패시턴스 회로의 수는 보상 지연 회로의 목표 지연시간에 따라 다양하게 변경될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 것과 같이, 본 발명의 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL에 의하면, 데이터 출력 드라이버용 전원의 전압변동에 따라 상기 데이터 출력 드라이버에 의한 데이터 출력 지연시간을 정확히 보상할 수 있는 효과가 있다.
또, 본 발명의 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL에 의하면, 보상 지연 회로와 데이터 출력 드라이버용 전원을 연결하는 금속선에 의해 고주파수 성분의 노이즈가 정류되는 장점이 있다.
도 1은 일반적인 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2는 일반적인 반도체 메모리 장치의 데이터 입출력 버퍼가 PCB 상에서 컨트롤러의 데이터 입출력 버퍼와 연결된 상태를 나타내는 도면이다.
도 3은 종래 기술에 따른 반도체 메모리 장치의 DLL과 출력 드라이버를 나타내는 블록도이다.
도 4는 도 3에 도시된 보상 지연 회로의 상세한 회로도이다.
도 5는 본 발명의 일실시예에 따른 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL과 출력 드라이버를 나타내는 블록도이다.
도 6은 본 발명의 제1 실시예에 따른 개선된 보상 지연 회로를 나타내는 도면이다.
도 7은 본 발명의 제2 실시예에 따른 개선된 보상 지연 회로를 나타내는 도면이다.
도 8은 본 발명의 제3 실시예에 따른 개선된 보상 지연 회로를 나타내는 도면이다.

Claims (18)

  1. 외부 클럭에 동기하여 내부 클럭을 발생하는 반도체 메모리 장치의 DLL에 있어서,
    상기 외부 클럭과 상기 내부 클럭간의 위상 에러를 검출하고, 이에 대한 위상 에러 신호를 출력하는 위상 검출기;
    상기 위상 에러 신호에 응답하여 소정의 제어신호를 출력하는 저역 통과 필터;
    상기 제어신호에 응답하여 지연 시간이 가변되며, 상기 가변된 지연 시간에 따라 상기 외부 클럭의 위상을 지연시켜 락킹을 수행하여 상기 내부 클럭을 발생하는 가변 지연 회로; 및
    메모리 셀 어레이에서 상기 반도체 메모리 장치 외부로 데이터가 출력될 때까지의 지연 시간을 보상하기 위해, 상기 내부 클럭의 위상을 제1 소정 시간 지연시켜 상기 위상 검출기에 출력하는 보상 지연 회로를 구비하며,
    상기 보상 지연 회로는 데이터 출력 버퍼의 동작 전원인 제어 전압에 의해 지연 시간이 조절되는 것을 특징으로 하는 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL.
  2. 제1항에 있어서, 상기 보상 지연 회로는
    상기 제어 전압에 응답하여 각각 지연 시간이 조절되는 복수개의 지연 회로들을 포함하는 것을 특징으로 하는 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL.
  3. 제2항에 있어서, 상기 복수개의 지연회로들 각각은,
    상기 내부 클럭의 위상을 제2 소정 시간 동안 지연시키는 인버터 회로; 및
    상기 인버터 회로에 연결되고, 상기 제어전압에 응답하여 상기 인버터 회로의 지연 시간을 조절하는 풀다운 회로를 포함하는 것을 특징으로 하는 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL.
  4. 제3항에 있어서,
    상기 인버터 회로의 동작 전원은 내부전압 발생기와 주변회로용 동작 전원인 것을 특징으로 하는 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL.
  5. 제3항에 있어서, 상기 풀다운 회로는,
    상기 인버터 회로에 흐르는 전류량을 변화시켜 상기 지연 시간을 조절하는 것을 특징으로 하는 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL.
  6. 제5항에 있어서, 상기 풀다운 회로는,
    NMOS 트랜지스터를 포함하는 것을 특징으로 하는 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL.
  7. 제2항에 있어서, 상기 보상 지연회로는,
    상기 복수개의 지연회로들 사이에 각각 연결되며, 상기 복수개의 지연회로들 로부터 출력되는 상기 내부 클럭의 위상을 제3 소정 시간 동안 지연시켜 출력하는 복수개의 캐패시턴스 회로들을 더 포함하는 것을 특징으로 하는 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL.
  8. 제7항에 있어서, 상기 복수개의 캐패시턴스 회로들 각각은,
    PMOS 트랜지스터; 및
    NMOS 트랜지스터를 포함하는 것을 특징으로 하는 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL.
  9. 제1항에 있어서, 상기 보상 지연 회로는,
    상기 제어전압에 응답하여 소정의 바이어스 전압을 발생하는 바이어스 회로; 및
    상기 바이어스 전압에 응답하여 지연 시간이 조절되는 복수개의 지연회로들을 포함하는 것을 특징으로 하는 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL.
  10. 제8항에 있어서, 상기 바이어스 회로는,
    동작 전원으로서 내부전압 발생기와 주변회로용 동작 전원이 공급되며, 상기 바이어스 전압 중 제1 바이어스 전압을 발생하는 PMOS 트랜지스터들;
    상기 제어전압이 바이어스 전원으로서 공급되는 제1 NMOS 트랜지스터; 및
    상기 바이어스 전압 중 제2 바이어스 전압을 발생하는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL.
  11. 제9항에 있어서,
    상기 제어전압은 데이터 입출력 버퍼의 출력 드라이버용 동작 전원인 것을 특징으로 하는 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL.
  12. 제9항에 있어서, 상기 제1 및 상기 제2 바이어스 전압의 레벨은,
    상기 제어전압의 레벨이 변화됨에 따라 변화되는 것을 특징으로 하는 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL.
  13. 제12항에 있어서, 상기 제1 및 상기 제2 바이어스 전압의 레벨은,
    상호 반비례적으로 변화되는 것을 특징으로 하는 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL.
  14. 제13항에 있어서, 상기 복수개의 지연회로들 각각은,
    상기 내부 클럭의 위상을 소정 시간동안 지연시키는 인버터 회로;
    상기 인버터 회로의 동작 전원 입력단에 연결되고, 상기 제1 바이어스 전압에 응답하여 상기 인버터 회로의 지연 시간을 조절하는 풀업 회로; 및
    상기 인버터 회로의 그라운드 전압 입력단에 연결되고, 상기 제2 바이어스 전압에 응답하여 상기 인버터 회로의 지연 시간을 조절하는 풀다운 회로를 포함하는 것을 특징으로 하는 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL.
  15. 제14항에 있어서, 상기 풀업 및 상기 풀다운 회로는,
    상기 인버터 회로에 흐르는 전류량을 변화시켜 상기 지연 시간을 조절하는 것을 특징으로 하는 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL.
  16. 제14항에 있어서,
    상기 풀업 회로는 PMOS 트랜지스터를 포함하며,
    상기 풀다운 회로는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL.
  17. 데이터 출력 버퍼의 동작 전원(이하, 제어 전압이라 함)에 의해 지연 시간이 조절되는 보상 지연 회로를 구비하고, 외부 클럭에 동기하여 내부 클럭을 발생하는 반도체 메모리 장치의 DLL에서, 데이터가 메모리 셀 어레이에서 상기 반도체 메모리 장치 외부로 출력될 때까지의 지연 시간을 보상하는 방법에 있어서,
    (a) 상기 내부 클럭을 수신하는 단계; 및
    (b) 상기 제어 전압의 레벨 변화에 따라 조절되는 소정의 지연 시간 동안 상기 내부 클럭의 위상을 지연시켜 출력하는 단계를 포함하는 것을 특징으로 하는 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL에서의 지연 시간 보상방법.
  18. 제17항에 있어서, 상기 지연 시간은,
    상기 제어전압의 레벨이 높아질 수록 단축되는 것을 특징으로 하는 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의 DLL에서의 지연 시간 보상방법.
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