JPH10224202A - バッファ回路、半導体集積回路装置、及び電子回路装置 - Google Patents
バッファ回路、半導体集積回路装置、及び電子回路装置Info
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- JPH10224202A JPH10224202A JP9021317A JP2131797A JPH10224202A JP H10224202 A JPH10224202 A JP H10224202A JP 9021317 A JP9021317 A JP 9021317A JP 2131797 A JP2131797 A JP 2131797A JP H10224202 A JPH10224202 A JP H10224202A
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Abstract
(57)【要約】
【課題】 バッファ回路におけるインピーダンスの電圧
依存性を緩和するための技術を提供することにある。 【解決手段】 プルダウンＭＯＳトランジスタ３３がオ
ンされた状態におけるデータ入出力端子２４−１のイン
ピーダンス特性をデータ入出力端子の電位レベルに応じ
て補正するためのインピーダンス補正回路４１を設け、
データ入出力端子２４−１の電位レベルに応じてインピ
ーダンス補正を行うことで、バッファ回路におけるイン
ピーダンスの電圧依存性を緩和する。
依存性を緩和するための技術を提供することにある。 【解決手段】 プルダウンＭＯＳトランジスタ３３がオ
ンされた状態におけるデータ入出力端子２４−１のイン
ピーダンス特性をデータ入出力端子の電位レベルに応じ
て補正するためのインピーダンス補正回路４１を設け、
データ入出力端子２４−１の電位レベルに応じてインピ
ーダンス補正を行うことで、バッファ回路におけるイン
ピーダンスの電圧依存性を緩和する。
Description
【０００１】
【発明の属する技術分野】本発明は、データ伝送系のマ
ッチング技術、さらにはトランジスタのオン抵抗を利用
して、外部伝送路とのマッチングをとる技術に関し、例
えば複数のＬＳＩ（半導体集積回路）が、所定の特性イ
ンピーダンス特性を有する伝送路を介して互いに結合さ
れ、当該伝送路を介してデータ転送が行われる電子回路
装置に適用して有効な技術に関する。
ッチング技術、さらにはトランジスタのオン抵抗を利用
して、外部伝送路とのマッチングをとる技術に関し、例
えば複数のＬＳＩ（半導体集積回路）が、所定の特性イ
ンピーダンス特性を有する伝送路を介して互いに結合さ
れ、当該伝送路を介してデータ転送が行われる電子回路
装置に適用して有効な技術に関する。
【０００２】
【従来の技術】電子回路装置、例えばプリント基板に複
数のＬＳＩを搭載して成る電子回路装置において、複数
のＬＳＩ間でのデータ転送が高速に行われる場合には、
信号の反射を抑えるために、データ伝送系のインピーダ
ンスマッチングが重要になる。例えば複数のＬＳＩ間で
データのやり取りを行うための伝送路の特性インピーダ
ンスが５０Ωに設定されている場合には、そのような伝
送路に結合されるＬＳＩに含まれる入出力バッファの特
性インピーダンスは５０Ωに設定される。
数のＬＳＩを搭載して成る電子回路装置において、複数
のＬＳＩ間でのデータ転送が高速に行われる場合には、
信号の反射を抑えるために、データ伝送系のインピーダ
ンスマッチングが重要になる。例えば複数のＬＳＩ間で
データのやり取りを行うための伝送路の特性インピーダ
ンスが５０Ωに設定されている場合には、そのような伝
送路に結合されるＬＳＩに含まれる入出力バッファの特
性インピーダンスは５０Ωに設定される。
【０００３】インピーダンスのマッチングには、５０Ω
などの所定の終端抵抗を付加する場合の他に、トランジ
スタのオン抵抗を利用する場合がある。出力バッファの
ＭＯＳトランジスタはデータ入出力端子に常に結合され
ているから、このデータ入出力端子の外部から見たイン
ピーダンスが、出力バッファのトランジスタのオン抵抗
により５０Ωになっていれば、終端抵抗は不要とされ
る。オン抵抗は、ＭＯＳトランジスタのゲート幅を調整
することによって変えることができる。
などの所定の終端抵抗を付加する場合の他に、トランジ
スタのオン抵抗を利用する場合がある。出力バッファの
ＭＯＳトランジスタはデータ入出力端子に常に結合され
ているから、このデータ入出力端子の外部から見たイン
ピーダンスが、出力バッファのトランジスタのオン抵抗
により５０Ωになっていれば、終端抵抗は不要とされ
る。オン抵抗は、ＭＯＳトランジスタのゲート幅を調整
することによって変えることができる。
【０００４】尚、インピーダンスマッチングについて記
載された文献の例としては、「De Hon,A.,et al.,“Aut
omatic Impedance Control,”ISSCC Digest of Technic
al Papers,pp.164-165,Feb.,1993.」がある。
載された文献の例としては、「De Hon,A.,et al.,“Aut
omatic Impedance Control,”ISSCC Digest of Technic
al Papers,pp.164-165,Feb.,1993.」がある。
【０００５】
【発明が解決しようとする課題】しかしながら、伝送路
とのインピーダンスマッチングをＭＯＳトランジスタの
ゲート幅を調整することで行う方式について本願発明者
が検討したところ、プルダウン側のｎチャンネル型ＭＯ
Ｓトランジスタのインピーダンス特性が伝送路の電位変
動に応じて変化してしまい、そのために、例えば伝送路
電位が低いときや、逆に高いときにはＭＯＳトランジス
タのオン抵抗が不所望にずれてしまい、ミスマッチング
を生じているのが確認されている。
とのインピーダンスマッチングをＭＯＳトランジスタの
ゲート幅を調整することで行う方式について本願発明者
が検討したところ、プルダウン側のｎチャンネル型ＭＯ
Ｓトランジスタのインピーダンス特性が伝送路の電位変
動に応じて変化してしまい、そのために、例えば伝送路
電位が低いときや、逆に高いときにはＭＯＳトランジス
タのオン抵抗が不所望にずれてしまい、ミスマッチング
を生じているのが確認されている。
【０００６】本発明の目的は、バッファ回路におけるイ
ンピーダンスの電圧依存性を緩和するための技術を提供
することにある。また、インピーダンスの電圧依存性が
緩和されたバッファ回路を含む半導体集積回路を提供す
ることにある。さらに、そのような半導体集積回路を搭
載して成る電子回路装置を提供することにある。
ンピーダンスの電圧依存性を緩和するための技術を提供
することにある。また、インピーダンスの電圧依存性が
緩和されたバッファ回路を含む半導体集積回路を提供す
ることにある。さらに、そのような半導体集積回路を搭
載して成る電子回路装置を提供することにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】すなわち、プルアップトランジスタ（３
２）と、それに直列接続されたプルダウントランジスタ
（３３）とを有する出力バッファ部（４０）と、データ
入出力端子（２４−１）を介して入力されたデータを取
り込むための入力バッファ部（４２）とを含んでバッフ
ァ回路（２３−１）が構成されるとき、上記プルダウン
ＭＯＳトランジスタがオンされた状態における上記デー
タ入出力端子のインピーダンス特性を上記データ入出力
端子の電位レベルに応じて補正するためのインピーダン
ス補正回路（４１）を設ける。
２）と、それに直列接続されたプルダウントランジスタ
（３３）とを有する出力バッファ部（４０）と、データ
入出力端子（２４−１）を介して入力されたデータを取
り込むための入力バッファ部（４２）とを含んでバッフ
ァ回路（２３−１）が構成されるとき、上記プルダウン
ＭＯＳトランジスタがオンされた状態における上記デー
タ入出力端子のインピーダンス特性を上記データ入出力
端子の電位レベルに応じて補正するためのインピーダン
ス補正回路（４１）を設ける。
【００１０】上記インピーダンス補正回路は、上記プル
ダウントランジスタがオンされた状態における上記デー
タ入出力端子のインピーダンス特性を上記データ入出力
端子の電位レベルに応じて補正し、このことが、バッフ
ァ回路におけるインピーダンスの電圧依存性を緩和す
る。
ダウントランジスタがオンされた状態における上記デー
タ入出力端子のインピーダンス特性を上記データ入出力
端子の電位レベルに応じて補正し、このことが、バッフ
ァ回路におけるインピーダンスの電圧依存性を緩和す
る。
【００１１】また、プルアップトランジスタと、それに
直列接続されたプルダウントランジスタとを有する出力
バッファ部と、データ入出力端子を介して入力されたデ
ータを取り込むための入力バッファ部とを含んでバッフ
ァ回路が構成されるとき、上記データ入出力端子の電位
レベルを検出するための検出回路（３８，３９）と、上
記検出回路の検出結果に基づいて上記プルダウントラン
ジスタに並列接続されることで、上記プルダウンＭＯＳ
トランジスタがオンされた状態における上記データ入出
力端子のインピーダンス特性を上記データ入出力端子の
電位レベルに応じて補正するための補正用トランジスタ
（３６，３７）とを設ける。
直列接続されたプルダウントランジスタとを有する出力
バッファ部と、データ入出力端子を介して入力されたデ
ータを取り込むための入力バッファ部とを含んでバッフ
ァ回路が構成されるとき、上記データ入出力端子の電位
レベルを検出するための検出回路（３８，３９）と、上
記検出回路の検出結果に基づいて上記プルダウントラン
ジスタに並列接続されることで、上記プルダウンＭＯＳ
トランジスタがオンされた状態における上記データ入出
力端子のインピーダンス特性を上記データ入出力端子の
電位レベルに応じて補正するための補正用トランジスタ
（３６，３７）とを設ける。
【００１２】上記補正用トランジスタは、上記プルダウ
ントランジスタがオンされた状態における上記データ入
出力端子のインピーダンス特性を上記データ入出力端子
の電位レベルに応じて補正し、このことが、バッファ回
路におけるインピーダンスの電圧依存性を緩和する。
ントランジスタがオンされた状態における上記データ入
出力端子のインピーダンス特性を上記データ入出力端子
の電位レベルに応じて補正し、このことが、バッファ回
路におけるインピーダンスの電圧依存性を緩和する。
【００１３】このとき、同時に双方向のデータ伝送を可
能とするため、上記データ入出力端子を介して上記入力
バッファ部に入力されるデータの論理判定のための基準
電圧レベルを、上記出力バッファ部における現在の出力
論理レベルに応じて切り換えるための切り換え回路（３
４）を設けることができる。
能とするため、上記データ入出力端子を介して上記入力
バッファ部に入力されるデータの論理判定のための基準
電圧レベルを、上記出力バッファ部における現在の出力
論理レベルに応じて切り換えるための切り換え回路（３
４）を設けることができる。
【００１４】さらに、上記構成のバッファ回路を含んで
半導体集積回路を構成することができ、そのような半導
体集積回路を含んで電子回路を構成することができる。
半導体集積回路を構成することができ、そのような半導
体集積回路を含んで電子回路を構成することができる。
【００１５】
【発明の実施の形態】図２には本発明にかかる電子回路
装置の一例が示される。
装置の一例が示される。
【００１６】図２に示される電子回路装置は、特に制限
されないが、プリント基板に載置されたＬＳＩ２１，２
２を含み、それらが伝送路２５−１〜２５−ｎを介して
互いに信号のやり取りが可能に結合されている。伝送路
２５−１〜２５−ｎは、所定の特性インピーダンス（例
えば５０Ω）に設定されている。
されないが、プリント基板に載置されたＬＳＩ２１，２
２を含み、それらが伝送路２５−１〜２５−ｎを介して
互いに信号のやり取りが可能に結合されている。伝送路
２５−１〜２５−ｎは、所定の特性インピーダンス（例
えば５０Ω）に設定されている。
【００１７】ＬＳＩ２１は、入出力バッファ２３−１〜
２３−ｎを有し、この入出力バッファ２３−１〜２３−
ｎが、それぞれデータ入出力端子２４−１〜２４−ｎを
介して伝送路２５−１〜２５−ｎの一端に結合される。
また、ＬＳＩ２２は、入出力バッファ２７−１〜２７−
ｎを有し、この入出力バッファ２７−１〜２７−ｎが、
それぞれ端子２６−１〜２６−ｎを介して伝送路２５−
１〜２５−ｎの他端に結合される。
２３−ｎを有し、この入出力バッファ２３−１〜２３−
ｎが、それぞれデータ入出力端子２４−１〜２４−ｎを
介して伝送路２５−１〜２５−ｎの一端に結合される。
また、ＬＳＩ２２は、入出力バッファ２７−１〜２７−
ｎを有し、この入出力バッファ２７−１〜２７−ｎが、
それぞれ端子２６−１〜２６−ｎを介して伝送路２５−
１〜２５−ｎの他端に結合される。
【００１８】上記入出力バッファ２３−１〜２３−ｎ、
２７−１〜２７−ｎは、特に制限されないが、基本的に
同一構成とされる。そのため、以下の説明では、入出力
バッファ２３−１についてのみ詳細に述べることとす
る。
２７−１〜２７−ｎは、特に制限されないが、基本的に
同一構成とされる。そのため、以下の説明では、入出力
バッファ２３−１についてのみ詳細に述べることとす
る。
【００１９】図１には入出力バッファ２３−１の構成例
が代表的に示される。
が代表的に示される。
【００２０】図１に示されるように、この入出力バッフ
ァ２３−１は、出力バッファ部４０、入力バッファ部４
２、及びインピーダンス補正回路４１を含む。
ァ２３−１は、出力バッファ部４０、入力バッファ部４
２、及びインピーダンス補正回路４１を含む。
【００２１】出力バッファ部４０は、プルアップ用のｎ
チャンネル型ＭＯＳトランジスタ（「プルアップＭＯＳ
トランジスタ」と称する）３２、それに直列接続された
プルダウン用のｎチャンネル型ＭＯＳトランジスタ
（「プルダウンＭＯＳトランジスタ」と称する）３３、
及び入力された信号Ｄｓに応じて上記ＭＯＳトランジス
タ３２を駆動するためのインバータ３１とを含み、それ
らの直列接続ノードＮ１が、それに対応するデータ入出
力端子２４−１に結合されることで、上記直列接続ノー
ドＮ１からデータの外部出力が可能とされる。プルアッ
プＭＯＳトランジスタ３２のドレイン電極は高電位側電
源Ｖｄｄに結合され、プルダウンＭＯＳトランジスタ３
３のソース電極はグランドＧＮＤに結合される。
チャンネル型ＭＯＳトランジスタ（「プルアップＭＯＳ
トランジスタ」と称する）３２、それに直列接続された
プルダウン用のｎチャンネル型ＭＯＳトランジスタ
（「プルダウンＭＯＳトランジスタ」と称する）３３、
及び入力された信号Ｄｓに応じて上記ＭＯＳトランジス
タ３２を駆動するためのインバータ３１とを含み、それ
らの直列接続ノードＮ１が、それに対応するデータ入出
力端子２４−１に結合されることで、上記直列接続ノー
ドＮ１からデータの外部出力が可能とされる。プルアッ
プＭＯＳトランジスタ３２のドレイン電極は高電位側電
源Ｖｄｄに結合され、プルダウンＭＯＳトランジスタ３
３のソース電極はグランドＧＮＤに結合される。
【００２２】上記入力バッファ部４２は、上記出力バッ
ファ部４０からデータを出力中であっても、ＬＳＩ２２
から伝達されたデータの取り込みを可能とする（これを
「同時双方向通信」と称する）ため、入力データの論理
判別のための基準電圧の電位レベルを上記インバータ３
１への入力信号Ｄｓの論理レベルに応じて２段階に切り
換え可能なセレクタ３４と、上記データ入出力端子２４
−１を介して外部から入力されたデータを取り込むため
の入力アンプ３５とを含む。この入力アンプ３５の一方
の端子には上記セレクタ３４によって選択された基準電
位が入力されるようになっており、入力アンプ３５で
は、入力された基準電圧に基づいて、他方の入力端子に
入力された信号の論理判別が行われる。
ファ部４０からデータを出力中であっても、ＬＳＩ２２
から伝達されたデータの取り込みを可能とする（これを
「同時双方向通信」と称する）ため、入力データの論理
判別のための基準電圧の電位レベルを上記インバータ３
１への入力信号Ｄｓの論理レベルに応じて２段階に切り
換え可能なセレクタ３４と、上記データ入出力端子２４
−１を介して外部から入力されたデータを取り込むため
の入力アンプ３５とを含む。この入力アンプ３５の一方
の端子には上記セレクタ３４によって選択された基準電
位が入力されるようになっており、入力アンプ３５で
は、入力された基準電圧に基づいて、他方の入力端子に
入力された信号の論理判別が行われる。
【００２３】伝送路の特性インピーダンスが５０Ωとさ
れるとき、プルアップＭＯＳトランジスタ３２、及びプ
ルダウンＭＯＳトランジスタ３３のオン抵抗が５０Ωと
なるようにそれらのゲート幅が調整されている。
れるとき、プルアップＭＯＳトランジスタ３２、及びプ
ルダウンＭＯＳトランジスタ３３のオン抵抗が５０Ωと
なるようにそれらのゲート幅が調整されている。
【００２４】ここで、高電位側電源Ｖｄｄを１．６Ｖと
した場合の同時双方向通信について説明する。
した場合の同時双方向通信について説明する。
【００２５】入力信号Ｄｓがハイレベルとされるとき、
プルアップＭＯＳトランジスタ３２はオフされ、プルダ
ウンＭＯＳトランジスタ３３はオンされるから、直列接
続ノードＮ１はローレベルとされ、この入出力バッファ
２３−１から入出力バッファ２７−１（図２参照）に向
けてローレベルのデータ伝達が行われる。この状態にお
いて、入出力バッファ２７−１からハイレベルの信号が
出力されている場合には、直列接続ノードＮ１の電位は
０．８Ｖ（＝Ｖｄｄ／２）とされる。それに対して、入
出力バッファ２７−１からローレベルの信号が出力され
ている場合には、直列接続ノードＮ１の電位は、０．０
Ｖとされる。この０．８Ｖ及び０．０Ｖをそれぞれロー
レベル及びハイレベルと判断するには、論理しきい値が
０．４Ｖであればよい。つまり、入出力バッファ２３−
１からローレベル出力が行われる場合には、論理しきい
値を０．４Ｖに設定すれば、入出力バッファ２７−１か
らの出力信号の論理判定が可能となる。そこで、セレク
タ３４では、入力信号Ｄｓのハイレベルに基づいて基準
電圧０．４Ｖが選択されて、それが入力アンプ３５での
論理判別において参照される。
プルアップＭＯＳトランジスタ３２はオフされ、プルダ
ウンＭＯＳトランジスタ３３はオンされるから、直列接
続ノードＮ１はローレベルとされ、この入出力バッファ
２３−１から入出力バッファ２７−１（図２参照）に向
けてローレベルのデータ伝達が行われる。この状態にお
いて、入出力バッファ２７−１からハイレベルの信号が
出力されている場合には、直列接続ノードＮ１の電位は
０．８Ｖ（＝Ｖｄｄ／２）とされる。それに対して、入
出力バッファ２７−１からローレベルの信号が出力され
ている場合には、直列接続ノードＮ１の電位は、０．０
Ｖとされる。この０．８Ｖ及び０．０Ｖをそれぞれロー
レベル及びハイレベルと判断するには、論理しきい値が
０．４Ｖであればよい。つまり、入出力バッファ２３−
１からローレベル出力が行われる場合には、論理しきい
値を０．４Ｖに設定すれば、入出力バッファ２７−１か
らの出力信号の論理判定が可能となる。そこで、セレク
タ３４では、入力信号Ｄｓのハイレベルに基づいて基準
電圧０．４Ｖが選択されて、それが入力アンプ３５での
論理判別において参照される。
【００２６】また、入力信号Ｄｓがローレベルとされる
とき、プルアップＭＯＳトランジスタ３２はオン、プル
ダウンＭＯＳトランジスタ３３はオフされるから、直列
接続ノードＮ１はハイレベルとされ、この入出力バッフ
ァ２３−１から入出力バッファ２７−１に向けてハイレ
ベルデータの伝達が行われる。この状態において、入出
力バッファ２７−１からハイレベルの信号が出力されて
いる場合には、直列接続ノードＮ１の電位は１．６Ｖ
（＝Ｖｄｄ）とされる。それに対して、入出力バッファ
２７−１からローレベルの信号が出力されている場合に
は、直列接続ノードＮ１の電位は、０．８Ｖ（＝Ｖｄｄ
／２）とされる。つまり、入出力バッファ２３−１から
ハイレベルの信号が出力されている場合には、論理しき
い値を１．２Ｖに設定すれば、入出力バッファ２７−１
からの出力信号の論理判定が可能となる。そこで、セレ
クタ３４では、入力信号Ｄｓのローレベルに基づいて基
準電圧１．２Ｖが選択されて、それが入力アンプ３５で
の論理判別において参照される。
とき、プルアップＭＯＳトランジスタ３２はオン、プル
ダウンＭＯＳトランジスタ３３はオフされるから、直列
接続ノードＮ１はハイレベルとされ、この入出力バッフ
ァ２３−１から入出力バッファ２７−１に向けてハイレ
ベルデータの伝達が行われる。この状態において、入出
力バッファ２７−１からハイレベルの信号が出力されて
いる場合には、直列接続ノードＮ１の電位は１．６Ｖ
（＝Ｖｄｄ）とされる。それに対して、入出力バッファ
２７−１からローレベルの信号が出力されている場合に
は、直列接続ノードＮ１の電位は、０．８Ｖ（＝Ｖｄｄ
／２）とされる。つまり、入出力バッファ２３−１から
ハイレベルの信号が出力されている場合には、論理しき
い値を１．２Ｖに設定すれば、入出力バッファ２７−１
からの出力信号の論理判定が可能となる。そこで、セレ
クタ３４では、入力信号Ｄｓのローレベルに基づいて基
準電圧１．２Ｖが選択されて、それが入力アンプ３５で
の論理判別において参照される。
【００２７】そのように、データ入出力バッファ２３−
１から出力すべきデータの論理に応じて論理しきい値を
切り換えることにより、入出力バッファ２３−１からデ
ータ出力が行われている場合でも、入出力バッファ２７
−１から出力されたデータを取り込むことができる。
１から出力すべきデータの論理に応じて論理しきい値を
切り換えることにより、入出力バッファ２３−１からデ
ータ出力が行われている場合でも、入出力バッファ２７
−１から出力されたデータを取り込むことができる。
【００２８】図３にはプルダウンＭＯＳトランジスタ３
３単体でのインピーダンス特性が示される。
３単体でのインピーダンス特性が示される。
【００２９】図３に示されるように、ドレイン・ソース
間電圧の上昇に従って、ＭＯＳトランジスタのオン抵抗
が上昇される。つまり、図１に示される回路構成におい
ては、直列接続ノードＮ１の電位の変動により、プルダ
ウンＭＯＳトランジスタ３３のオン抵抗が大きく変動さ
れてしまう。伝送系とのインピーダンスマッチングのた
めには、例えば伝送系のインピーダンスが５０Ωに設定
されているのであれば、プルダウンＭＯＳトランジスタ
３３のオン抵抗も５０Ωでなければならない。しかしな
がら、上記のようにプルダウンＭＯＳトランジスタにお
けるオン抵抗の電圧依存性により、インピーダンスのミ
スマッチを招来する。
間電圧の上昇に従って、ＭＯＳトランジスタのオン抵抗
が上昇される。つまり、図１に示される回路構成におい
ては、直列接続ノードＮ１の電位の変動により、プルダ
ウンＭＯＳトランジスタ３３のオン抵抗が大きく変動さ
れてしまう。伝送系とのインピーダンスマッチングのた
めには、例えば伝送系のインピーダンスが５０Ωに設定
されているのであれば、プルダウンＭＯＳトランジスタ
３３のオン抵抗も５０Ωでなければならない。しかしな
がら、上記のようにプルダウンＭＯＳトランジスタにお
けるオン抵抗の電圧依存性により、インピーダンスのミ
スマッチを招来する。
【００３０】そこで、図１に示される構成例では、イン
ピーダンス補正回路４１が設けられ、このインピーダン
ス補正回路４１により、インピーダンス補正が行われる
ようになっている。インピーダンス補正回路４１は、特
に制限されないが、直列接続ノードＮ１の電位が入力さ
れるインバータ３８とそれに直列接続されたインバータ
３９と、このインバータ３９の出力信号によって駆動さ
れるｎチャンネル型ＭＯＳトランジスタ３７と、このｎ
チャンネル型ＭＯＳトランジスタ３７に直列接続された
ｎチャンネル型ＭＯＳトランジスタ３６とを含む。ｎチ
ャンネル型ＭＯＳトランジスタ３７のドレイン電極は直
列接続ノードＮ１に結合され、ｎチャンネル型ＭＯＳト
ランジスタ３６のソース電極はグランドＧＮＤに結合さ
れる。また、ｎチャンネル型ＭＯＳトランジスタ３６の
ゲート電極には、上記プルダウンＭＯＳトランジスタ３
３と同様に、入力信号Ｄｓが入力されるようになってい
る。
ピーダンス補正回路４１が設けられ、このインピーダン
ス補正回路４１により、インピーダンス補正が行われる
ようになっている。インピーダンス補正回路４１は、特
に制限されないが、直列接続ノードＮ１の電位が入力さ
れるインバータ３８とそれに直列接続されたインバータ
３９と、このインバータ３９の出力信号によって駆動さ
れるｎチャンネル型ＭＯＳトランジスタ３７と、このｎ
チャンネル型ＭＯＳトランジスタ３７に直列接続された
ｎチャンネル型ＭＯＳトランジスタ３６とを含む。ｎチ
ャンネル型ＭＯＳトランジスタ３７のドレイン電極は直
列接続ノードＮ１に結合され、ｎチャンネル型ＭＯＳト
ランジスタ３６のソース電極はグランドＧＮＤに結合さ
れる。また、ｎチャンネル型ＭＯＳトランジスタ３６の
ゲート電極には、上記プルダウンＭＯＳトランジスタ３
３と同様に、入力信号Ｄｓが入力されるようになってい
る。
【００３１】上記インバータ３８の論理しきい値は、特
に制限されないが、１．０Ｖに設定されている。これ
は、ｎチャンネル型ＭＯＳトランジスタ３３の単体での
インピーダンス特性、及び伝送路の特性インピーダンス
から決定される。すなわち、ｎチャンネル型ＭＯＳトラ
ンジスタ３３の単体でのインピーダンスが、伝送路の特
性インピーダンスに等しくなる場合のＭＯＳトランジス
タ３３のドレイン・ソース間電圧よりも若干高めに設定
される。そうすることにより、ＭＯＳトランジスタ３３
のインピーダンスが伝送路の特性インピーダンスよりも
若干高くなった時点で、インピーダンス補正回路４１に
よるインピーダンス補正機能が発揮されるようになる。
インピーダンス補正回路４１は次のように動作される。
に制限されないが、１．０Ｖに設定されている。これ
は、ｎチャンネル型ＭＯＳトランジスタ３３の単体での
インピーダンス特性、及び伝送路の特性インピーダンス
から決定される。すなわち、ｎチャンネル型ＭＯＳトラ
ンジスタ３３の単体でのインピーダンスが、伝送路の特
性インピーダンスに等しくなる場合のＭＯＳトランジス
タ３３のドレイン・ソース間電圧よりも若干高めに設定
される。そうすることにより、ＭＯＳトランジスタ３３
のインピーダンスが伝送路の特性インピーダンスよりも
若干高くなった時点で、インピーダンス補正回路４１に
よるインピーダンス補正機能が発揮されるようになる。
インピーダンス補正回路４１は次のように動作される。
【００３２】直列接続ノードＮ１の電位が１．０Ｖより
も低い場合には、インバータ３８の出力論理はハイレベ
ル、インバータ３９の出力論理はローレベルとされるか
ら、ｎチャンネル型ＭＯＳトランジスタ３７はオフ状態
とされる。
も低い場合には、インバータ３８の出力論理はハイレベ
ル、インバータ３９の出力論理はローレベルとされるか
ら、ｎチャンネル型ＭＯＳトランジスタ３７はオフ状態
とされる。
【００３３】しかし、直列接続ノードＮ１の電位が１．
０Ｖを越えた場合には、インバータ３８の出力論理がロ
ーレベル、インバータ３９の出力論理がハイレベルとさ
れるから、ｎチャンネル型ＭＯＳトランジスタ３７がオ
ンされる。このとき、入力信号Ｄｓがハイレベルとされ
た場合には、ｎチャンネル型ＭＯＳトランジスタ３６が
オンされるから、ｎチャンネル型ＭＯＳトランジスタ３
６，３７の直列接続回路の存在によって、直列接続ノー
ドＮ１とグランドＧＮＤ間のインピーダンスが低下され
る。つまり、ｎチャンネル型ＭＯＳトランジスタ３７が
オンされることにより、出力バッファ部４０におけるプ
ルダウンＭＯＳトランジスタとして、ゲート幅の大きな
ＭＯＳトランジスタを適用したことに相当し、出力バッ
ファ部４０のインピーダンス特性は、図４に示されるよ
うになる。つまり、伝送路電位が１．０Ｖを越えて、ｎ
チャンネル型ＭＯＳトランジスタ３７がオンされた時点
で、ＭＯＳトランジスタの合成抵抗値が下がり、出力バ
ッファ部４０のインピーダンスが低下され、その低下時
点から再び上昇される。そのような特性が得られること
により、例えば伝送路電位が１．０Ｖ前後の所定の電圧
変動範囲内では、インピーダンスの最大値と最小値との
差が小さくなり、出力バッファ部４０におけるインピー
ダンスの電圧依存性が緩和される。
０Ｖを越えた場合には、インバータ３８の出力論理がロ
ーレベル、インバータ３９の出力論理がハイレベルとさ
れるから、ｎチャンネル型ＭＯＳトランジスタ３７がオ
ンされる。このとき、入力信号Ｄｓがハイレベルとされ
た場合には、ｎチャンネル型ＭＯＳトランジスタ３６が
オンされるから、ｎチャンネル型ＭＯＳトランジスタ３
６，３７の直列接続回路の存在によって、直列接続ノー
ドＮ１とグランドＧＮＤ間のインピーダンスが低下され
る。つまり、ｎチャンネル型ＭＯＳトランジスタ３７が
オンされることにより、出力バッファ部４０におけるプ
ルダウンＭＯＳトランジスタとして、ゲート幅の大きな
ＭＯＳトランジスタを適用したことに相当し、出力バッ
ファ部４０のインピーダンス特性は、図４に示されるよ
うになる。つまり、伝送路電位が１．０Ｖを越えて、ｎ
チャンネル型ＭＯＳトランジスタ３７がオンされた時点
で、ＭＯＳトランジスタの合成抵抗値が下がり、出力バ
ッファ部４０のインピーダンスが低下され、その低下時
点から再び上昇される。そのような特性が得られること
により、例えば伝送路電位が１．０Ｖ前後の所定の電圧
変動範囲内では、インピーダンスの最大値と最小値との
差が小さくなり、出力バッファ部４０におけるインピー
ダンスの電圧依存性が緩和される。
【００３４】上記した例によれば、以下の作用効果を得
ることができる。
ることができる。
【００３５】（１）インピーダンス補正回路４１が設け
られることにより、データ入出力端子２４−１の電位レ
ベルに応じてインピーダンス補正が行われるため、バッ
ファ回路におけるインピーダンスの電圧依存性を緩和す
ることができる。
られることにより、データ入出力端子２４−１の電位レ
ベルに応じてインピーダンス補正が行われるため、バッ
ファ回路におけるインピーダンスの電圧依存性を緩和す
ることができる。
【００３６】（２）直列接続ノードＮ１の電位が１．０
Ｖよりも低い場合には、インバータ３８の出力論理はハ
イレベル、インバータ３９の出力論理はローレベルとさ
れるから、ｎチャンネル型ＭＯＳトランジスタ３７はオ
フ状態とされるが、直列接続ノードＮ１の電位が１．０
Ｖを越えた場合には、インバータ３８の出力論理がロー
レベル、インバータ３９の出力論理がハイレベルとされ
るから、ｎチャンネル型ＭＯＳトランジスタ３７がオン
され、入力信号Ｄｓがハイレベルとされた場合に、ｎチ
ャンネル型ＭＯＳトランジスタ３６がオンされるから、
直列接続ノードＮ１とグランドＧＮＤとの間に、ｎチャ
ンネル型ＭＯＳトランジスタ３６，３７の直列接続回路
の存在によって、直列接続ノードＮ１とグランドＧＮＤ
間のインピーダンスが低下される。そのようにｎチャン
ネル型ＭＯＳトランジスタ３７が制御されることによ
り、例えば伝送路電位が１．０Ｖ前後の所定の電圧変動
範囲内では、インピーダンスの最大値と最小値との差が
小さくなり、出力バッファ部４０におけるインピーダン
スの電圧依存性が緩和される。
Ｖよりも低い場合には、インバータ３８の出力論理はハ
イレベル、インバータ３９の出力論理はローレベルとさ
れるから、ｎチャンネル型ＭＯＳトランジスタ３７はオ
フ状態とされるが、直列接続ノードＮ１の電位が１．０
Ｖを越えた場合には、インバータ３８の出力論理がロー
レベル、インバータ３９の出力論理がハイレベルとされ
るから、ｎチャンネル型ＭＯＳトランジスタ３７がオン
され、入力信号Ｄｓがハイレベルとされた場合に、ｎチ
ャンネル型ＭＯＳトランジスタ３６がオンされるから、
直列接続ノードＮ１とグランドＧＮＤとの間に、ｎチャ
ンネル型ＭＯＳトランジスタ３６，３７の直列接続回路
の存在によって、直列接続ノードＮ１とグランドＧＮＤ
間のインピーダンスが低下される。そのようにｎチャン
ネル型ＭＯＳトランジスタ３７が制御されることによ
り、例えば伝送路電位が１．０Ｖ前後の所定の電圧変動
範囲内では、インピーダンスの最大値と最小値との差が
小さくなり、出力バッファ部４０におけるインピーダン
スの電圧依存性が緩和される。
【００３７】（３）上記（１），（２）の作用効果によ
り、反射波の発生を抑えることができるから、ＬＳＩ内
部回路の高速動作及び安定動作を図ることができる。
り、反射波の発生を抑えることができるから、ＬＳＩ内
部回路の高速動作及び安定動作を図ることができる。
【００３８】図５には図１に示される入出力バッファ２
３−１の別の構成例が示される。
３−１の別の構成例が示される。
【００３９】図５に示される入出力バッファ２３−１
は、複数のインピーダンス補正回路４１Ａ，４１Ｂ，４
１Ｃが設けられている。この複数のインピーダンス補正
回路４１Ａ，４１Ｂ，４１Ｃの構成は、基本的には図１
に示されるのと等しいが、インバータ３８Ａ，３８Ｂ，
３８Ｃの論理しきい値が互いに異なっている。つまり、
インバータ３８Ａ，３８Ｂ，３８Ｃの順に論理しきい値
が若干高くなっている。それにより、インピーダンス特
性は、図６に示されるように、伝送系の電位によって、
インピーダンスが段階的に変化される特性が得られる。
この特性は、図４に示される特性に比べて、伝送系電圧
レベルの所定の範囲内におけるインピーダンスの最大値
と最小値との差が、さらに小さくなる。
は、複数のインピーダンス補正回路４１Ａ，４１Ｂ，４
１Ｃが設けられている。この複数のインピーダンス補正
回路４１Ａ，４１Ｂ，４１Ｃの構成は、基本的には図１
に示されるのと等しいが、インバータ３８Ａ，３８Ｂ，
３８Ｃの論理しきい値が互いに異なっている。つまり、
インバータ３８Ａ，３８Ｂ，３８Ｃの順に論理しきい値
が若干高くなっている。それにより、インピーダンス特
性は、図６に示されるように、伝送系の電位によって、
インピーダンスが段階的に変化される特性が得られる。
この特性は、図４に示される特性に比べて、伝送系電圧
レベルの所定の範囲内におけるインピーダンスの最大値
と最小値との差が、さらに小さくなる。
【００４０】尚、インピーダンス補正回路の数に制限は
なく、それが多く形成されるほど、インピーダンス補正
効果が大きくなる。
なく、それが多く形成されるほど、インピーダンス補正
効果が大きくなる。
【００４１】図７には入出力バッファ２３−１における
出力バッファ部４０のさらに別の構成例が示される。
出力バッファ部４０のさらに別の構成例が示される。
【００４２】プルアップＭＯＳトランジスタ３２とプル
ダウンＭＯＳトランジスタ３３との間にｎチャンネル型
ＭＯＳトランジスタ７１を設け、このｎチャンネル型Ｍ
ＯＳトランジスタ７１に、ｎチャンネル型ＭＯＳトラン
ジスタ７２，７５を並列接続する。そして、データ入出
力端子２４−１の電位が入力されるインバータ７４とそ
れに直列接続されたインバータ７３が設けられ、このイ
ンバータ７３の出力電位がＭＯＳトランジスタ７２のゲ
ート電極に伝達されるようになっている。また、データ
入出力端子２４−１の電位が入力されるインバータ７７
とそれに直列接続されたインバータ７６が設けられ、こ
のインバータ７６の出力電位がＭＯＳトランジスタ７５
のゲート電極に伝達されるようになっている。特に制限
されないが、インバータ７４の論理しきい値は１．０Ｖ
とされ、インバータ７７の論理しきい値はそれよりも若
干高めに設定される。
ダウンＭＯＳトランジスタ３３との間にｎチャンネル型
ＭＯＳトランジスタ７１を設け、このｎチャンネル型Ｍ
ＯＳトランジスタ７１に、ｎチャンネル型ＭＯＳトラン
ジスタ７２，７５を並列接続する。そして、データ入出
力端子２４−１の電位が入力されるインバータ７４とそ
れに直列接続されたインバータ７３が設けられ、このイ
ンバータ７３の出力電位がＭＯＳトランジスタ７２のゲ
ート電極に伝達されるようになっている。また、データ
入出力端子２４−１の電位が入力されるインバータ７７
とそれに直列接続されたインバータ７６が設けられ、こ
のインバータ７６の出力電位がＭＯＳトランジスタ７５
のゲート電極に伝達されるようになっている。特に制限
されないが、インバータ７４の論理しきい値は１．０Ｖ
とされ、インバータ７７の論理しきい値はそれよりも若
干高めに設定される。
【００４３】データ入出力端子２４−１の電位が１．０
Ｖよりも低い場合には、インバータ７４の出力論理はハ
イレベル、インバータ７３の出力論理はローレベルとさ
れるから、ｎチャンネル型ＭＯＳトランジスタ７２はオ
フ状態とされる。
Ｖよりも低い場合には、インバータ７４の出力論理はハ
イレベル、インバータ７３の出力論理はローレベルとさ
れるから、ｎチャンネル型ＭＯＳトランジスタ７２はオ
フ状態とされる。
【００４４】しかし、データ入出力端子２４−１の電位
が１．０Ｖを越えた場合には、インバータ７４の出力論
理がローレベル、インバータ７３の出力論理がハイレベ
ルとされるから、ｎチャンネル型ＭＯＳトランジスタ７
２がオンされる。このとき、入力信号Ｄｓがハイレベル
とされた場合には、ｎチャンネル型ＭＯＳトランジスタ
７１がオンされるから、その場合のインピーダンスはＭ
ＯＳトランジスタ７１，７２，７３が合成されたものと
される。つまり、ＭＯＳトランジスタ７２がオンされる
ことにより、図４に示されるような特性が得られ、イン
ピーダンスの上昇が抑えられる。
が１．０Ｖを越えた場合には、インバータ７４の出力論
理がローレベル、インバータ７３の出力論理がハイレベ
ルとされるから、ｎチャンネル型ＭＯＳトランジスタ７
２がオンされる。このとき、入力信号Ｄｓがハイレベル
とされた場合には、ｎチャンネル型ＭＯＳトランジスタ
７１がオンされるから、その場合のインピーダンスはＭ
ＯＳトランジスタ７１，７２，７３が合成されたものと
される。つまり、ＭＯＳトランジスタ７２がオンされる
ことにより、図４に示されるような特性が得られ、イン
ピーダンスの上昇が抑えられる。
【００４５】データ入出力端子２４−１の電位がさらに
上昇され、それがインバータ７７の論理しきい値を越え
た場合には、インバータ７７の出力論理がローレベル、
インバータ７６の出力論理がハイレベルとされてＭＯＳ
トランジスタ７５がオンされることにより、再びインピ
ーダンスの上昇が抑えられる。
上昇され、それがインバータ７７の論理しきい値を越え
た場合には、インバータ７７の出力論理がローレベル、
インバータ７６の出力論理がハイレベルとされてＭＯＳ
トランジスタ７５がオンされることにより、再びインピ
ーダンスの上昇が抑えられる。
【００４６】従って、出力バッファ部を図７に示される
ように構成しても、インピーダンスの電圧依存性を緩和
することができ、上記した例の場合と同様の作用効果を
得ることができる。
ように構成しても、インピーダンスの電圧依存性を緩和
することができ、上記した例の場合と同様の作用効果を
得ることができる。
【００４７】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００４８】例えば、セレクタ３４を省略して、送信及
び受信を異なるタイミングで行うようにしても良い。
び受信を異なるタイミングで行うようにしても良い。
【００４９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるバッフ
ァ回路に適用した場合について説明したが、本発明はそ
れに限定されるものではなく、各種電子回路装置に適用
することができる。
なされた発明をその背景となった利用分野であるバッフ
ァ回路に適用した場合について説明したが、本発明はそ
れに限定されるものではなく、各種電子回路装置に適用
することができる。
【００５０】本発明は、少なくともプルダウンＭＯＳト
ランジスタを含むことを条件に適用することができる。
ランジスタを含むことを条件に適用することができる。
【００５１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００５２】すなわち、バッファ回路においてインピー
ダンス補正回路が設けられることにより、プルダウンＭ
ＯＳトランジスタがオンされた状態におけるデータ入出
力端子のインピーダンス特性が上記データ入出力端子の
電位レベルに応じて補正され、それにより、バッファ回
路におけるインピーダンスの電圧依存性が緩和される。
ダンス補正回路が設けられることにより、プルダウンＭ
ＯＳトランジスタがオンされた状態におけるデータ入出
力端子のインピーダンス特性が上記データ入出力端子の
電位レベルに応じて補正され、それにより、バッファ回
路におけるインピーダンスの電圧依存性が緩和される。
【００５３】データ入出力端子を介して上記入力バッフ
ァ部に入力されるデータの論理判定のための基準電圧レ
ベルを、出力バッファにおける現在の出力論理レベルに
応じて切り換えるための切り換え回路を設けることによ
り、同時双方向通信が可能とされ、そのように同時双方
向通信が可能とされるバッファ回路においても、上記イ
ンピーダンス補正回路が設けられ、プルダウンＭＯＳト
ランジスタがオンされた状態におけるデータ入出力端子
のインピーダンス特性が上記データ入出力端子の電位レ
ベルに応じて補正されることにより、バッファ回路にお
けるインピーダンスの電圧依存性が緩和される。
ァ部に入力されるデータの論理判定のための基準電圧レ
ベルを、出力バッファにおける現在の出力論理レベルに
応じて切り換えるための切り換え回路を設けることによ
り、同時双方向通信が可能とされ、そのように同時双方
向通信が可能とされるバッファ回路においても、上記イ
ンピーダンス補正回路が設けられ、プルダウンＭＯＳト
ランジスタがオンされた状態におけるデータ入出力端子
のインピーダンス特性が上記データ入出力端子の電位レ
ベルに応じて補正されることにより、バッファ回路にお
けるインピーダンスの電圧依存性が緩和される。
【００５４】また、上記効果を有するバッファ回路を含
む半導体集積回路装置、さらにはそのような半導体集積
回路装置を搭載して成る電子回路装置を提供することが
でき、そのような装置において、反射波の発生が抑えら
れることにより、良好なデータ通信が可能とされる。
む半導体集積回路装置、さらにはそのような半導体集積
回路装置を搭載して成る電子回路装置を提供することが
でき、そのような装置において、反射波の発生が抑えら
れることにより、良好なデータ通信が可能とされる。
【図１】本発明にかかる電子回路装置に含まれる入出力
バッファの構成例回路図である。
バッファの構成例回路図である。
【図２】上記電子回路装置の構成例ブロック図である。
【図３】上記入出力バッファに含まれるプルダウンＭＯ
Ｓトランジスタ単体でのインピーダンス特性図である。
Ｓトランジスタ単体でのインピーダンス特性図である。
【図４】上記出力バッファ部のインピーダンス特性図で
ある。
ある。
【図５】上記入出力バッファの別の構成例回路図であ
る。
る。
【図６】図５に示される回路構成でのインピーダンス特
性図である。
性図である。
【図７】上記出力バッファ部の別の構成例回路図であ
る。
る。
２５−１〜２５−ｎ 伝送路 ２１，２２ ＬＳＩ ２３−１〜２３−ｎ，２７−１〜２７−ｎ 入出力バッ
ファ ３２ プルアップＭＯＳトランジスタ ３３ プルダウンＭＯＳトランジスタ ３４ セレクタ ３５ 入力アンプ ３６，３７ ｎチャンネル型ＭＯＳトランジスタ ３１，３８，３９，７３，７４，７６，７７ インバー
タ ４０ 出力バッファ部 ４１ インピーダンス補正回路 ４２ 入力バッファ部
ファ ３２ プルアップＭＯＳトランジスタ ３３ プルダウンＭＯＳトランジスタ ３４ セレクタ ３５ 入力アンプ ３６，３７ ｎチャンネル型ＭＯＳトランジスタ ３１，３８，３９，７３，７４，７６，７７ インバー
タ ４０ 出力バッファ部 ４１ インピーダンス補正回路 ４２ 入力バッファ部
Claims (5)
- 【請求項１】 プルアップトランジスタと、それに直列
接続されたプルダウントランジスタとを有し、データ入
出力端子を介してデータを出力するための出力バッファ
部と、 上記データ入出力端子を介して入力されたデータを取り
込むための入力バッファ部と、 を含むバッファ回路において、 上記プルダウントランジスタがオンされた状態における
上記データ入出力端子のインピーダンス特性を上記デー
タ入出力端子の電位レベルに応じて補正するためのイン
ピーダンス補正回路を含むことを特徴とするバッファ回
路。 - 【請求項２】 プルアップトランジスタと、それに直列
接続されたプルダウンＭＯＳトランジスタとを有し、上
記プルアップトランジスタと上記プルダウントランジス
タとの直列接続ノードからデータ入出力端子を介してデ
ータを出力するための出力バッファ部と、 上記データ入出力端子を介して入力されたデータを取り
込むための入力バッファ部と、 を含むバッファ回路において、 上記データ入出力端子の電位レベルを検出するための検
出回路と、 上記検出回路の検出結果に基づいて上記プルダウントラ
ンジスタに並列接続されることで、上記プルダウントラ
ンジスタがオンされた状態における上記データ入出力端
子のインピーダンス特性を上記データ入出力端子の電位
レベルに応じて補正するための補正用トランジスタと、 を含むことを特徴とするバッファ回路。 - 【請求項３】 上記データ入出力端子を介して上記入力
バッファ部に入力されるデータの論理判定のための基準
電圧レベルを、上記出力バッファ部における現在の出力
論理レベルに応じて切り換えるための切り換え回路を含
む請求項１又は２記載のバッファ回路。 - 【請求項４】 請求項１乃至３のいずれか１項記載のバ
ッファ回路を含んで１チップ化された半導体集積回路装
置。 - 【請求項５】 複数の半導体集積回路が、所定の特性イ
ンピーダンス特性を有する伝送路を介して互いに信号の
やり取り可能に結合されて成る電子回路装置において、 上記半導体集積回路は、請求項１乃至３のいずれか１項
記載のバッファ回路を含んで成ることを特徴とする電子
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9021317A JPH10224202A (ja) | 1997-02-04 | 1997-02-04 | バッファ回路、半導体集積回路装置、及び電子回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9021317A JPH10224202A (ja) | 1997-02-04 | 1997-02-04 | バッファ回路、半導体集積回路装置、及び電子回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10224202A true JPH10224202A (ja) | 1998-08-21 |
Family
ID=12051788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9021317A Withdrawn JPH10224202A (ja) | 1997-02-04 | 1997-02-04 | バッファ回路、半導体集積回路装置、及び電子回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10224202A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003069411A (ja) * | 2001-08-29 | 2003-03-07 | Hitachi Ltd | 半導体集積回路 |
-
1997
- 1997-02-04 JP JP9021317A patent/JPH10224202A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003069411A (ja) * | 2001-08-29 | 2003-03-07 | Hitachi Ltd | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040406 |