JP3708897B2 - 出力バッファ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、データ信号を送出するための出力バッファ回路に関し、特に高速データ転送に用いて好適な出力バッファ回路に関する。
【0002】
【従来の技術】
近年のコンピュータシステムは、CPUの高速化に伴って半導体装置間、あるいは半導体装置が搭載されるプリント基板間の信号転送速度も高速化され、例えば、数GHz程度の高周波信号が送受信されるようになってきた。したがって、これらの高周波信号を伝送するための伝送線路には、プリント基板上あるいはプリント基板間を接続するためのマザーボード上に形成されたマイクロストリップラインや同軸ケーブルが用いられる。
【0003】
データ転送速度が比較的遅い低周波信号を伝送する場合、伝送線路長に対して信号波長が十分に長いため、伝送線路のどの部位でみても信号の位相はほぼ同じになる。したがって、伝送線路内でインピーダンス不整合に起因する反射ノイズが発生したとしても、それらのノイズも信号とほぼ同位相のため、信号波形を著しく損なうことは無い。
【0004】
しかしながら、高周波信号を伝送する場合は、伝送線路長に対して信号波長が極端に短くなるため、伝送線路の部位によって信号の位相が変わってくる。したがって、反射ノイズがどの位相に影響するかが不確定であり、信号波形を著しく損なう可能性がある。
【0005】
このような問題に対処するため、一般に、高周波信号を伝送する場合は、伝送線路の特性インピーダンスと信号受信端あるいは信号送信端のインピーダンスを一致(整合)させ、伝送線路端における反射ノイズの発生を抑制する終端処理が実施される。
【0006】
図6は信号受信側で行う並列終端の一例を示す回路図であり、図7は信号送信側で行う直列終端の一例を示す回路図である。
【0007】
信号受信側で行う並列終端は、図6に示すように受信端と電源電圧や接地電位間を伝送線路の特性インピーダンスと等しい抵抗器(終端抵抗)で接続する方法である。一方、信号送信側で行う直列終端は、図7に示すように、所定の出力インピーダンスを備えたpチャネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)及びnチャネルMOSFETから成る複数の(n段:nは正の整数)ドライバ回路を並列に動作させることで、データ信号を送出する出力バッファ回路としての出力インピーダンスを伝送線路の特性インピーダンスに一致させる方法である。
【0008】
信号受信側で行う並列終端は、受信端で反射が起きないため、高速バスに用いて好適である。しかしながら、受信端と電源電圧や接地電位間が終端抵抗で接続されるため、送信側の出力インピーダンスと終端抵抗で信号が分圧され、受信端における信号振幅が縮小してノイズマージンが低下する問題がある。また、比較的低抵抗である終端抵抗を介して電源電圧と接地電位間に電流が流れることになるため消費電力が増大する問題がある。さらに、終端抵抗を新たに設ける必要があるため、コストが増大する問題もある。
【0009】
一方、信号送信側で行う直列終端は、出力バッファ回路の出力インピーダンスを伝送線路の特性インピーダンスに整合させればよいため、終端抵抗が不要であり、消費電力やコストの増大が防止され、ノイズマージンの低下が防止される。しかしながら、受信端で反射した信号を送信側で終端することになるため、バスに適用すると信号送信端に近い部位ほど信号転送に時間を要するという問題が生じる。すなわち、信号が送出されてから受信されるまでに、伝送線路を信号が1往復する時間だけかかってしまう。但し、信号送信側と信号受信側とが1対1に固定された1対1通信では、上記消費電力やコストの増大の防止、及びノイズマージンの低下を防止できる点から送信側で直列終端を行う方が好ましい。
【0010】
【発明が解決しようとする課題】
以下では、1対1通信に好適な直列終端を行う場合を例にして、本発明の課題を説明する。
【0011】
図8は転送データのアイ・ダイアグラム(eye diagram)波形の一例を示す模式図である。
【0012】
近年の高速データ転送用のインタフェースでは、データ受信用の回路として、例えばSSTL(Stub Series Terminated Logic)規格に対応した、差動増幅回路を備えた入力バッファ回路が用いられる。このような入力バッファ回路では、受信信号のレベルが所定の基準電圧Vref(通常はVref=VDD/2)を用いて判定され、その判定結果にしたがってパルス整形された受信データが出力される。
【0013】
ここで、入力バッファ回路で用いられる基準電圧Vrefは周囲温度の変動等によって所定の範囲内(Vref+〜Vref−)で変わるため、データを安定して受信するためには図8に示すアイ・ダイアグラムの開口をできるだけ大きくすることが好ましい。
【0014】
しかしながら、図7で示したような信号送信端で終端する構成では、図8の実線で示すように、波形ノイズが比較的少なく信号波形の帯を狭くすることが可能であるが、出力バッファ回路の出力インピーダンスを伝送線路の特性インピーダンスに一致させることで駆動能力が制約され、パルス信号であるデータ信号の立ち上がり/立ち下がり時間が長くなってしまう問題がある。したがって、データ転送レートが高速な場合にアイ・ダイアグラムの開口を十分に大きくすることができなくなる。
【0015】
そこで、出力バッファ回路の出力インピーダンスを低くして駆動能力を向上させればデータ信号の立ち上がり/立ち下がり時間(以下、AC性能と称す)を短くすることができる。しかしながら、この場合は信号受信端及び信号送信端のいずれも終端されていないため、反射ノイズが発生し、図8の斜線で示す波形のようにジッター成分が増えて信号波形の帯が広がってしまう。すなわち、いずれの手段もアイ・ダイアグラムの開口を十分に大きくすることができないという問題があった。
【0016】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、AC性能を向上させると共に反射ノイズを抑制してデータ転送時のアイ・ダイアグラムの開口を大きくすることができる出力バッファ回路を提供することを目的とする。
【0017】
【課題を解決するための手段】
上記目的を達成するため本発明の出力バッファ回路は、半導体集積回路装置の内部回路から供給されるデータ信号を伝送線路へ送出するための出力バッファ回路であって、
前記データ信号を前記伝送線路へそれぞれ所定の出力インピーダンスで送出する、並列に接続された複数のドライバ回路と、
前記内部回路から供給されるデータ信号が同じ値で所定数だけ連続する場合は、前記複数のドライバ回路による出力インピーダンスが前記伝送線路の特性インピーダンスと一致するように、前記データ信号にしたがって所定数のドライバ回路を駆動させ、前記内部回路から供給されるデータ信号の値が遷移する場合は、前記複数のドライバ回路による出力インピーダンスが前記伝送線路の特性インピーダンスよりも小さくなるように、前記データ信号にしたがって所定数のドライバ回路を駆動させる信号判定回路と、
を有する構成である。
【0018】
または、半導体集積回路装置の内部回路から供給されるデータ信号を伝送線路へ送出するための出力バッファ回路であって、
前記伝送線路の特性インピーダンスと等しい出力インピーダンスで、前記伝送線路へ前記データ信号を送出する第1のドライバ回路と、
前記伝送線路の特性インピーダンスよりも小さい出力インピーダンスで前記伝送線路へ前記データ信号を送出するために前記第1のドライバ回路と共に駆動される、前記第1のドライバ回路と並列に接続された第2のドライバ回路と、
前記内部回路から供給されるデータ信号が同じ値で2つ連続する場合は、前記データ信号にしたがって前記第1のドライバ回路のみ駆動させ、前記内部回路から供給されるデータ信号の値が遷移する場合は、前記データ信号にしたがって前記第1のドライバ回路及び前記第2のドライバ回路をそれぞれ駆動させる信号判定回路と、
を有する構成である。
【0019】
このとき、前記信号判定回路は、
前記内部回路から供給されるデータ信号をそれぞれシステムクロックのタイミングでそれぞれラッチする、直列に接続された第1のフリップフロップ及び第2のフリップフロップと、
前記第1のフリップフロップの出力にしたがって前記第1のドライバ回路を駆動させると共に、前記第1のフリップフロップ及び前記第2のフリップフロップの出力値が不一致のときに前記第1のフリップフロップの出力にしたがって前記第2のドライバ回路を駆動させ、前記第1のフリップフロップ及び前記第2のフリップフロップの出力値が一致したときに前記第2のドライバ回路の動作を停止させる制御回路と、
を有する構成であってもよい。
【0020】
また、前記制御回路は、
前記第1のフリップフロップの出力にしたがって前記第1のドライバ回路に駆動信号を供給するインバータと、
前記第1のフリップフロップの出力値と第2のフリップフロップの出力値の論理和を出力する第1の論理和ゲートと、
前記第1のフリップフロップの出力値と前記第2のフリップフロップの出力値の論理積を出力する第1の論理積ゲートと、
前記第2のドライバ回路のpチャネルMOSFETのゲートへ前記第1のフリップフロップの出力値と前記第1の論理和ゲートの論理積を出力する第2の論理積ゲートと、
前記第2のドライバ回路のnチャネルMOSFETのゲートへ前記第1のフリップフロップの出力値と第1の論理積ゲートの論理和を出力する第2の論理和ゲートと、
を有する構成であってもよく、
前記第1のフリップフロップの出力にしたがって前記第1のドライバ回路に駆動信号を供給する第1のインバータと、
前記第1のフリップフロップの出力値と第2のフリップフロップの出力値の論理積を出力する第1の論理積ゲートと、
前記第1のフリップフロップの反転出力値と前記第2のフリップフロップの反転出力値の論理積を出力する第2の論理積ゲートと、
前記第2のドライバ回路のpチャネルMOSFETに駆動信号を供給する、直列に接続された第1のトランスファーゲート及び第2のトランスファーゲートと、
前記第2のドライバ回路のnチャネルMOSFETに駆動信号を供給する、直列に接続された第3のトランスファーゲート及び第4のトランスファーゲートと、
前記第1の論理積ゲートの出力にしたがって前記第1のトランスファーゲート及び第2のトランスファーゲートをそれぞれ動作させる第2のインバータ及び第3のインバータと、
前記第2の論理積ゲートの出力にしたがって前記第3のトランスファーゲート及び前記第4のトランスファーゲートをそれぞれ動作させる第4のインバータ及び第5のインバータと、
を有する構成であってもよい。
【0021】
上記のように構成された出力バッファ回路では、内部回路から供給されるデータ信号が遷移する場合は出力バッファ回路の出力インピーダンスが小さくなるために駆動能力が向上し、データ信号が同じ値で所定数だけ連続する場合は出力バッファ回路の出力インピーダンスが伝送線路の特性インピーダンスと整合される。
【0022】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【0023】
図1は本発明の出力バッファ回路の一構成例を示すブロック図であり、図2は図1に示した出力バッファ回路で送信されるデータのアイ・ダイアグラム波形の一例を示す模式図である。
【0024】
図1に示すように、本発明の出力バッファ回路は、データ信号(Data)を伝送線路へそれぞれ所定の出力インピーダンスで送出する、並列に接続されたn(nは正の整数)個のドライバ回路21〜2nと、内部回路から供給されるデータ信号の遷移の有無を検出し、その検出結果に応じてドライバ回路21〜2nの動作をそれぞれ制御する信号判定回路1とを有する構成である。
【0025】
信号判定回路1は、内部回路から供給されるデータ信号をそれぞれシステムクロック(clock)のタイミングでラッチする直列に接続されたm(mは正の整数)個のレジスタ(Reg1〜Regm)111〜11mと、各レジスタ111〜11mの出力からデータ信号の遷移の有無を検出し、その検出結果に応じて所定のドライバ回路2に駆動信号を供給する制御回路12とを有する構成である。
【0026】
制御回路12は、例えば、レジスタ111〜11mの出力値をそれぞれ比較し、データ信号が同じ値(“1”または“0”)で連続した場合は、出力インピーダンスが伝送線路の特性インピーダンスと整合するように、所定数のドライバ回路2を動作させてデータ信号を伝送線路へ送出させる。一方、データ信号の遷移を検出した場合は、ドライバ回路2の駆動数を増やして駆動能力を増大させ、伝送線路の特性インピーダンスよりも低い出力インピーダンスでデータ信号を伝送線路へ送出させる。
【0027】
このような信号判定回路1を備えることで、内部回路から供給されるデータ信号が遷移する場合は出力バッファ回路の出力インピーダンスが小さくなるために駆動能力が向上し、データ信号が同じ値で所定数だけ連続する場合は出力バッファ回路の出力インピーダンスが伝送線路の特性インピーダンスと整合される。したがって、図2の斜線で示すように、AC性能が向上して立ち上がり時間/立ち下がり時間が短縮されると共に、反射ノイズが抑制されてデータ転送時のアイ・ダイアグラムの開口を十分に大きくすることができる。
【0028】
【実施例】
次に本発明の出力バッファ回路の実施例について図面を用いて説明する。
【0029】
(第1実施例)
図3は本発明の出力バッファ回路の第1実施例の構成を示す回路図であり、図4は図3に示した出力バッファ回路の動作を示すタイミングチャートである。
【0030】
図3に示すように、本実施例の出力バッファ回路は、伝送線路の特性インピーダンスと等しい出力インピーダンスでデータ信号(Data)を伝送線路へ送出する第1のドライバ回路21と、伝送線路の特性インピーダンスよりも小さい出力インピーダンスで伝送線路へデータ信号を送出するために第1のドライバ回路21と共に駆動される、第1のドライバ回路21と並列に接続された第2のドライバ回路22と、外部から供給されるデータ信号の遷移の有無を検出し、その検出結果に応じて第1のドライバ回路21及び第2のドライバ回路22の動作をそれぞれ制御する信号判定回路1とを有する構成である。
【0031】
信号判定回路1は、内部回路から供給されるデータ信号をそれぞれシステムクロック(Clock)のタイミングでラッチする、直列に接続された第1のフリップフロップ(FF0)111及び第2のフリップフロップ(FF1)112と、第1のフリップフロップ111の出力にしたがって第1のドライバ回路21を駆動させると共に、第1のフリップフロップ111及び第2のフリップフロップ112の出力値が不一致のときに第1のフリップフロップ111の出力にしたがって第2のドライバ回路22を駆動させ、第1のフリップフロップ11及び第2のフリップフロップ112の出力値が一致したときに第2のドライバ回路22の動作を停止させる制御回路12とを有する構成である。なお、第1のフリップフロップ111及び第2のフリップフロップ112は、それぞれ図1に示したレジスタに相当する。
【0032】
第1のドライバ回路21は、プッシュプル接続されたpチャネルMOSFET及びnチャネルMOSFETを有する構成であり、例えば、各トランジスタのサイズをそれぞれ最適化することで出力インピーダンスが伝送線路の特性インピーダンスと整合される。
【0033】
また、第2のドライバ回路22は、プッシュプル接続されたpチャネルMOSFET及びnチャネルMOSFETを有する構成であり、第1のドライバ回路21と同時に駆動したときにAC性能として所望の立ち上がり時間/立ち下がり時間が得られる出力インピーダンスに設定される。
【0034】
制御回路12は、第1のフリップフロップ111の出力にしたがって第1のドライバ回路21のpチャネルMOSFET及びnチャネルMOSFETに駆動信号をそれぞれ供給するインバータ121と、第1のフリップフロップ111の出力値(QB)と第2のフリップフロップ112の出力値(QB)の論理和を出力する第1の論理和ゲート122と、第1のフリップフロップ111の出力値(QB)と第2のフリップフロップ112の出力値(QB)の論理積を出力する第1の論理積ゲート123と、第2のドライバ回路22のpチャネルMOSFETのゲートへ第1のフリップフロップ111の出力値(Q)と第1の論理和ゲート122の論理積を出力する第2の論理積ゲート124と、第2のドライバ回路22のnチャネルMOSFETのゲートへ第1のフリップフロップ111の出力値(Q)と第1の論理積ゲート123の論理和を出力する第2の論理和ゲート125とを有する構成である。
【0035】
図4に示すように、本実施例の出力バッファ回路では、データ信号として2クロック連続して“1”が供給された場合は、第1の論理和ゲート122から“0”が出力(dpelp)され、第2のドライバ回路22のpチャネルMOSFETがOFFされ、伝送線路には第1のドライバ回路21のpチャネルMOSFETのみでデータ信号が送出される。また、データ信号として2クロック連続して“0”が供給された場合は、第1の論理積ゲート123から“1”が出力(dpeln)され、第2のドライバ回路22のnチャネルMOSFETがOFFされ、伝送線路には第1のドライバ回路21のnチャネルMOSFETのみでデータ信号が送出される。
【0036】
このような状態はそれぞれデータ信号が遷移するまで維持され、第1の論理和ゲート122の出力(dpelp)は、データ信号が“1”から“0”に遷移した後の最初のクロックの立ち上がりに同期して“0”から“1”に切り換わる。続いて、データ信号が“0”から“1”に遷移すると、遷移後の最初のクロックの立ち上がりに同期して第1のフリップフロップ111から“1”が出力され、第2の論理積ゲート124から“0”が出力されて第2のドライバ回路22のpチャネルMOSFETがONされる。
【0037】
一方、第1の論理積ゲート123の出力(dpeln)は、データ信号が“0”から“1”に遷移した後の最初のクロックの立ち上がりに同期して“1”から“0”に切り換わる。続いて、データ信号が“1”から“0”に遷移すると、遷移後の最初のクロックの立ち上がりに同期して第1のフリップフロップ111から“0”が出力され、第2の論理和ゲート125から“1”が出力されて第2のドライバ回路22のnチャネルMOSFETがONされる。
【0038】
すなわち、データ信号が“0”から“1”に遷移したときには、遷移後の最初のクロックの立ち上がりに同期して、第1のドライバ回路21のpチャネルMOSFET及び第2のドライバ回路22のpチャネルMOSFETにより伝送線路に“1”が送出され、データ信号が“1”から“0”に遷移したときには、遷移後の最初のクロックの立ち上がりに同期して、第1のドライバ回路21のnチャネルMOSFET及び第2のドライバ回路22のnチャネルMOSFETにより伝送線路に“0”が送出される。
【0039】
したがって、本実施例の構成によれば、内部回路から供給されるデータ信号が遷移する場合は第1のドライバ回路21及び第2のドライバ回路22で並列に駆動され、出力バッファ回路の出力インピーダンスが小さくなって駆動能力が向上される。また、データ信号が同じ値で2クロック連続する場合は第1のドライバ回路21のみで駆動され、出力バッファ回路の出力インピーダンスが伝送線路の特性インピーダンスに整合される。よって、AC性能が向上してデータ信号の立ち上がり時間/立ち下がり時間が短くなると共に伝送線路内での反射ノイズの発生が抑制されてアイ・ダイアグラムの開口を大きくすることができる。
【0040】
(第2実施例)
図5は本発明の出力バッファ回路の第2実施例の構成を示す回路図である。
【0041】
本実施例の出力バッファ回路は、信号判定回路が備える制御回路が第1実施例と異なった構成である。その他の構成は第1実施例と同様であるため、その説明は省略する。
【0042】
本実施例の制御回路13は、第1のフリップフロップ(FF0)の出力にしたがって第1のドライバ回路のpチャネルMOSFET及びnチャネルMOSFETに駆動信号をそれぞれ供給する第1のインバータ131と、第1のフリップフロップの出力値(Q)と第2のフリップフロップ(FF1)の出力値(Q)の論理積を出力する第1の論理積ゲート132と、第1のフリップフロップの反転出力値(QB)と第2のフリップフロップの反転出力値(QB)の論理積を出力する第2の論理積ゲート133と、第2のドライバ回路のpチャネルMOSFETに駆動信号を供給する、直列に接続された第1のトランスファーゲート134及び第2のトランスファーゲート135と、第2のドライバ回路のnチャネルMOSFETに駆動信号を供給する、直列に接続された第3のトランスファーゲート136及び第4のトランスファーゲート137と、第1の論理積ゲート132の出力にしたがって第1のトランスファーゲート134及び第2のトランスファーゲート135をそれぞれ動作させる第2のインバータ138及び第3のインバータ139と、第2の論理積ゲート133の出力にしたがって第3のトランスファーゲート136及び第4のトランスファーゲート137をそれぞれ動作させる第4のインバータ140及び第5のインバータ141とを有する構成である。なお、第2のトランスファーゲート137と第4のトランスファーゲート137とは直列に接続され、それらの接続点は第1のインバータ131の出力に接続されている。
【0043】
このような構成において、本実施例の出力バッファ回路では、第1実施例と同様に、データ信号として2クロック連続して“1”が供給された場合は、第1の論理積ゲート132から“0”が出力(dpelp)され、第1のトランスファーゲート134がONされ、第2のトランスファーゲート135がOFFされて第2のドライバ回路のpチャネルMOSFETがOFFされ、伝送線路には第1のドライバ回路のpチャネルMOSFETのみでデータ信号が送出される。また、データ信号として2クロック連続して“0”が供給された場合は、第2の論理積ゲート133から“1”が出力(dpeln)され、第3のトランスファーゲート136がONされ、第4のトランスファーゲート137がOFFされ、伝送線路には第1のドライバ回路のnチャネルMOSFETのみでデータ信号が送出される。
【0044】
このような状態はそれぞれデータ信号が遷移するまで維持され、第1の論理積ゲート132の出力(dpelp)は、データ信号が“1”から“0”に遷移した後の最初のクロックの立ち上がりに同期して“0”から“1”に切り換わる。続いて、データ信号が“0”から“1”に遷移すると、遷移後の最初のクロックの立ち上がりに同期して第1のインバータ131から“0”が出力され、第1のトランスファーゲート134がOFFされ、第2のトランスファーゲート135がONされて第2のドライバ回路のpチャネルMOSFETがONされる。
【0045】
一方、第2の論理積ゲート133の出力(dpeln)は、データ信号が“0”から“1”に遷移した後の最初のクロックの立ち上がりに同期して“1”から“0”に切り換わる。続いて、データ信号が“1”から“0”に遷移すると、遷移後の最初のクロックの立ち上がりに同期して第1のインバータ131から“1”が出力され、第3のトランスファーゲート136がOFFされ、第4のトランスファーゲート137がONされて第2のドライバ回路のnチャネルMOSFETがONされる。
【0046】
すなわち、データ信号が“0”から“1”に遷移したときには、遷移後の最初のクロックの立ち上がりに同期して、第1のドライバ回路のpチャネルMOSFET及び第2のドライバ回路のpチャネルMOSFETにより伝送線路に“1”が送出され、データ信号が“1”から“0”に遷移したときには、遷移後の最初のクロックの立ち上がりに同期して、第1のドライバ回路のnチャネルMOSFET及び第2のドライバ回路のnチャネルMOSFETにより伝送線路に“0”が送出される。
【0047】
したがって、本実施例の構成でも、第1実施例と同様に、AC性能が向上してデータ信号の立ち上がり時間/立ち下がり時間が短くなると共に伝送線路内での反射ノイズの発生が抑制されてアイ・ダイアグラムの開口を大きくすることができる。
【0048】
さらに、本実施例の構成では、第2のドライバ回路を駆動する回路としてトランスファーゲートを用いているため、第1実施例で示した論理ゲートを用いる構成に比べてpチャネルMOSFET及びnチャネルMOSFETのON/OFF時のスルーレートを速くすることができる。したがって、第1のドライバ回路と第2のドライバ回路の動作タイミングをより一致させることができる。
【0049】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【0050】
内部回路から供給されるデータ信号が遷移する場合は出力バッファ回路の出力インピーダンスが小さくなるために駆動能力が向上し、データ信号が同じ値で所定数だけ連続する場合は出力バッファ回路の出力インピーダンスが伝送線路の特性インピーダンスと整合される。
【0051】
したがって、AC性能が向上して立ち上がり時間/立ち下がり時間が短縮されると共に、反射ノイズが抑制されてデータ転送時のアイ・ダイアグラムの開口を十分に大きくすることができる。
【図面の簡単な説明】
【図1】本発明の出力バッファ回路の一構成例を示すブロック図である。
【図2】図1に示した出力バッファ回路から送信されるデータのアイ・ダイアグラム波形の一例を示す模式図である。
【図3】本発明の出力バッファ回路の第1実施例の構成を示す回路図である。
【図4】図3に示した出力バッファ回路の動作を示すタイミングチャートである。
【図5】本発明の出力バッファ回路の第2実施例の構成を示す回路図である。
【図6】信号受信側で行う並列終端の一例を示す回路図である。
【図7】信号送信側で行う直列終端の一例を示す回路図である。
【図8】転送データのアイ・ダイアグラム波形の一例を示す模式図である。
【符号の説明】
1 信号判定回路
21〜2n ドライバ回路
111〜11m レジスタ
12、13 制御回路
21 第1のドライバ回路
22 第2のドライバ回路
111 第1のフリップフロップ
112 第2のフリップフロップ
121 インバータ
122 第1の論理和ゲート
123、132 第1の論理積ゲート
124、133 第2の論理積ゲート
125 第2の論理和ゲート
131 第1のインバータ
134 第1のトランスファーゲート
135 第2のトランスファーゲート
136 第3のトランスファーゲート
137 第4のトランスファーゲート
138 第2のインバータ
139 第3のインバータ
140 第4のインバータ
141 第5のインバータ
Claims (5)
- 半導体集積回路装置の内部回路から供給されるデータ信号を伝送線路へ送出するための出力バッファ回路であって、
前記データ信号を前記伝送線路へそれぞれ所定の出力インピーダンスで送出する、並列に接続された複数のドライバ回路と、
前記内部回路から供給されるデータ信号が同じ値で所定数だけ連続する場合は、前記複数のドライバ回路による出力インピーダンスが前記伝送線路の特性インピーダンスと一致するように、前記データ信号にしたがって所定数のドライバ回路を駆動させ、前記内部回路から供給されるデータ信号の値が遷移する場合は、前記複数のドライバ回路による出力インピーダンスが前記伝送線路の特性インピーダンスよりも小さくなるように、前記データ信号にしたがって所定数のドライバ回路を駆動させる信号判定回路と、
を有する出力バッファ回路。 - 半導体集積回路装置の内部回路から供給されるデータ信号を伝送線路へ送出するための出力バッファ回路であって、
前記伝送線路の特性インピーダンスと等しい出力インピーダンスで、前記伝送線路へ前記データ信号を送出する第1のドライバ回路と、
前記伝送線路の特性インピーダンスよりも小さい出力インピーダンスで前記伝送線路へ前記データ信号を送出するために前記第1のドライバ回路と共に駆動される、前記第1のドライバ回路と並列に接続された第2のドライバ回路と、
前記内部回路から供給されるデータ信号が同じ値で2つ連続する場合は、前記データ信号にしたがって前記第1のドライバ回路のみ駆動させ、前記内部回路から供給されるデータ信号の値が遷移する場合は、前記データ信号にしたがって前記第1のドライバ回路及び前記第2のドライバ回路をそれぞれ駆動させる信号判定回路と、
を有する出力バッファ回路。 - 前記信号判定回路は、
前記内部回路から供給されるデータ信号をそれぞれシステムクロックのタイミングでそれぞれラッチする、直列に接続された第1のフリップフロップ及び第2のフリップフロップと、
前記第1のフリップフロップの出力にしたがって前記第1のドライバ回路を駆動させると共に、前記第1のフリップフロップ及び前記第2のフリップフロップの出力値が不一致のときに前記第1のフリップフロップの出力にしたがって前記第2のドライバ回路を駆動させ、前記第1のフリップフロップ及び前記第2のフリップフロップの出力値が一致したときに前記第2のドライバ回路の動作を停止させる制御回路と、
を有する請求項2記載の出力バッファ回路。 - 前記制御回路は、
前記第1のフリップフロップの出力にしたがって前記第1のドライバ回路に駆動信号を供給するインバータと、
前記第1のフリップフロップの出力値と第2のフリップフロップの出力値の論理和を出力する第1の論理和ゲートと、
前記第1のフリップフロップの出力値と前記第2のフリップフロップの出力値の論理積を出力する第1の論理積ゲートと、
前記第2のドライバ回路のpチャネルMOSFETのゲートへ前記第1のフリップフロップの出力値と前記第1の論理和ゲートの論理積を出力する第2の論理積ゲートと、
前記第2のドライバ回路のnチャネルMOSFETのゲートへ前記第1のフリップフロップの出力値と第1の論理積ゲートの論理和を出力する第2の論理和ゲートと、
を有する請求項3記載の出力バッファ回路。 - 前記制御回路は、
前記第1のフリップフロップの出力にしたがって前記第1のドライバ回路に駆動信号を供給する第1のインバータと、
前記第1のフリップフロップの出力値と第2のフリップフロップの出力値の論理積を出力する第1の論理積ゲートと、
前記第1のフリップフロップの反転出力値と前記第2のフリップフロップの反転出力値の論理積を出力する第2の論理積ゲートと、
前記第2のドライバ回路のpチャネルMOSFETに駆動信号を供給する、直列に接続された第1のトランスファーゲート及び第2のトランスファーゲートと、
前記第2のドライバ回路のnチャネルMOSFETに駆動信号を供給する、直列に接続された第3のトランスファーゲート及び第4のトランスファーゲートと、
前記第1の論理積ゲートの出力にしたがって前記第1のトランスファーゲート及び第2のトランスファーゲートをそれぞれ動作させる第2のインバータ及び第3のインバータと、
前記第2の論理積ゲートの出力にしたがって前記第3のトランスファーゲート及び前記第4のトランスファーゲートをそれぞれ動作させる第4のインバータ及び第5のインバータと、
を有する請求項3記載の出力バッファ回路。
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