TWI822389B - 輸出驅動器以及輸出驅動方法 - Google Patents

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Abstract

一種輸出驅動器，包含第一預驅動電路、第一驅動電路、第二預驅動電路、第二驅動電路以及回授網路。第一預驅動電路接收第一資料輸入訊號來產生第一預驅動輸出訊號。第一驅動電路接收第一預驅動輸出訊號來產生第一資料輸出訊號。第二預驅動電路預接收第二資料輸入訊號來產生第二預驅動輸出訊號，其中第一資料訊號以及第二資料輸入訊號為輸出驅動器的差動輸入。第二驅動電路接收第二預驅動輸出訊號來產生第二資料輸出訊號。回授網路依據第一資料輸出訊號以及第二資料輸出訊號，對第一預驅動輸出訊號以及第二預驅動輸出訊號執行拴鎖操作。

Description

輸出驅動器以及輸出驅動方法
本發明係有關於輸出驅動器設計，尤指一種使用回授網路來實現迴轉率削減(slew rate reduction)的輸出驅動器以及相關的輸出驅動方法。
半導體裝置中所使用的輸出驅動器是用來根據來自內部元件的資料以驅動外部元件的驅動電路，輸出驅動器的迴轉率(slew rate)是一種表示輸出訊號的電壓位準多快產生改變的指標，其可被定義為單位時間中電壓位準變化的斜率，因此，較大的迴轉率即是表示輸出訊號具有較陡峭的斜率，這代表電壓位準在較短時間內產生改變。一般來說，迴轉率削減可用來減輕電磁干擾(electromagnetic interference,EMI)的問題，然而，傳統迴轉率削減設計並不具有成本效益(cost effective)且遭受效能不佳的困擾，故極需一種創新的迴轉率削減設計。
本發明的目的之一在於提出一種使用回授網路來實現迴轉率削減的輸出驅動器以及相關的輸出驅動方法。
在本發明的一個實施例中，揭露一種輸出驅動器，該輸出驅動器包含一第一預驅動電路、一第一驅動電路、一第二預驅動電路、一第二驅動電路以及一回授網路。該第一預驅動電路用以接收一第一資料輸入訊號來產生一第 一預驅動輸出訊號。該第一驅動電路，用以接收該第一預驅動輸出訊號來產生一第一資料輸出訊號。該第二預驅動電路用以接收一第二資料輸入訊號來產生一第二預驅動輸出訊號。該第二驅動電路用以接收該第二預驅動輸出訊號來產生一第二資料輸出訊號，其中該第一資料輸入訊號與該第二資料輸入訊號為該輸出驅動器之一差動輸入。該回授網路用以依據該第一資料輸出訊號以及該第二資料輸出訊號，來對該第一預驅動輸出訊號以及該第二預驅動輸出訊號執行一拴鎖操作。
在本發明的另一個實施例中，揭露一種輸出驅動方法。該輸出驅動方法包含：接收一第一資料輸入訊號來產生一第一預驅動輸出訊號；接收該第一預驅動輸出訊號來產生一第一資料輸出訊號；接收一第二資料輸入訊號來產生一第二預驅動輸出訊號，其中該第一資料輸入訊號與該第二資料輸入訊號為一差動輸入；接收該第二預驅動輸出訊號來產生一第二資料輸出訊號；以及依據該第一資料輸出訊號以及該第二資料輸出訊號，來對該第一預驅動輸出訊號以及該第二預驅動輸出訊號執行一拴鎖操作。
在本發明的再另一個實施例中，揭露一種輸出驅動器。該輸出驅動器包含一第一驅動電路、一第一預驅動電路以及一回授網路。該第一預驅動電路用以將一第一預驅動輸出訊號輸入至該第一驅動電路之一輸入埠，來驅動該第一驅動電路。該回授網路用以於該第一驅動電路之該輸入埠發生一電壓位準轉換的期間，提供一第二訊號予該第一驅動電路，該第二訊號具有與該第一預驅動輸出訊號相同的該電壓位準轉換，但延遲落後於該第一預驅動輸出訊號。
100,300,400,500,600,700,800,900,1000:輸出驅動器
102,302,402,502,602,702,802,902,1002:回授網路
304,306,404,406,504,506,604,606,704,706,804,806,904,906,1004,1006:回授路徑
I1,I2:預驅動電路
I3,I4:驅動電路
I5,I6,I7,I8,I9,I10,I11,I12:反相器電路
DATA,
Figure 111138563-A0305-02-0020-129
:資料輸入訊號
DATA_in,
Figure 111138563-A0305-02-0020-130
:預驅動輸出訊號
DATA_out,
Figure 111138563-A0305-02-0020-131
:資料輸出訊號
VDD:高邏輯準位
VSS:低邏輯準位
dV:電壓增量
dVxA:電壓減量
-A:負増益
T1,T2:時段
T,T’:轉換的所需時間
EN,EN1,EN2:致能訊號
第1圖為本發明一實施例之具備有效迴轉率削減的輸出驅動器的示意圖。
第2圖為傳統輸出驅動器(不具有回授網路)以及本案所提出之輸出驅動器(具有回授網路)雙方之間的比較的示意圖。
第3圖為本發明一實施例之採用基於反相器之回授網路的第一種輸出驅動器的示意圖。
第4圖為本發明一實施例之採用基於反相器之回授網路的第二種輸出驅動器的示意圖。
第5圖為本發明一實施例之採用基於反相器之回授網路的第三種輸出驅動器的示意圖。
第6圖為本發明一實施例之採用基於反相器之回授網路的第四種輸出驅動器的示意圖。
第7圖為本發明一實施例之採用基於反相器之回授網路的第五種輸出驅動器的示意圖。
第8圖為本發明一實施例之採用基於反相器之回授網路的第六種輸出驅動器的示意圖。
第9圖為本發明一實施例之採用基於反相器之回授網路的第七種輸出驅動器的示意圖。
第10圖為本發明一實施例之採用基於反相器之回授網路的第八種輸出驅動器的示意圖。
在說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬技術領域具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱 呼同一個元件，本說明書及申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及申請專利範圍當中所提及的“包含”及“包括”為一開放式的用語，故應解釋成“包含但不限定於”。此外，“耦接”或“耦合”一詞在此包含任何直接及間接的電性連接手段，因此，若文中描述一第一裝置耦接至一第二裝置，則代表該第一裝置可直接電性連接於該第二裝置，或者通過其它裝置和連接手段間接地電性連接至該第二裝置。
一般而言，傳統迴轉率削減設計會因為使用電容陣列(capacitor array)而佔用很大的晶粒面積，或者是因為在前一級使用電阻-電容(resistor-capacitor,RC)控制而呈現不明顯的調校效果，因此，極需一種創新的迴轉率削減設計，其可有效地降低輸出驅動器的迴轉率，且無需佔用很大的晶片面積。
第1圖為本發明一實施例之具備有效迴轉率削減的輸出驅動器的示意圖。舉例來說，但本發明不限於此，輸出驅動器100可以是串行器/解串器(Serializer/Deserializer,SerDes)電路的傳送(transmission,TX)輸出驅動器。如第1圖所示，輸出驅動器100包含複數個預驅動電路(pre-driver circuit)I1、I2、複數個驅動電路(driver circuit)I3、I4以及一回授網路(feedback network)102。輸出驅動器100接收一差動輸入(包含資料輸入訊號DATA以及資料輸入訊號
Figure 111138563-A0305-02-0007-30
)。預驅動電路I1與後續的驅動電路I3位於一訊號路徑，以及預驅動電路I2與後續的驅動電路I4則是位於另一訊號路徑。明確來說，預驅動電路I1是用以接收資料輸入訊號DATA以產生一預驅動輸出訊號
Figure 111138563-A0305-02-0007-37
，驅動電路I3是用以接收預驅動輸出訊號
Figure 111138563-A0305-02-0007-134
以產生一資料輸出訊號DATA_out，預驅動電路I2是用以接收 資料輸入訊號
Figure 111138563-A0305-02-0008-23
(其為資料輸入訊號DATA的反相版本)以產生一預驅動輸出訊號DATA_in，驅動電路I4是用以接收預驅動輸出訊號DATA_in以產生一資料輸出訊號
Figure 111138563-A0305-02-0008-27
(其為資料輸出訊號DATA_out的反相版本)。回授網路102是用以依據資料輸出訊號DATA_out以及資料輸出訊號
Figure 111138563-A0305-02-0008-40
，來對預驅動輸出訊號
Figure 111138563-A0305-02-0008-42
與預驅動輸出訊號DATA_in執行一拴鎖操作(latching operation)。於本實施例中，當資料輸入訊號DATA與資料輸入訊號
Figure 111138563-A0305-02-0008-44
具有位準轉換(level transition)時，回授網路102可另作為迴轉率控制電路，舉例來說，回授網路102可以提供有效迴轉率削減予輸出驅動器100以減輕電磁干擾的問題，且無需佔用很大的晶片面積。
第2圖為傳統輸出驅動器(不具有回授網路102)以及本案所提出之輸出驅動器(具有回授網路102)雙方之間的比較的示意圖。當預驅動輸出訊號
Figure 111138563-A0305-02-0008-45
被傳統輸出驅動器(不具有回授網路102)的預驅動電路I1所驅動而具有自低邏輯位準(例如VSS)至高邏輯位準(例如VDD)的轉換時，預驅動輸出訊號
Figure 111138563-A0305-02-0008-46
在時段T2中會具有電壓增量(voltage increment)dV，以及資料輸出訊號DATA_out會因為驅動電路I3的負増益-A而在時段T2中具有電壓減量(voltage decrement)dVxA。當預驅動輸出訊號
Figure 111138563-A0305-02-0008-51
被本案所提出之輸出驅動器100(具有回授網路102)的預驅動電路I1所驅動而具有自低邏輯位準(例如VSS)至高邏輯位準(例如VDD)的轉換時，預驅動輸出訊號
Figure 111138563-A0305-02-0008-52
在時段T1中具有電壓增量dV，以及資料輸出訊號DATA_out會因為驅動電路I3的負増益-A而在時段T1中具有電壓減量dVxA，其中T1>T2。為了提供更佳的觀測，圖示中的波形被誇大顯示，使得有關於傳統輸出驅動器的dVxA看起來不同於有關於本案所提出之輸出驅動器100的dVxA，然而，兩者大致上是要相同的。相較於傳統輸出驅動器(不具有回授網路102)，本案所提出之輸出驅動器100(具有回授 網路102)可產生具有較低迴轉率的資料輸出訊號DATA_out，既然本案所提出之輸出驅動器100(具有回授網路102)所輸出的資料輸出訊號DATA_out的迴轉率可有效地低於傳統輸出驅動器(不具有回授網路102)所輸出的資料輸出訊號DATA_out的迴轉率，因此完成高邏輯位準(例如VDD)至低邏輯位準(例如VSS)之轉換的所需時間T會遠長於T’，如第2圖所示，回授網路102可以提供有效的迴轉率削減予輸出驅動器100，以減輕電磁干擾的問題。
於本發明的一些實施例中，回授網路102可以用反相器(inverter)，像是互補金氧半導體(complementary metal-oxide semiconductor,CMOS)反相器，來加以實作，由於沒有使用任何電容陣列，故回授網路102不會佔用很大的晶片面積。為了更佳理解本發明的技術特徵，回授網路102的多種電路設計會參照伴隨的圖示來加以說明。
第3圖為本發明一實施例之採用基於反相器之回授網路的第一種輸出驅動器的示意圖。輸出緩衝器300是基於第1圖所示之輸出緩衝器架構，並具有回授網路302(由複數個反相器電路I5、I6、I7、I8所實作)，回授網路302具有兩個回授路徑304、306，且每一回授路徑具有串接的偶數個反相器電路，如第3圖所示，回授路徑304耦接於驅動電路I4的輸出埠與預驅動電路I1的輸出埠之間，而回授路徑306則是耦接於驅動電路I3的輸出埠與預驅動電路I2的輸出埠之間，其中兩個反相器電路I5、I7位於回授路徑304上，以及兩個反相器電路I6、I8位於回授路徑306上。每個反相器電路可以於其輸入電壓具有低邏輯準位(例如VSS)時驅動其輸出電壓朝向高邏輯位準(例如VDD)，以及可以於其輸入電壓具有高邏輯準位(例如VDD)時驅動其輸出電壓朝向低邏輯位準(例如VSS)。此外，反相器電路I5、I6、I7、I8是由致能訊號EN所控制，當反相器電路I5、I6、I7、I8被致能 訊號EN所啟用(例如EN=1)時，迴轉率削減功能會運行，而當反相器電路I5、I6、I7、I8被致能訊號EN所關閉(例如EN=0)時，迴轉率削減功能則不會運行。
考慮差動輸入(包含資料輸入訊號DATA與資料輸入訊號
Figure 111138563-A0305-02-0010-19
)所代表的二進位數值分別由”1”改變至”0”以及由”0”改變至”1”的一個例子。預驅動輸出訊號
Figure 111138563-A0305-02-0010-132
被輸出驅動器300的預驅動電路I1所驅動而具有自低邏輯位準(例如VSS)至高邏輯位準(例如VDD)的轉換，資料輸出訊號DATA_out被輸出驅動器300的驅動電路I3所驅動而具有自高邏輯位準(例如VDD)至低邏輯位準(例如VSS)的轉換，預驅動輸出訊號DATA_in被輸出驅動器300的預驅動電路I2所驅動而具有自高邏輯位準(例如VDD)至低邏輯位準(例如VSS)的轉換，以及資料輸出訊號
Figure 111138563-A0305-02-0010-56
被輸出驅動器300的驅動電路I4所驅動而具有自低邏輯位準(例如VSS)至高邏輯位準(例如VDD)的轉換。
由於反相器電路I6、I8本身固有的傳播延遲(propagation delay)，反相器電路I8所驅動的輸出電壓可能不會立即對位準轉換有所回應，且可能會於預驅動電路I2正在驅動預驅動輸出訊號DATA_in以使其具有自高邏輯準位(例如VDD)至低邏輯準位(例如VSS)的轉換時仍然會高於預驅動電路I2所驅動的輸出電壓，如此一來，於預驅動電路I2正在驅動預驅動輸出訊號DATA_in以使其具有自高邏輯準位(例如VDD)至低邏輯準位(例如VSS)的轉換時，回授路徑306會嘗試將預驅動輸出訊號DATA_in拴鎖在較高的電壓，因此，預驅動輸出訊號DATA_in的迴轉率便可在位準轉換期間被回授路徑306所降低。
同樣地，由於反相器電路I5、I7本身固有的傳播延遲，反相器電路I7所驅動的輸出電壓可能不會立即對位準轉換有所回應，且可能會於預驅動電路I1 正在驅動預驅動輸出訊號
Figure 111138563-A0305-02-0011-57
以使其具有自低邏輯準位(例如VSS)至高邏輯準位(例如VDD)的轉換時仍然會低於預驅動電路I1所驅動的輸出電壓，如此一來，於預驅動電路I1正在驅動預驅動輸出訊號
Figure 111138563-A0305-02-0011-59
以使其具有自低邏輯準位(例如VSS)至高邏輯準位(例如VDD)的轉換時，回授路徑304會嘗試將預驅動輸出訊號
Figure 111138563-A0305-02-0011-60
拴鎖在較低的電壓，因此，預驅動輸出訊號
Figure 111138563-A0305-02-0011-61
的迴轉率便可在位準轉換期間被回授路徑304所降低。
考慮差動輸入(包含資料輸入訊號DATA與資料輸入訊號
Figure 111138563-A0305-02-0011-62
)所代表的二進位數值分別由”0”改變至”1”以及由”1”改變至”0”的另一個例子。預驅動輸出訊號
Figure 111138563-A0305-02-0011-63
被輸出驅動器300的預驅動電路I1所驅動而具有自高邏輯位準(例如VDD)至低邏輯位準(例如VSS)的轉換，資料輸出訊號DATA_out被輸出驅動器300的驅動電路I3所驅動而具有自低邏輯位準(例如VSS)至高邏輯位準(例如VDD)的轉換，預驅動輸出訊號DATA_in被輸出驅動器300的預驅動電路I2所驅動而具有自低邏輯位準(例如VSS)至高邏輯位準(例如VDD)的轉換，以及資料輸出訊號
Figure 111138563-A0305-02-0011-67
被輸出驅動器300的驅動電路I4所驅動而具有自高邏輯位準(例如VDD)至低邏輯位準(例如VSS)的轉換。
由於反相器電路I6、I8本身固有的傳播延遲，反相器電路I8所驅動的輸出電壓可能不會立即對位準轉換有所回應，且可能會於預驅動電路I2正在驅動預驅動輸出訊號DATA_in以使其具有自低邏輯準位(例如VSS)至高邏輯準位(例如VDD)的轉換時仍然會低於預驅動電路I2所驅動的輸出電壓，如此一來，於預驅動電路I2正在驅動預驅動輸出訊號DATA_in以使其具有自低邏輯準位(例如VSS)至高邏輯準位(例如VDD)的轉換時，回授路徑306會嘗試將預驅動輸出訊號DATA_in拴鎖在較低的電壓，因此，預驅動輸出訊號DATA_in的迴轉率便可在位 準轉換期間被回授路徑306所降低。
同樣地，由於反相器電路I5、I7本身固有的傳播延遲，反相器電路I7所驅動的輸出電壓可能不會立即對位準轉換有所回應，且可能會於預驅動電路I1正在驅動預驅動輸出訊號
Figure 111138563-A0305-02-0012-68
以使其具有自高邏輯準位(例如VDD)至低邏輯準位(例如VSS)的轉換時仍然會高於預驅動電路I1所驅動的輸出電壓，如此一來，於預驅動電路I1正在驅動預驅動輸出訊號
Figure 111138563-A0305-02-0012-73
以使其具有自高邏輯準位(例如VDD)至低邏輯準位(例如VSS)的轉換時，回授路徑304會嘗試將預驅動輸出訊號
Figure 111138563-A0305-02-0012-78
拴鎖在較高的電壓，因此，預驅動輸出訊號
Figure 111138563-A0305-02-0012-81
的迴轉率便可在位準轉換期間被回授路徑304所降低。
請注意，預驅動電路I1的驅動能力需要高於回授路徑304的驅動能力，以確保預驅動輸出訊號
Figure 111138563-A0305-02-0012-82
最終可以在”0”與”1”之間成功地轉換，以及預驅動電路I2的驅動能力需要高於回授路徑306的驅動能力，以確保預驅動輸出訊號DATA_in最終可以在”0”與”1”之間成功地轉換。
於本發明的一些實施例中，額外的反相器電路可以加入至回授網路來增加回授網路的延遲(latency)，因而可造成更多的迴轉率削減。第4圖為本發明一實施例之採用基於反相器之回授網路的第二種輸出驅動器的示意圖。輸出驅動器400是基於第1圖所示的輸出驅動器架構，並具有回授網路402(由複數個反相器電路I5、I6、I7、I8、I9、I10所實作)，回授網路402具有兩個回授路徑404、406，且每一回授路徑具有串接的偶數個反相器電路，回授網路302、402之間的主要差異在於回授網路402具有耦接於回授路徑404、406之間額外的反相器電路I9、I10，如第4圖所示，反相器電路I9具有耦接至反相器電路I6之輸出埠以及反相 器電路I8之輸入埠的一輸入埠，並具有耦接至反相器電路I5之輸出埠以及反相器電路I7之輸入埠的一輸出埠；以及反相器電路I10具有其耦接至反相器電路I5之輸出埠以及反相器電路I7之輸入埠的一輸入埠，並具有耦接至反相器電路I6之輸出埠以及反相器電路I8之輸入埠的一輸出埠。此外，反相器電路I5、I6、I7、I8由致能訊號EN1所控制，以及反相器電路I9、I10則由致能訊號EN2所控制。當反相器電路I5、I6、I7、I8被致能訊號EN1所啟用(EN1=1)以及反相器電路I9、I10被致能訊號EN2所關閉(EN2=0)時，則正常的迴轉率削減功能會運行。當反相器電路I5、I6、I7、I8被致能訊號EN1所啟用(EN1=1)以及反相器電路I9、I10被致能訊號EN2所啟用(EN2=1)時，則強化的迴轉率削減功能會運行。當反相器電路I5、I6、I7、I8被致能訊號EN1所關閉(EN1=0)以及反相器電路I9、I10被致能訊號EN2所關閉(EN2=0)時，則沒有迴轉率削減功能會被運行。
關於第4圖所示的實施例，額外的反相器電路I9、I10位於反相器電路I5、I6的輸出側以及位於反相器電路I7、I8的輸入側，因此，反相器電路I9、I10的插入可以增加回授網路402的延遲，但僅會對訊號路徑造成微乎其微的影響。然而，這僅作為範例說明，並非作為本發明的限制，任何使用額外的反相器電路來得到更多迴轉率削減的回授網路設計均落入本發明的範疇。此外，既然額外的反相器電路I9、I10位於反相器電路I5、I6的輸出側，從驅動電路I3、I4的輸出側所看到的輸出阻抗便不會包含反相器電路I9、I10，有鑑於此，在沒有迴轉率削減功能會被運行的情況下，用來降低迴轉率的反相器電路I9、I10並不會對資料輸出訊號DATA_out、
Figure 111138563-A0305-02-0013-86
帶來負載增加的副作用。
第5圖為本發明一實施例之採用基於反相器之回授網路的第三種輸出驅動器的示意圖。輸出驅動器500是基於第1圖所示的輸出驅動器架構，並具 有回授網路502(由複數個反相器電路I5、I6、I7、I8、I9、I10所實作)，回授網路502具有兩個回授路徑504、506，且每一回授路徑具有串接的偶數個反相器電路，回授網路402、502之間的主要差異在於回授網路502具有耦接於回授路徑504、506之間且位於反相器I5、I6之輸入側的額外的反相器電路I9、I10，明確來說，反相器電路I9具有耦接至反相器電路I6之輸入埠的一輸入埠以及耦接至反相器電路I5之輸入埠的一輸出埠，反相器電路I10具有耦接至反相器電路I5之輸入埠的一輸入埠以及耦接至反相器電路I6之輸入埠的一輸出埠，同樣可達到增加回授網路之延遲的目的。
第6圖為本發明一實施例之採用基於反相器之回授網路的第四種輸出驅動器的示意圖。輸出驅動器600是基於第1圖所示的輸出驅動器架構，並具有回授網路602(由複數個反相器電路I5、I6、I7、I8、I9、I10所實作)，回授網路602具有兩個回授路徑604、606，且每一回授路徑具有串接的偶數個反相器電路，回授網路402、602之間的主要差異在於回授網路602具有耦接於回授路徑604、606之間且位於反相器I7、I8之輸出側的額外的反相器電路I9、I10，明確來說，反相器電路I9具有耦接至反相器電路I8之輸出埠的一輸入埠以及耦接至反相器電路I7之輸出埠的一輸出埠，反相器電路I10具有耦接至反相器電路I7之輸出埠的一輸入埠以及耦接至反相器電路I8之輸出埠的一輸出埠，同樣可達到增加回授網路之延遲的目的。
於第3圖~第6圖所示的上述實施例中，回授網路302、402、502、602是透過交叉耦合(cross-coupling)組態來執行拴鎖操作，然而，這僅作為範例說明之用，並未用來作為本發明的限制。
第7圖為本發明一實施例之採用基於反相器之回授網路的第五種輸出驅動器的示意圖。輸出緩衝器700是基於第1圖所示之輸出緩衝器架構，並具有回授網路702(由複數個反相器電路I5、I6、I7、I8、I9、I10所實作)，回授網路702具有兩個回授路徑704、706，且每一回授路徑具有串接的奇數個反相器電路，如第7圖所示，回授路徑704耦接於驅動電路I3的輸出埠與預驅動電路I1的輸出埠之間，而回授路徑706則是耦接於驅動電路I4的輸出埠與預驅動電路I2的輸出埠之間，其中三個反相器電路I5、I7、I9位於回授路徑704上，以及三個反相器電路I6、I8、I10位於回授路徑706上。此外，反相器電路I5、I6、I7、I8、I9、I10是由致能訊號EN所控制，當反相器電路I5、I6、I7、I8、I9、I10被致能訊號EN所啟用(例如EN=1)時，迴轉率削減功能會運行，而當反相器電路I5、I6、I7、I8、I9、I10被致能訊號EN所關閉(例如EN=0)時，迴轉率削減功能則不會運行。
考慮差動輸入(包含資料輸入訊號DATA與資料輸入訊號
Figure 111138563-A0305-02-0015-87
)所代表的二進位數值分別由”1”改變至”0”以及由”0”改變至”1”的一個例子。預驅動輸出訊號
Figure 111138563-A0305-02-0015-88
被輸出驅動器700的預驅動電路I1所驅動而具有自低邏輯位準(例如VSS)至高邏輯位準(例如VDD)的轉換，資料輸出訊號DATA_out被輸出驅動器700的驅動電路I3所驅動而具有自高邏輯位準(例如VDD)至低邏輯位準(例如VSS)的轉換，預驅動輸出訊號DATA_in被輸出驅動器700的預驅動電路I2所驅動而具有自高邏輯位準(例如VDD)至低邏輯位準(例如VSS)的轉換，以及資料輸出訊號
Figure 111138563-A0305-02-0015-89
被輸出驅動器700的驅動電路I4所驅動而具有自低邏輯位準(例如VSS)至高邏輯位準(例如VDD)的轉換。
由於反相器電路I6、I8、I10本身固有的傳播延遲，反相器電路I10所驅動的輸出電壓可能不會立即對位準轉換有所回應，且可能會於預驅動電路I2正在 驅動預驅動輸出訊號DATA_in以使其具有自高邏輯準位(例如VDD)至低邏輯準位(例如VSS)的轉換時仍然會高於預驅動電路I2所驅動的輸出電壓，如此一來，於預驅動電路I2正在驅動預驅動輸出訊號DATA_in以使其具有自高邏輯準位(例如VDD)至低邏輯準位(例如VSS)的轉換時，回授路徑706會嘗試將預驅動輸出訊號DATA_in拴鎖在較高的電壓，因此，預驅動輸出訊號DATA_in的迴轉率便可在位準轉換期間被回授路徑706所降低。
同樣地，由於反相器電路I5、I7、I9本身固有的傳播延遲，反相器電路I9所驅動的輸出電壓可能不會立即對位準轉換有所回應，且可能會於預驅動電路I1正在驅動預驅動輸出訊號
Figure 111138563-A0305-02-0016-91
以使其具有自低邏輯準位(例如VSS)至高邏輯準位(例如VDD)的轉換時仍然會低於預驅動電路I1所驅動的輸出電壓，如此一來，於預驅動電路I1正在驅動預驅動輸出訊號
Figure 111138563-A0305-02-0016-92
以使其具有自低邏輯準位(例如VSS)至高邏輯準位(例如VDD)的轉換時，回授路徑704會嘗試將預驅動輸出訊號
Figure 111138563-A0305-02-0016-95
拴鎖在較低的電壓，因此，預驅動輸出訊號
Figure 111138563-A0305-02-0016-98
的迴轉率便可在位準轉換期間被回授路徑704所降低。
考慮差動輸入(包含資料輸入訊號DATA與資料輸入訊號
Figure 111138563-A0305-02-0016-103
)所代表的二進位數值分別由”0”改變至”1”以及由”1”改變至”0”的另一個例子。預驅動輸出訊號
Figure 111138563-A0305-02-0016-105
被輸出驅動器700的預驅動電路I1所驅動而具有自高邏輯位準(例如VDD)至低邏輯位準(例如VSS)的轉換，資料輸出訊號DATA_out被輸出驅動器700的驅動電路I3所驅動而具有自低邏輯位準(例如VSS)至高邏輯位準(例如VDD)的轉換，預驅動輸出訊號DATA_in被輸出驅動器700的預驅動電路I2所驅動而具有自低邏輯位準(例如VSS)至高邏輯位準(例如VDD)的轉換，以及資料輸出訊號
Figure 111138563-A0305-02-0016-109
被輸出驅動器700的驅動電路I4所驅動而具有自高邏輯位準(例如 VDD)至低邏輯位準(例如VSS)的轉換。
由於反相器電路I6、I8、I10本身固有的傳播延遲，反相器電路I10所驅動的輸出電壓可能不會立即對位準轉換有所回應，且可能會於預驅動電路I2正在驅動預驅動輸出訊號DATA_in以使其具有自低邏輯準位(例如VSS)至高邏輯準位(例如VDD)的轉換時仍然會低於預驅動電路I2所驅動的輸出電壓，如此一來，於預驅動電路I2正在驅動預驅動輸出訊號DATA_in以使其具有自低邏輯準位(例如VSS)至高邏輯準位(例如VDD)的轉換時，回授路徑706會嘗試將預驅動輸出訊號DATA_in拴鎖在較低的電壓，因此，預驅動輸出訊號DATA_in的迴轉率便可在位準轉換期間被回授路徑706所降低。
同樣地，由於反相器電路I5、I7、I9本身固有的傳播延遲，反相器電路I9所驅動的輸出電壓可能不會立即對位準轉換有所回應，且可能會於預驅動電路I1正在驅動預驅動輸出訊號
Figure 111138563-A0305-02-0017-111
以使其具有自高邏輯準位(例如VDD)至低邏輯準位(例如VSS)的轉換時仍然會高於預驅動電路I1所驅動的輸出電壓，如此一來，於預驅動電路I1正在驅動預驅動輸出訊號
Figure 111138563-A0305-02-0017-119
以使其具有自高邏輯準位(例如VDD)至低邏輯準位(例如VSS)的轉換時，回授路徑704會嘗試將預驅動輸出訊號
Figure 111138563-A0305-02-0017-123
拴鎖在較高的電壓，因此，預驅動輸出訊號
Figure 111138563-A0305-02-0017-124
的迴轉率便可在位準轉換期間被回授路徑704所降低。
請注意，預驅動電路I1的驅動能力需要高於回授路徑704的驅動能力，以確保預驅動輸出訊號
Figure 111138563-A0305-02-0017-127
最終可以在”0”與”1”之間成功地轉換，以及預驅動電路I2的驅動能力需要高於回授路徑706的驅動能力，以確保預驅動輸出訊號DATA_in最終可以在”0”與”1”之間成功地轉換。
於本發明的一些實施例中，額外的反相器電路可以加入至回授網路來增加回授網路的延遲，因而可造成更多的迴轉率削減。第8圖為本發明一實施例之採用基於反相器之回授網路的第六種輸出驅動器的示意圖。輸出驅動器800是基於第1圖所示的輸出驅動器架構，並具有回授網路802(由複數個反相器電路I5、I6、I7、I8、I9、I10、I11、I12所實作)，回授網路802具有兩個回授路徑804、806，且每一回授路徑具有串接的奇數個反相器電路，回授網路802、702之間的主要差異在於回授網路802具有耦接至回授路徑804的額外的反相器電路I11以及耦接至回授路徑806的額外的反相器電路I12，如第8圖所示，反相器電路I11具有耦接至反相器電路I7之輸出埠的一輸入埠以及耦接至反相器電路I7之輸入埠的一輸出埠；以及反相器電路I12具有耦接至反相器電路I8之輸出埠的一輸入埠以及耦接至反相器電路I8之輸入埠的一輸出埠。此外，反相器電路I5、I6、I7、I8、I9、I10由致能訊號EN1所控制，以及反相器電路I11、I12由致能訊號EN2所控制。當反相器電路I5、I6、I7、I8、I9、I10被致能訊號EN1所啟用(EN1=1)以及反相器電路I9、I10被致能訊號EN2所關閉(EN2=0)時，則正常的迴轉率削減功能會運行。當反相器電路I5、I6、I7、I8、I9、I10被致能訊號EN1所啟用(EN1=1)以及反相器電路I11、I12被致能訊號EN2所啟用(EN2=1)時，則強化的迴轉率削減功能會運行。當反相器電路I5、I6、I7、I8、I9、I10被致能訊號EN1所關閉(EN1=0)以及反相器電路I11、I12被致能訊號EN2所關閉(EN2=0)，則沒有迴轉率削減功能會被運行。
關於第8圖所示的實施例，額外的反相器電路I11連接在反相器電路I7的兩端以及額外的反相器電路I12連接在反相器電路I8的兩端，因此，反相器電路I11、I12的插入可以增加回授網路802的延遲，且僅會對訊號路徑造成微乎其微的影響。然而，這僅作為範例說明，並非作為本發明的限制，任何使用額外的反 相器電路來得到更多迴轉率削減的回授網路設計均落入本發明的範疇。
第9圖為本發明一實施例之採用基於反相器之回授網路的第七種輸出驅動器的示意圖。輸出驅動器900是基於第1圖所示的輸出驅動器架構，並具有回授網路902(由複數個反相器電路I5、I6、I7、I8、I9、I10、I11、I12所實作)，回授網路902具有兩個回授路徑904、906，且每一回授路徑具有串接的奇數個反相器電路，回授網路802、902之間的主要差異在於回授網路902具有耦接於反相器電路I5之兩端的額外的反相器電路I11以及耦接於反相器電路I6之兩端的額外的反相器電路I12，明確來說，反相器電路I11具有耦接至反相器電路I5之輸出埠的一輸入埠以及耦接至反相器電路I5之輸入埠的一輸出埠，以及反相器電路I12具有耦接至反相器電路I6之輸出埠的一輸入埠以及耦接至反相器電路I6之輸入埠的一輸出埠，同樣可達到增加回授網路之延遲的目的。
第10圖為本發明一實施例之採用基於反相器之回授網路的第八種輸出驅動器的示意圖。輸出驅動器1000是基於第1圖所示的輸出驅動器架構，並具有回授網路1002(由複數個反相器電路I5、I6、I7、I8、I9、I10、I11、I12所實作)，回授網路1002具有兩個回授路徑1004、1006，且每一回授路徑具有串接的奇數個反相器電路，回授網路802、1002之間的主要差異在於回授網路1002具有耦接於反相器電路I9之兩端的額外的反相器電路I11以及耦接於反相器電路I10之兩端的額外的反相器電路I12，明確來說，反相器電路I11具有耦接至反相器電路I9之輸出埠的一輸入埠以及耦接至反相器電路I9之輸入埠的一輸出埠，以及反相器電路I12具有耦接至反相器電路I10之輸出埠的一輸入埠以及耦接至反相器電路I10之輸入埠的一輸出埠，同樣可達到增加回授網路之延遲的目的。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:輸出驅動器
102:回授網路
I1,I2:預驅動電路
I3,I4:驅動電路
DATA,
Figure 111138563-A0305-02-0003-15
:資料輸入訊號
DATA_in,
Figure 111138563-A0305-02-0003-16
:預驅動輸出訊號
DATA_out,
Figure 111138563-A0305-02-0003-17
:資料輸出訊號

Claims (20)

  1. 一種輸出驅動器，包含：一第一預驅動電路，用以接收一第一資料輸入訊號來產生一第一預驅動輸出訊號；一第一驅動電路，用以接收該第一預驅動輸出訊號來產生一第一資料輸出訊號；一第二預驅動電路，用以接收一第二資料輸入訊號來產生一第二預驅動輸出訊號；一第二驅動電路，用以接收該第二預驅動輸出訊號來產生一第二資料輸出訊號，其中該第一資料輸入訊號與該第二資料輸入訊號為該輸出驅動器之一差動輸入；以及一回授網路，用以延遲該第一資料輸出訊號以及該第二資料輸出訊號，並依據延遲後的該第一資料輸出訊號以及延遲後的該第二資料輸出訊號，來對該第一預驅動輸出訊號以及該第二預驅動輸出訊號執行一拴鎖操作，其中該回授網路並未將該第一、第二資料輸出訊號中任一者直接回授至該第一、第二預驅動輸出訊號中任一者。
  2. 如請求項1所述之輸出驅動器，其中該回授網路包含：一第一回授路徑，耦接於該第一驅動電路之一輸出埠以及該第二預驅動電路之一輸出埠之間；以及一第二回授路徑，耦接於該第二驅動電路之一輸出埠以及該第一預驅動電路之一輸出埠之間。
  3. 如請求項2所述之輸出驅動器，其中該第一回授路徑以及該第二回 授路徑中的每一者包含有串接的偶數個反相器電路。
  4. 如請求項3所述之輸出驅動器，其中該第一回授路徑包含一第一反相器電路，該第二回授路徑包含一第二反相器電路，以及該回授網路另包含：一第三反相器電路，具有耦接至該第二反相器電路之一輸出埠的一輸入埠以及耦接至該第一反相器電路之一輸出埠的一輸出埠；以及一第四反相器電路，具有耦接至該第一反相器電路之該輸出埠的一輸入埠以及耦接至該第二反相器電路之該輸出埠的一輸出埠。
  5. 如請求項3所述之輸出驅動器，其中該第一回授路徑包含一第一反相器電路，該第二回授路徑包含一第二反相器電路，以及該回授網路另包含：一第三反相器電路，具有耦接至該第二反相器電路之一輸入埠的一輸入埠以及耦接至該第一反相器電路之一輸入埠的一輸出埠；以及一第四反相器電路，具有耦接至該第一反相器電路之該輸入埠的一輸入埠以及耦接至該第二反相器電路之該輸入埠的一輸出埠。
  6. 如請求項1所述之輸出驅動器，其中該回授網路包含：一第一回授路徑，耦接於該第一驅動電路之一輸出埠以及該第一預驅動電路之一輸出埠之間；以及一第二回授路徑，耦接於該第二驅動電路之一輸出埠以及該第二預驅動電路之一輸出埠之間。
  7. 如請求項6所述之輸出驅動器，其中該第一回授路徑以及該第二回授路徑中的每一者包含有串接的奇數個反相器電路。
  8. 如請求項7所述之輸出驅動器，其中該第一回授路徑包含一第一反相器電路，該第二回授路徑包含一第二反相器電路，以及該回授網路另包含：一第三反相器電路，具有耦接至該第一反相器電路之一輸出埠的一輸入埠以及耦接至該第一反相器電路之一輸入埠的一輸出埠；以及一第四反相器電路，具有耦接至該第二反相器電路之一輸出埠的一輸入埠以及耦接至該第二反相器電路之一輸入埠的一輸出埠。
  9. 如請求項1所述之輸出驅動器，其中該輸出驅動器為一串行器/解串器電路的一部分。
  10. 一種輸出驅動方法，包含：接收一第一資料輸入訊號來產生一第一預驅動輸出訊號；接收該第一預驅動輸出訊號來產生一第一資料輸出訊號；接收一第二資料輸入訊號來產生一第二預驅動輸出訊號，其中該第一資料輸入訊號與該第二資料輸入訊號為一差動輸入；接收該第二預驅動輸出訊號來產生一第二資料輸出訊號；以及延遲該第一資料輸出訊號以及該第二資料輸出訊號，並依據延遲後的該第一資料輸出訊號以及延遲後的該第二資料輸出訊號，來對該第一預驅動輸出訊號以及該第二預驅動輸出訊號執行一拴鎖操作，其中該第一、第二資料輸出訊號中任一者並未直接回授至該第一、第二預驅動輸出訊號中任一者。
  11. 如請求項10所述之輸出驅動方法，其中依據延遲後的該第一資料 輸出訊號以及延遲後的該第二資料輸出訊號，來對該第一預驅動輸出訊號以及該第二預驅動輸出訊號執行該拴鎖操作的步驟包含：依據延遲後的該第二資料輸出訊號，來對該第一預驅動輸出訊號執行該拴鎖操作；以及依據延遲後的該第一資料輸出訊號，來對該第二預驅動輸出訊號執行該拴鎖操作。
  12. 如請求項11所述之輸出驅動方法，其中依據延遲後的該第二資料輸出訊號，來對該第一預驅動輸出訊號執行該拴鎖操作的步驟包含：透過具有串接的偶數個反相器電路之一第一回授路徑來傳遞該第二資料輸出訊號，以對該第一預驅動輸出訊號執行該拴鎖操作；以及依據延遲後的該第一資料輸出訊號，來對該第二預驅動輸出訊號執行該拴鎖操作的步驟包含：透過具有串接的偶數個反相器電路之一第二回授路徑來傳遞該第一資料輸出訊號，以對該第二預驅動輸出訊號執行該拴鎖操作。
  13. 如請求項12所述之輸出驅動方法，其中該第一回授路徑包含一第一反相電路，該第二回授路徑包含一第二反相器電路，以及依據延遲後的該第一資料輸出訊號以及延遲後的該第二資料輸出訊號，來對該第一預驅動輸出訊號以及該第二預驅動輸出訊號執行該拴鎖操作的步驟另包含：將一第三反相器電路之一輸入埠耦接至該第二反相器電路之一輸出埠，以及將該第三反相器電路之一輸出埠耦接至該第一反相器電路之一輸出埠；以及將一第四反相器電路之一輸入埠耦接至該第一反相器電路之該輸出埠，以及 將該第四反相器電路之一輸出埠耦接至該第二反相器電路之該輸出埠。
  14. 如請求項12所述之輸出驅動方法，其中該第一回授路徑包含一第一反相器電路，該第二回授路徑包含一第二反相器電路，以及依據延遲後的該第一資料輸出訊號以及延遲後的該第二資料輸出訊號，來對該第一預驅動輸出訊號以及該第二預驅動輸出訊號執行該拴鎖操作的步驟另包含：將一第三反相器電路之一輸入埠耦接至該第二反相器電路之一輸入埠，以及將該第三反相器電路之一輸出埠耦接至該第一反相器電路之一輸入埠；以及將一第四反相器電路之一輸入埠耦接至該第一反相器電路之該輸入埠，以及將該第四反相器電路之該輸入埠耦接至該第二反相器電路之該輸入埠。
  15. 如請求項10所述之輸出驅動方法，其中依據延遲後的該第一資料輸出訊號以及延遲後的該第二資料輸出訊號，來對該第一預驅動輸出訊號以及該第二預驅動輸出訊號執行該拴鎖操作包含：依據延遲後的該第一資料輸出訊號，來對該第一預驅動輸出訊號執行該拴鎖操作；以及依據延遲後的該第二資料輸出訊號，來對該第二預驅動輸出訊號執行該拴鎖操作。
  16. 如請求項15所述之輸出驅動方法，其中依據延遲後的該第一資料輸出訊號，來對該第一預驅動輸出訊號執行該拴鎖操作的步驟包含：透過具有串接的奇數個反相器電路之一第一回授路徑來傳遞該第一資料輸出訊號，以對該第一預驅動輸出訊號執行該拴鎖操作；以及 依據延遲後的該第二資料輸出訊號，來對該第二預驅動輸出訊號執行該拴鎖操作的步驟包含：透過具有串接的奇數個反相器電路之一第二回授路徑來傳遞該第二資料輸出訊號，以對該第二預驅動輸出訊號執行該拴鎖操作。
  17. 如請求項16所述之輸出驅動方法，其中該第一回授路徑包含一第一反相器電路，該第二回授路徑包含一第二反相器電路，以及依據延遲後的該第一資料輸出訊號以及延遲後的該第二資料輸出訊號，來對該第一預驅動輸出訊號以及該第二預驅動輸出訊號執行該拴鎖操作的步驟另包含：將一第三反相器電路之一輸入埠耦接至該第一反相器電路之一輸出埠，以及將該第三反相器電路之一輸出埠耦接至該第一反相器電路之一輸入埠；以及將一第四反相器電路之一輸入埠耦接至該第二反相器電路之一輸出埠，以及將該第四反相器電路之一輸出埠耦接至該第二反相器電路之一輸入埠。
  18. 如請求項10所述之輸出驅動方法，其中該輸出驅動方法應用於一串行器/解串器電路。
  19. 一種輸出驅動器，包含：一第一驅動電路；一第一預驅動電路，用以將一第一預驅動輸出訊號輸入至該第一驅動電路之一輸入埠，來驅動該第一驅動電路；以及一回授網路，用以於該第一驅動電路之該輸入埠發生一電壓位準轉換的期間，提供一第二訊號予該第一驅動電路之該輸入埠，該第二訊號具有與該 第一預驅動輸出訊號相同的該電壓位準轉換，但延遲落後於該第一預驅動輸出訊號。
  20. 如請求項19所述之輸出驅動器，另包含：一第二驅動電路；以及一第二預驅動電路，用以驅動該第二驅動電路；其中該回授網路基於該第一驅動電路與該第二驅動電路中之一者所輸出之一資料輸出訊號，來提供該第二訊號。
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