JP2007505577A - 共通モードアイドル状態および選択可能なスルーレートを有するＴｘラインドライバ - Google Patents

Abstract

選択可能なスルーレートおよび共通モードアイドル状態を有する送信ラインドライバは、ラインドライバ（１８４）およびプリドライバ（１８２）の間に結合される選択可能なキャパシタのキャパシタアレイ（１８６）を含み、選択可能なキャパシタによってスルーレートが選択されてもよい。共通モードアイドル状態は、選択可能なスイッチ（２１４、２１５）（記載される実施例におけるＭＯＳＦＥＴ）を、プリドライバにバイアス電流を与えるミラーデバイス（１９８）に結合することによって与えられ、スイッチによってバイアス電流が除去されるときに、プリドライバは回路に対する電源電圧に等しい出力信号を生成する。したがって、ラインドライバの差動対（２０２、２０４）はともにバイアスをかけられてオンにされ、共通モードアイドル状態を与える。共通モードアイドル状態は論理１に対する出力信号の大きさの半分に等しい。

Description

発明の背景
発明の技術分野
この発明は一般的に通信システムに関し、より特定的にはそこで用いられるラインドライバ回路に関する。

関連技術の説明
通信システムは、たとえば電話、ファクシミリ機、コンピュータ、テレビジョン受信機、携帯電話、パーソナルデジタルアシスタントなどを含む複数のエンドユーザ装置の間で大量のデータを移送することが公知である。また、こうした通信システムは、ローカルエリアネットワーク（ＬＡＮ）、および／またはスタンドアロン通信システムであるかもしくは他のＬＡＮに相互接続されるワイドエリアネットワーク（ＷＡＮ）、および／または公衆交換電話網（ＰＳＴＮ）、パケット交換データ網（ＰＳＤＮ）、統合サービスデジタル網（ＩＳＤＮ）もしくはインターネットの部分としてのＷＡＮであってもよいことが公知である。さらに、通信システムはデータの移送を容易にするための複数のシステム設備を含むことが公知である。こうしたシステム設備は、ルータ、スイッチ、ブリッジ、ゲートウェイ、プロトコル変換器、フレームリレー、構内交換などを含むがそれに制限されない。

通信システム内のデータの移送は、データ伝達の保全性およびデータ伝達に対するアクセスの公平性を確実にする１つまたはそれ以上の規格によって管理される。たとえば、１秒当り１０メガビット、１秒当り１００メガビット、１秒当り１ギガビットおよびそれを超えるデータ速度での通信システム内のシリアル伝送を管理するさまざまなイーサネット（登録商標）規格がある。たとえば同期型光ネットワーク（ＳＯＮＥＴ）は、１秒当り１０ギガビットを必要とする。こうした規格に従って、通信システムの多くのシステム構成要素およびエンドユーザ装置はシリアル伝送経路を介してデータを移送する。しかし、システム構成要素およびエンドユーザ装置は内部ではパラレルの態様でデータを処理する。このため、各システム構成要素およびエンドユーザ装置は、シリアルデータを受取って、情報を失うことなくそのシリアルデータをパラレルデータに変換する必要がある。

高速シリアル伝送からの情報の正確な回復のためには、典型的には受取られたシリアルデータ速度に等しいか、またはそれよりも高いクロック速度で動作するトランシーバ構成要素が必要である。クロック速度がより高くなると、クロックおよび／またはデータを回復するために信号の厳密な整列を必要とする先行技術のクロック回復回路の有用性が制限される。データ速度が高くなると、回復回路のフィードバックループが正しく動作するためにより大きな帯域幅が必要となる。いくつかの先行技術の設計は帯域幅が制限される。

データスループットの要求が増加するにつれて、高速シリアルトランシーバに対する要求も増加している。増加するスループット要求のために、いくつかの現在の集積回路製造プロセスが作動限界に押しやられており、集積回路処理限界（たとえばデバイス寄生、トレースサイズ、伝搬遅延、デバイスサイズなど）および集積回路（ＩＣ）製作限界（たとえばＩＣレイアウト、パッケージングの周波数応答、ボンディングワイヤの周波数応答など）によって、高速シリアルトランシーバが過剰なジッタ挙動および／またはノイズ挙動
なしに動作し得る速度が制限されている。

高速シリアルトランシーバに対するさらなる代替案は、本質的により大きな速度を提供するＩＣ技術を用いることである。たとえば、相補型金属酸化膜半導体（ＣＭＯＳ）プロセスからシリコンゲルマニウムまたはガリウムヒ素プロセスへの切換えは、集積回路トランシーバがより大きな速度で動作することを可能にするが、製造コストがかなり増加する。ＣＭＯＳはより費用効果が大きく、より容易なシステム集積を提供する。現在、通信システムを含むほとんどの商業的段階の適用にとって、こうした代替的な集積回路製作プロセスは広範に使用するにはあまりにもコストが高すぎる。

高速データ通信システムを含む最近の通信システムは典型的に、信号トレース、束ねられたデータライン、バックプレーンなどによって互いに通信する複数の回路基板を含む。したがって、高速データ通信トランシーバ装置の設計者はしばしば、特定の装置の性能に関する相反する設計目標を有する。たとえば、多くの異なる通信プロトコルは、ＯＣ４８に対する１秒当り２．４８８３２ギガビットからＯＣ１９２に対する１秒当り９．９５ギガビットの範囲のデータ速度に対して特定化されている。他の公知の規格は１秒当り２．５ギガビット（インフィニバンド）または１秒当り３．１２５ギガビット（ＸＡＵＩ）のデータ速度を定める。これらの異なるデータ速度は、信号の許容できる立上がりおよび立下がり時間、信号のピーク振幅、ならびにアイドル状態からの応答時間に影響する。たとえば、１つのプロトコルが２００−４００ミリボルトのピーク電圧範囲を規定し、別の規格が５００−７００ミリボルトという互いに相容れない電圧範囲を規定することがあり得る。よって、設計者はこれらの互いに相容れない要求を満たすことができないか、または通信に対して用いられるプロトコルに従って適合できる高速データトランシーバ装置を設計せねばならない。

これらの路線に沿って、フィードプログラマブルゲートアレイ（ＦＰＧＡ）回路は、複数のプロトコルに従って動作し得る１つの装置を構築しようとする設計者に対して、前述の要求される柔軟性および適合可能な性能を与えることから人気が高まっている。よって、ＦＰＧＡ技術が設計者に柔軟かつ構成可能なハードウェア回路を開発する機会を提供する一方で、なおも所望の動作を達成する特定の設計を開発する必要がある。たとえば、トランシーバの送信速度に基づいて、適合可能なスルーレートを有するトランシーバの設計を提供することが望ましい。同様に、特に高速データ通信プロトコルに対する応答時間は非常に制限され得るため、アイドル状態から動作状態への立上がり時間を最小化することが望ましい。したがって、整定時間を減少し、トランシーバ装置が迅速に信号を生成できるようにする動作のアイドル状態モードが必要とされる。

発明の概要
この発明は、選択可能なスルーレートおよび共通アイドル状態モードを有する送信（Ｔｘ）ラインドライバを含み、またさらに、スルーレートを選択し、送信ラインドライバを共通アイドル状態モードに置くための回路構成を含む。送信ラインドライバは一般的に、電流ドライバに入力データストリームを与えるプリドライバ回路を含む。電流ドライバは次いで、出力チャネル、回路などを駆動するために十分な規定の電流レベルの対応する出力データストリームを生成する。入力データストリームを運ぶ差動ラインには、選択可能なキャパシタアレイの複数の選択可能なキャパシタが結合される。したがって、回路構成は選択可能なキャパシタアレイのキャパシタを選択して、入力データストリームに対する、および結果的に電流ドライバによって生成される出力データストリームに対するスルーレートを較正する。

回路構成はさらに、接地へのスイッチを選択するか、またはプリドライバ回路からバイ
アス信号を除去するように結合され、より特定的には、送信機がアイドル状態であって出力データストリームを生成していないときに、プリドライバ回路のバイアス装置からバイアス信号を除去することによってプリドライバ回路が電流ドライバの１対の入力にＶ_DD（ソース電圧）の出力電圧を与えるようにさせる。電流ドライバの入力として結合される出力電圧によって、電流ドライバは規定のレベルの出力電圧を生成する。この発明の記載される実施例においては、装置特性ならびにドレインおよびソース電圧の間に結合されるレジスタのレジスタ値に応答して、電流ドライバの出力電圧は、出力データストリームに対する論理１値の半分である規定のレベルとなる。

発明の詳細な説明
図１は、プログラマブルロジックファブリック１２、複数のプログラマブルマルチギガビットトランシーバ（ＰＭＧＴ）１４−２８、および制御モジュール３０を含むプログラマブルロジックデバイス１０の概略的なブロック図である。プログラマブルロジックデバイス１０はプログラマブルロジックアレイデバイス、プログラマブルアレイロジックデバイス、消去可能プログラマブルロジックデバイス、および／またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）であってもよい。プログラマブルロジックデバイス１０がＦＰＧＡであるとき、プログラマブルロジックファブリック１２は、対称のアレイ構成、行ベースの（row−based）構成、シーオブゲート（sea−of-gates）構成、および／または階層的なプログラマブルロジックデバイス構成として実施されてもよい。プログラマブルロジックファブリック１２は、マイクロプロセッサコアなどの少なくとも１つの専用の固定されたプロセッサをさらに含むことによって、プログラマブルロジックデバイス１０によって提供されるプログラマブル柔軟性をさらに容易にしてもよい。

制御モジュール３０はプログラマブルロジックファブリック１２内に含まれても、または別個のモジュールであってもよい。いずれの実施においても、制御モジュール３０は制御信号を生成してプログラマブルマルチギガビットトランシーバ１４−２８の送信および受信部の各々をプログラミングする。一般的に、プログラマブルマルチギガビットトランシーバ１４−２８の各々は、受信データに対するシリアル−パラレル変換を行ない、送信データに対するパラレル−シリアル変換を行なう。パラレルデータは８ビット、１６ビット、３２ビット、６４ビットなどであってもよい。

典型的に、シリアルデータは２値レベル信号、多レベル信号などであってもよいデータの１ビットストリームとなる。さらに、より大きな送信速度を与えるため、２つまたはそれ以上のプログラマブルマルチギガビットトランシーバがともに結合されてもよい。たとえば、ＰＭＧＴ１４、１６および１８が１秒当り３．１２５ギガビットでデータを送受信しているとき、有効シリアル速度が１秒当り３．１２５ギガビットの３倍になるように、ＰＭＧＴ１４−１８をともに結合してもよい。

プログラマブルマルチギガビットトランシーバ１４−２８の各々が別個の規格に適合するように個別にプログラミングされてもよい。加えて、トランシーバの送信経路が１つの規格を支持し、同じトランシーバの受信経路が異なる規格を支持するように、プログラマブルマルチギガビットトランシーバ１４−２８の各々の送信経路および受信経路が別々にプログラミングされてもよい。さらに、送信経路および受信経路のシリアル速度は１秒当り１ギガビットから１秒当り数十ギガビットまでプログラミングされてもよい。送信および受信部または経路におけるパラレルデータのサイズもプログラム可能であり、８ビット、１６ビット、３２ビット、６４ビットなどであってもよい。

図２は、プログラマブルマルチギガビットトランシーバ１４−２８の１つを表わす実施例の１つの概略的なブロック図である。ここに示されるとおり、プログラマブルマルチギ
ガビットトランシーバはプログラマブル物理媒体接続（ＰＭＡ）モジュール３２と、プログラマブル物理符号化副層（ＰＣＳ）モジュール３４と、プログラマブルインターフェイス３６と、制御モジュール３５と、ＰＭＡメモリマッピングレジスタ４５と、ＰＣＳレジスタ５５とを含む。制御モジュール３５は、個々のプログラマブルマルチギガビットトランシーバ１４−２８に対する動作の所望のモードに基づいて、プログラムド非シリアル化設定６６、プログラムドシリアル化設定６４、受信ＰＭＡ＿ＰＣＳインターフェイス設定６２、送信ＰＭＡ＿ＰＣＳインターフェイス設定６０、および論理インターフェイス設定５８を生成する。制御モジュール３５は、プログラマブルマルチギガビットトランシーバの各々の中にある別個の装置であっても、および／または（図１の）制御モジュール３０内に含まれていてもよい。制御モジュール３５のいずれの実施例においても、プログラマブルロジックデバイス制御モジュール３０は、（図１の）プログラマブルロジックデバイス１０に対する対応する全体の所望の動作条件を定め、所与のマルチギガビットトランシーバに対する対応する動作パラメータを制御モジュール３５に与え、制御モジュール３５は設定５８−６６を生成する。

プログラマブル物理媒体接続（ＰＭＡ）モジュール３２は、プログラマブル送信ＰＭＡモジュール３８およびプログラマブル受信ＰＭＡモジュール４０を含む。図４Ｂを参照してより詳細に説明されるプログラマブル送信ＰＭＡモジュール３８は、プログラムドシリアル化設定６４に従って送信パラレルデータ４８を送信シリアルデータ５０に変換するよう動作可能に結合される。プログラムドシリアル化設定６４は、送信シリアルデータ５０の所望の速度、送信パラレルデータ４８の所望の速度、および送信パラレルデータ４８のデータ幅を示す。プログラマブル受信ＰＭＡモジュール４０は、プログラムド非シリアル化設定６６に基づいて受信シリアルデータ５２を受信パラレルデータ５４に変換するよう動作可能に結合される。プログラムド非シリアル化設定６６は、受信シリアルデータ５２の速度、受信パラレルデータ５４の所望の速度、および受信パラレルデータ５４のデータ幅を示す。ＰＭＡメモリマッピングレジスタ４５は、プログラムドシリアル化設定６４およびプログラムド非シリアル化設定６６を保存してもよい。

プログラマブル物理符号化副層（ＰＣＳ）モジュール３４は、プログラマブル送信ＰＣＳモジュール４２およびプログラマブル受信ＰＣＳモジュール４４を含む。プログラマブル送信ＰＣＳモジュール４２は、プログラマブルインターフェイス３６を介してプログラマブルロジックファブリック１２から送信データワード４６を受取り、送信ＰＭＡ＿ＰＣＳインターフェイス設定６０に従って送信データワード４６を送信パラレルデータ４８に変換する。送信ＰＭＡ＿ＰＣＳインターフェイス設定６０は、送信データワード４６の速度、送信データワードのサイズ（たとえば１バイト、２バイト、３バイト、４バイトなど）、および送信パラレルデータ４８の対応する送信速度を示す。プログラマブル受信ＰＣＳモジュール４４は、受信ＰＭＡ＿ＰＣＳインターフェイス設定６２に従って受信パラレルデータ５４を受信データワード５６に変換する。受信ＰＭＡ＿ＰＣＳインターフェイス設定６２は、受信パラレルデータ５４が受信される速度、受信パラレルデータ５４の幅、受信データワード５６の送信速度、および受信データワード５６のワードサイズを示す。

制御モジュール３５はまた、送信データワード４６および受信データワード５６がプログラマブルロジックファブリック１２によって送受信される速度を与える論理インターフェイス設定５８を生成する。なお、プログラマブルロジックファブリック１２に受信データワード５６が与えられるのとは異なる速度でプログラマブルロジックファブリック１２から送信データワード４６が受信されてもよい。

当業者が認めるとおり、プログラマブルＰＭＡ３２およびプログラマブルＰＣＳ３４内のモジュールの各々は個別にプログラミングされることによって所望のデータ転送速度を支持してもよい。データ転送速度が特定の規格に従うことによって、受信経路すなわちプ
ログラマブル受信ＰＭＡモジュール４０およびプログラマブル受信ＰＣＳモジュール４４が１つの規格に従ってプログラミングされ、送信経路すなわちプログラマブル送信ＰＣＳモジュール４２およびプログラマブル送信ＰＭＡモジュール３８が別の規格に従ってプログラミングされてもよい。

図３は、プログラマブルマルチギガビットトランシーバ１４−２８の１つを表わす代替的な概略ブロック図を例示する。この実施例において、プログラマブルマルチギガビットトランシーバ１４−２８は、送信部７０、受信部７２、制御モジュール３５およびプログラマブルインターフェイス３６を含む。送信部７０は、プログラマブル送信ＰＭＡモジュール３８およびプログラマブル送信ＰＣＳモジュール４２を含む。受信部７２は、プログラマブル受信ＰＭＡモジュール４０およびプログラマブル受信ＰＣＳモジュール４４を含む。

この実施例において、制御モジュール３５はそれぞれ送信設定７４および受信設定７６を介して送信部と受信部とを別々にプログラミングする。制御モジュール３５はまた、論理インターフェイス設定５８を介してプログラマブルインターフェイス３６をプログラミングする。したがって、制御モジュール３５は、１つの規格に従って機能するように受信部７２をプログラミングする一方で、別の規格に従って送信部７０をプログラミングしてもよい。さらに、論理インターフェイス設定５８は、受信データワード５６がプログラマブルロジックファブリック１２に与えられるのとは異なる速度でプログラマブルロジックファブリック１２から送信データワード４６が受信されることを示してもよい。当業者が認めるとおり、プログラマブルインターフェイス３６は送信バッファおよび受信バッファ、ならびに／または弾性の保存バッファを含むことによって、プログラマブルロジックファブリック１２への送信データワード４６および受信データワード５６の提供およびそこからの受信を容易にしてもよい。

図４Ａは、プログラマブルフロントエンド１００、データおよびクロック回復モジュール１０２、ならびにシリアル−パラレル変換モジュール１０４を含むプログラマブル受信ＰＭＡモジュール４０の概略的なブロック図を例示する。プログラマブルフロントエンド１００は、受信終了回路１０６および受信増幅器１０８を含む。データおよびクロック回復モジュール１０２は、データ検出回路１１０および位相ロックループ１１２を含む。位相ロックループ１１２は、位相検出モジュール１１４と、ループフィルタ１１６と、電圧制御発振器（ＶＣＯ）１１８と、第１の分周器モジュール１２０と、第２の分周器モジュール１２２とを含む。

プログラマブルフロントエンド１００は、受信シリアルデータ５２を受取ってそこから増幅され等化された受信シリアルデータ１２４を生成するように動作可能に結合される。これを達成するために、受信終了回路１０６は受信終了設定１２６に従ってプログラミングされることにより、プログラマブル受信ＰＭＡモジュール４０と受信シリアルデータ５２を最初に送信したソースとの間の送信ラインに対する適切な終了を与える。受信終了設定１２６は、受信シリアルデータ５２がシングルエンド信号であるか、差分信号であるかを示してもよく、終了ラインのインピーダンスを示してもよく、また受信終了回路１０６のバイアスを示してもよい。

受信終了回路１０６はさらに受信シリアルデータ５２にバイアスをかけて、受信増幅器１０８にバイアス調整信号を与える。受信増幅器１０８の利得および等化設定は、それぞれ等化設定１２８および増幅設定１３０に従って調整されてもよい。なお、受信終了設定１２６、等化設定１２８および増幅設定１３０は、制御モジュール３５によって与えられるプログラムド非シリアル化設定６６の部分である。

データおよびクロック回復モジュール１０２は、位相ロックループ１１２の位相検出モジュール１１４およびデータ検出回路１１０を介して増幅され等化された受信シリアルデータ１２４を受取る。位相検出モジュール１１４は、基準クロック８６の位相および／または周波数を分周器モジュール１２０によって生成されるフィードバック基準クロックと比較することによって、増幅され等化された受信シリアルデータ１２４を受取る前に初期化されている。この位相および／または周波数差に基づいて、位相検出モジュール１１４は対応する電流を生成し、その電流はループフィルタ１１６に与えられる。ループフィルタ１１６は、電流をＶＣＯ１１８の出力周波数を調整する制御電圧に変換する。分周器モジュール１２０は、シリアル受信クロック設定１３２に基づいてＶＣＯ１１８が生成する出力発振を分割してフィードバック信号を生成する。一旦増幅され等化された受信シリアルデータ１２４が受取られると、位相検出モジュール１１４は、増幅され等化された受信シリアルデータ１２４の位相を、増幅され等化された受信シリアルデータ１２４の位相と比較する。増幅され等化された受信シリアルデータ１２４とフィードバック信号との位相差に基づいて電流信号が生成される。

位相検出モジュール１１４は電流信号をループフィルタ１１６に与え、ループフィルタ１１６は電流信号をＶＣＯ１１８の出力周波数を制御する制御電圧に変換する。このとき、ＶＣＯ１１８の出力は回復クロック１３８に相当する。図４においてシリアル受信クロック９８として参照されるこの回復クロック１３８は、分周器モジュール１２２、データ検出回路１１０およびシリアル−パラレル変換モジュール１０４に与えられる。データ検出回路１１０は回復クロック１３８を利用して、増幅され等化された受信シリアルデータ１２４から回復データ１３６を生成する。分周器モジュール１２２は、パラレル受信およびプログラマブル論理クロック設定１３４に従って回復クロック１３８を分割し、パラレル受信クロック９４およびプログラマブル論理受信クロック９６を生成する。なお、シリアル受信クロック設定１３２ならびにパラレル受信およびプログラマブル論理クロック設定１３４は、制御モジュール３５によってプログラマブル受信ＰＭＡモジュール４０に与えられるプログラムド非シリアル化設定６６の部分である。

弾性の保存バッファを含んでもよいシリアル−パラレル変換モジュール１０４は、回復クロック１３８に従ってシリアル速度で回復データ１３６を受取る。シリアル−パラレル設定１３５およびパラレル受信クロック９４に基づいて、シリアル−パラレル変換モジュール１０４は受信パラレルデータ５４を出力する。プログラムド非シリアル化設定６６の部分であってもよいシリアル−パラレル設定１３５は、受信パラレルデータ５４の速度およびデータ幅を示す。

図４Ｂは、位相ロックループ１４４、パラレル−シリアル変換モジュール１４０、およびラインドライバ１４２を含むプログラマブル送信ＰＭＡモジュール３８の概略的なブロック図を例示する。位相ロックループ１４４は、位相検出モジュール１４６と、チャージポンプ１４７と、ループフィルタ１４８と、電圧制御発振器（ＶＣＯ）１５０と、分周器モジュール１５４と、分周器モジュール１５２とを含む。

位相検出モジュール１４６は、基準クロック８６の位相および／または周波数を、分周器モジュール１５４の生成するフィードバック発振の位相および／または周波数と比較する。この発明の実施例の１つにおいて、位相検出モジュール１４６はチャージポンプ１４７に対する制御信号を生成し、チャージポンプ１４７は電流信号を生成して、基準クロック８６とフィードバック発振との位相および／または周波数差を表わす。ループフィルタ１４８は電流信号をＶＣＯ１５０の生成する出力発振を調節する制御電圧に変換する。分周器モジュール１５４は、シリアル送信クロック設定１５８に基づいてシリアル送信クロック９２に対応するＶＣＯ１５０の出力発振を分割してフィードバック発振を生成する。なお、シリアル送信クロック設定１５８は、制御モジュール３５によってプログラマブル
送信ＰＭＡモジュール３８に与えられるプログラムドシリアル化設定６４の部分であってもよい。

分周器モジュール１５２はシリアル送信クロック９２を受取り、パラレル送信およびプログラマブル論理クロック設定１６０に基づいて、パラレル送信クロック８８および送信プログラマブル論理クロック９０を生成する。パラレル送信およびプログラマブル論理クロック設定１６０は、プログラムドシリアル化設定６４の部分であってもよい。

パラレル−シリアル変換モジュール１４０は送信パラレルデータ４８を受取ってそこからシリアルデータストリーム１５６を生成する。パラレル−シリアル変換を容易にするために、弾性の保存バッファを含んでもよいパラレル−シリアル変換モジュール１４０は、パラレル−シリアル設定を受取って送信パラレルデータ４８の幅および送信パラレルデータの速度を示し、これはパラレル送信クロック８８に対応する。パラレル−シリアル設定、シリアル送信クロック９２およびパラレル送信クロック８８に基づいて、パラレル−シリアル変換モジュール１４０は送信パラレルデータ４８からシリアルデータストリーム１５６を生成する。

ラインドライバ１４２はシリアルデータストリーム１５６の電力を増加して送信シリアルデータ５０を生成する。ラインドライバ１４２は、プリエンファシス制御信号１６１、プリエンファシス設定信号１６２、スルーレート設定信号１６４、アイドル状態設定１６５および駆動電流設定１６６を介して、プリエンファシス設定、スルーレート設定および駆動設定を調整するようプログラミングされてもよい。プリエンファシス制御信号１６１、プリエンファシス設定信号１６２、スルーレート設定信号１６４、アイドル状態設定１６５および駆動電流設定１６６は、プログラムドシリアル化設定６４の部分であってもよい。当業者が認めるとおり、図４Ｂはシングルエンドシステムとして示されるが、システム全体は差分信号方式、ならびに／または差分およびシングルエンド信号方式の組合せであってもよい。

図５は、この発明の実施例の１つに従う、選択可能なスルーレートおよび動作の共通アイドル状態モードを有するラインドライバの機能概略図である。ラインドライバ１８０は、ラインドライバモジュール１８４に対する差動入力データストリームを生成するように結合されるプリドライバモジュール１８２を含む。入力データストリームを運ぶ差動入力ラインには、選択可能なキャパシタアレイ１８６が結合される。選択可能なキャパシタアレイ１８６は、入力データストリームのデータ速度に対応するスルーレートを与えるために差動入力ラインに選択的に結合されてもよい複数の選択可能なキャパシタ構成ＭＯＳＦＥＴ（ｃａｐａｃｉｔｏｒ ｃｏｎｆｉｇｕｒｅｄ ＭＯＳＦＥＴｓ）を与える。

プリドライバモジュール１８２は、ＭＯＳＦＥＴ１８８および１９０の差動対、ならびにそれぞれＭＯＳＦＥＴ１８８および１９０のドレインと電源との間に結合される１対の負荷レジスタ１９２および１９４を含む。プリドライバモジュール１８２の差動対はＭＯＳＦＥＴ１９６によってバイアスをかけられる。ＭＯＳＦＥＴ１９６はカレントミラー１９８の部分であり、ミラーデバイスとして結合される。すなわち、ＭＯＳＦＥＴ１９６は、カレントミラー１９８における基準デバイスとして結合されるＭＯＳＦＥＴ２００によって生成される基準電流の関数である電流を伝導する。

より特定的には、基準電流の関数としてミラーデバイスが生成する電流に関して基準デバイスが生成する電流に関して、２つのデバイスにおける電流の量は一般的に比例しており、それらの大きさは互いに関連するデバイスのスケーリングの関数である。カレントミラーとして構成される２つの等しくスケーリングされたデバイスに対しては、ミラーデバイスによって生成される電流は基準デバイスによって生成される電流に一致する。しかし
ここに記載される実施例において、ミラーデバイスは、デバイスのゲートとソースとに印加される類似のバイアス電圧に対して基準デバイスが伝導する電流よりも約５倍多い電流を生成するようにスケーリングされる。

同様に、ラインドライバモジュール１８４はＭＯＳＦＥＴ２０２および２０４の差動対を含み、それらのドレインはそれぞれ負荷レジスタ２０６および２０８に結合され、負荷レジスタはさらに電源に結合される。ラインドライバモジュール１８４のＭＯＳＦＥＴの差動対はまた、ソース端子において、カレントミラー１９８のミラーデバイスとして結合されるＭＯＳＦＥＴ２１０に結合される。ＭＯＳＦＥＴ２１０もまた、カレントミラー１９８のＭＯＳＦＥＴ２００によって伝導される基準電流の関数である、ＭＯＳＦＥＴ２０２および２０４の差動対に対するバイアス電流を生成する。

さらに示されるとおり、カレントミラーの基準デバイスであるＭＯＳＦＥＴ２００によって伝導される電流の量は、電流源２１２によって設定される。ＭＯＳＦＥＴ２００のドレインおよびゲートは、典型的なカレントミラー構成におけるＭＯＳＦＥＴ１９６および２１０のゲートに結合される。つまり、ラインドライバモジュール１８４の所望の出力電流レベルが１０ミリアンペアであり、ＭＯＳＦＥＴ２１０がカレントミラー１９８のＭＯＳＦＥＴ２００の５倍の電流を伝導するようスケーリングされているとき、カレントミラー１９８におけるデバイスの相対的なスケーリングのために、電流源２１２は２ミリアンペアの電流を与えるよう設計されるべきである。

選択可能なスイッチ２１４がＭＯＳＦＥＴ１９６のゲート（入力）にさらに結合されることによって、ＭＯＳＦＥＴ１９６に選択的にバイアス信号を与える。したがって、選択可能なスイッチ２１４が開かれるとき、ＭＯＳＦＥＴ１９６がオフになることによって、プリドライバモジュール１８２の差動対のＭＯＳＦＥＴ１８８および１９０をオフにする。ＭＯＳＦＥＴ１８８および１９０がオフであるとき、それぞれ負荷レジスタ１９２および１９４に結合されるＭＯＳＦＥＴ１８８および１９０のドレインは電源に向かい、出力として電源電圧を生成する。

通常動作の際に、ＭＯＳＦＥＴ１８８および１９０の差動対のゲートにおいて入力データストリームが受取られるとき、プリドライバモジュール１８２はラインドライバモジュール１８４に対する差動入力データストリームを生成する。スイッチ２１４が開いていてラインドライバ１８０がアイドル状態にあるとき、プリドライバモジュール１８２はラインドライバモジュール１８４の差動入力を含む両方の出力ラインに電源電圧を生成する。Ｖ_outはラインドライバモジュール１８４の差動出力である。

プリドライバモジュール１８２がラインドライバモジュール１８４の差動入力ラインに電源電圧を生成すると、電源電圧またはプリドライバモジュール１８２によって生成される入力データストリームのいずれかを受取るために差動入力ラインに結合されるＭＯＳＦＥＴ２０２および２０４の差動対のゲートは、それぞれアイドル状態共通モード出力または出力データストリームを生成する。ＭＯＳＦＥＴ２０２および２０４のゲートにおいて入力データストリームが受取られるとき、ラインドライバ１８４は通常モードで動作して出力データストリームを生成する。

ラインドライバモジュール１８４の差動入力ラインには選択可能なキャパシタアレイ２１６も結合される。キャパシタアレイ１８６。選択可能なキャパシタアレイ１８６、２１６は、ラインドライバモジュール１８４によって生成される出力データストリームのスルーレートを設定または調整するために差動入力ラインに選択的に結合されてもよい複数の選択可能なキャパシタ２１８および２２０を含む。この発明の実施例の１つにおいて、選択可能なキャパシタアレイ１８６のすべてのキャパシタ２１８および２２０は選択可能で
ある。

代替的な実施例においては、少なくとも１つのキャパシタ２１８（実際には１対のキャパシタ２１８）が差動入力ラインの各入力ラインに永続的に結合されることによって、ラインドライバモジュール１８４によって生成される出力データストリームの最高データ速度に対するスルーレートを設定し、また永続的にバイアスをかけられて動作モードにされる。記載される実施例において、キャパシタ２１８および２２０は異なる態様でスケーリングされることにより、設計要求に従って異なる量のキャパシタンスを与える。スルーレートが、より遅いデータ速度のシリアルデータのための減少を必要とするとき、異なるサイズの選択可能なキャパシタ２２０が加えられてもよい。こうしたキャパシタンスの値は当業者によって容易に定められてもよい。

しかしここに記載される実施例においては、すべてのキャパシタ２１８および２２０が選択可能である。さらに、各差動入力に対して２つのキャパシタのみが示されているが、これは複数の規定のスルーレートのうち１つを生成するために付加できる、および付加すべきさまざまなサイズのキャパシタの数を制限するものではない。したがって、差動入力ラインの各ラインに付加的なキャパシタ２１８が選択的に結合されて、出力データストリームに対するより遅いデータ速度に対するスルーレートを調整する。

当業者に公知であるとおり、並列に結合されるキャパシタのキャパシタンスを加えるだけで、選択可能なキャパシタアレイの付加的なキャパシタを追加してスルーレートを調整することが容易になる。キャパシタンスが増加すると、合計充電時間が増加することによって、入力データストリームのビットの立上がり時間（入力データストリームのスルーレート）が増加する。

この発明の記載される実施例において、キャパシタ２１８は実際には、ラインドライバモジュール１８４の各差動入力ラインに結合されるキャパシタ構成ＭＯＳＦＥＴ２１８および２２０である。したがって、各ＭＯＳＦＥＴ２１８または２２０によって受取られるバイアス信号は、キャパシタ構成ＭＯＳＦＥＴ２１８および２２０にバイアスをかけて動作状態にする。実施例の１つにおいて、キャパシタ２１８および２２０の他方端はスルーレート論理２２６に結合され、スルーレート論理２２６は２つのインバータに直列に接続されるスルーレート設定１６４信号を含む回路構成を含み、２つのインバータはキャパシタ２１８および２２０の他方端に接続される（または別の実施例において、スルーレート設定１６４信号はキャパシタ２１８および２２０の他方端に直接結合され、すなわちスルーレート設定１６４信号がバイアス信号である）。しかし、キャパシタ構成ＭＯＳＦＥＴの代わりに、選択可能なスイッチによって結合の中および外に切換えられる実際のキャパシタを含ませてもよく、実施例の１つにおいては、選択可能なスイッチの一方端は接地に接続され、他方端はキャパシタに接続され、スイッチに対する制御はスルーレート論理２２６によって与えられ、スルーレート論理２２６はスルーレート設定１６４に直接的または間接的に接続される。ラインドライバ１８０は、スルーレートおよびアイドル状態論理２２２をさらに含む。スルーレートおよびアイドル状態論理２２２は、スルーレート論理ブロック２２６およびアイドル状態論理ブロック２２４をさらに含む。アイドル状態論理ブロック２２４はアイドル（ｉｄｌｅ）信号を生成してスイッチ２１４を開き、カレントミラー１９８のＭＯＳＦＥＴ１９６からバイアス信号を除去する。したがって、アイドル状態論理ブロック２２４がアイドル信号を生成するとき、プリドライバモジュール１８２の差動対のＭＯＳＦＥＴ１８８および１９０からバイアス信号が除去されることによってＭＯＳＦＥＴ１８８および１９０をオフにするため、前述したとおりプリドライバモジュール１８２が電源電圧を出力する。アイドル状態論理ブロック２２４およびスルーレート論理ブロック２２６の論理は、設計上の選択に従って、特に図１のプログラマブルロジックファブリック１２または制御モジュール３０および３５において形成されてもよい。ま
たここに示されるとおり、ＭＯＳＦＥＴがバイアスをかけられて非動作モードになることを確実にするために、スイッチ２１４が開かれてＭＯＳＦＥＴ１９６からバイアス信号が除去されるたびにＭＯＳＦＥＴ１９６のゲートを接地するためにスイッチ２１５が設けられる。実施例の１つにおいて、アイドル論理ブロック２２４は、アイドル状態設定１６５に接続される２つの直列接続インバータを含む回路構成を含む。第１のインバータの出力はアイドルバー（ｉｄｌｅ ｂａｒ）（アイドルの補数）信号であり、第２のインバータの出力はアイドル信号である（図６）。

スルーレート論理ブロック２２６はデータ速度指示を受取るように結合され、ＭＯＳＦＥＴ２１８または２２０に対する対応するバイアス信号を生成して、２１８または２２０を差動入力ラインの各ラインに選択的に結合する（バイアスをかけてオン状態にする）ことにより、受取ったデータ速度に対応する値にスルーレートを調整する。たとえば、ラインドライバ１８０が２つのデータ速度のみを支持するとき、スルーレート論理ブロック２２６はキャパシタの２つの組合せのうち１つを選択して、２つの対応するスルーレートの１つを確立する。この発明の実施例の１つにおいては、４つの異なるスルーレートが選択可能であり、備えられる。実際の選択可能なスルーレートの数は、この発明を実行する際の選択上の事柄であることが理解される。

この発明の動作を明らかにするために、図６および図７はラインドライバ１８０の動作のさまざまなモードを例示する機能概略図である。図６を参照すると、動作のアイドル状態モードが例示される。ここに見られるとおり、選択可能なキャパシタアレイ１８６は図６には示されない。さらに、対応するスルーレート論理ブロック２２６は破線で示される。ラインドライバ１８０が動作モードにあるとき、アイドル状態論理ブロック２２４はアイドル信号をアサートせずにスイッチ２１４を閉じたままにし、スイッチ２１５を開いたままにする。図６には、アイドル状態論理ブロック２２４によって生成される動作モードアイドル信号が示される。しかし、アイドル状態論理ブロック２２４がアイドルモードの際にアイドル信号をアサートすると、スイッチ２１４が開いてカレントミラー１９８のＭＯＳＦＥＴ１９６からバイアス信号を除去する。同様に、スイッチ２１５が閉じてＭＯＳＦＥＴ１９６のゲートを接地する。その結果ＭＯＳＦＥＴ１９６、１８８および１９０がオフにされるため、ＭＯＳＦＥＴ１９６、１８８および１９０は破線で示される。ゲート端子のインピーダンス、より特定的にはＭＯＳＦＥＴ２０２および２０４のゲートが無限に近づくにつれて、負荷レジスタ１９２および１９４には電流が伝導されないため、プリドライバモジュール１８２の出力ノードは電源電圧に近づく。したがって、プリドライバモジュール１８２からＶ_supplyの出力電圧が生成される。

当業者に公知であるとおり、差動ＭＯＳＦＥＴのうち１つのみが１度にオンになり、動作モードにおいて出力を生成する。したがって、出力信号の大きさはカレントミラー１９８のＭＯＳＦＥＴ２１０によって生成されるバイアス電流ならびに負荷レジスタ２０６および２０８の値の関数である。しかし、プリドライバモジュール１８２によって生成される電源電圧を両方のゲートが受取っているために動作のアイドル状態ノードの際に両方のＭＯＳＦＥＴ２０２および２０４がオンであるときには、差動ＭＯＳＦＥＴ２０２および２０４の各々における電流はＭＯＳＦＥＴ２１０における電流の半分である。したがって、ＭＯＳＦＥＴ２０２および２０４のドレインにおいて生成される差動出力は、通常動作の際に生成される出力信号の信号の大きさの半分の大きさを有する。

図７を参照すると、アイドル状態論理ブロック２２４、アイドル信号を運ぶライン、およびスイッチ２１４がすべて破線で示されており、この考察のためにはそれらが電気的に存在する必要がないことを示している。スルーレート論理ブロック２２６の動作は前述と同様である。スルーレート論理ブロック２２６はキャパシタ構成ＭＯＳＦＥＴ２１８および２２０に対するバイアス信号を生成することによって、キャパシタ構成ＭＯＳＦＥＴ２
１８および２２０を選択的に結合してシリアルデータ速度に対応するスルーレートを与える。

図８は、２つの異なる速度および対応するスルーレートで送信される論理１信号を示す信号図の例である。この例は例示の目的のみのためのものである。たとえば、信号“ａ”は１０ギガビット入力データストリーム信号であってもよく、信号“ｂ”は１ギガビット出力データストリーム信号であってもよい。信号“ａ”の立上がり時間は“ｔ_a”で示され、信号“ｂ”の立上がり時間は“ｔ_b”で示される。スルーレートは、これらの示される立上がり時間に対応する。よって、入力データストリームにキャパシタンスを加えることによって、立上がり時間がｔ_aからｔ_bに遷移することによって、スルーレートが減少する。

図９は、この発明の実施例の１つに従う、この発明の動作を例示するフローチャートである。最初に、この発明の方法は、Ｔｘラインドライバ、たとえばラインドライバ１８０がアイドル状態であるか、または動作状態であるかを判断するステップを含む（ステップ２３０）。Ｔｘラインドライバがアイドル状態であるとき、ステップ２３２から２４０が行なわれる。Ｔｘラインドライバが動作状態であるとき、ステップ２４２から２４８が行なわれる。

Ｔｘラインドライバがアイドル状態であるとき、この発明の次のステップは、スイッチに対するアイドル状態モード信号を生成して、プリドライバモジュールからバイアス信号を除去するステップを含む（ステップ２３２）。この発明の実施例の１つにおいて、スイッチ構成ＭＯＳＦＥＴは、プリドライバモジュールの差動対にバイアス信号を与えるＭＯＳＦＥＴのゲートに直列に結合される。よって、回路を開いてバイアス信号を除去するために、アイドル状態モード信号はスイッチ構成ＭＯＳＦＥＴをオフにして、バイアス信号と、バイアス信号をプリドライバモジュールの差動対に与えるＭＯＳＦＥＴのゲートとの接続を開く。

その後、この方法は、プリドライバモジュールの差動対をオフにするステップ（ステップ２３４）と、電源電圧に等しいプリドライバモジュールからの出力を生成するステップ（ステップ２３６）とを含む。差動対へのバイアス信号が除去されるため、差動対のＭＯＳＦＥＴがオフにされることにより、プリドライバモジュールの差動出力が電源電圧になる。

プリドライバモジュールの出力が電源電圧になると、ラインドライバモジュールの差動対の両方のＭＯＳＦＥＴがバイアスをかけられてオン状態になる。バイアスＭＯＳＦＥＴを通る電流レベルはカレントミラー構成によって固定されるため、合計バイアス電流はラインドライバモジュールの差動対の各ＭＯＳＦＥＴを通じて分割される。よって、この方法は、ラインドライバモジュールの差動対に同量の電流を伝導するステップ（ステップ２３８）を含む。この同量の電流は、通常動作の際の信号の大きさの半分である。したがって、ラインドライバモジュールの差動対のドレインに結合される１対の負荷レジスタの電圧降下が半分であることにより、Ｔｘラインドライバからの共通モードアイドル状態出力を生成する（ステップ２４０）。

Ｔｘラインドライバが動作状態であるとき、この方法は、送出データストリームに対するデータ速度を定めるステップを含む（ステップ２４２）。この発明の実施例の１つにおいて、データ速度は外部論理から受取られる。通常動作の際に受取るデータ速度に基づいて、この発明は、対応するスルーレートを生成するためにどのキャパシタを結合すべきかを判断するステップ（ステップ２４４）と、対応するバイアス信号を生成して選択されたキャパシタを選択的に結合するステップ（ステップ２４６）とをさらに含む。そうしてこ
の発明は、差動入力データストリームに選択されたキャパシタを結合し、送出データストリームに対する対応するスルーレートを生成するステップ（ステップ２４８）を含む。

ここに開示されるこの発明にはさまざまな変更および代替形が可能である。したがって、図面および詳細な説明において特定の実施例は例示のためにのみ示される。しかし、図面およびその詳細な説明はこの発明を開示される特定の形に制限することを意図するものではなく、反対にこの発明は請求項によって定められるこの発明の趣旨および範囲内にあるすべての変更、同等のものおよび代替品を含むものであることが理解されるべきである。

プログラマブルロジックファブリック、複数のプログラマブルマルチギガビットトランシーバ（ＰＭＧＴ）および制御モジュールを含む、プログラマブルロジックデバイスの概略的なブロック図である。 プログラマブルマルチギガビットトランシーバの１つを表わす実施例の１つの概略的なブロック図である。 プログラマブルマルチギガビットトランシーバの１つを表わす代替的な概略ブロック図を例示する図である。 プログラマブルフロントエンド、データおよびクロック回復モジュール、ならびにシリアル−パラレル変換モジュールを含むプログラマブル受信ＰＭＡモジュールの概略的なブロック図を例示する図である。 位相ロックループ、パラレル−シリアル変換モジュール、およびラインドライバを含むプログラマブル送信ＰＭＡモジュールの概略的なブロック図を例示する図である。 この発明の実施例の１つに従う、選択可能なスルーレートおよび動作の共通アイドル状態モードを有するラインドライバの機能概略図である。 この発明の実施例の１つに従って形成されるＴｘラインドライバの動作の第１のモードを例示する機能概略図である。 この発明の実施例の１つに従って形成されるＴｘラインドライバの動作の第２のモードを例示する機能概略図である。 ２つの異なる速度および対応するスルーレートで送信される論理１信号を示す信号図である。 この発明の実施例の１つに従う、この発明の動作を例示するフローチャートである。

Claims (10)

1. 共通モードアイドル状態を有するＴｘラインドライバであって、
   差動入力データストリームを生成するプリドライバモジュールを含み、前記プリドライバモジュールは電源電圧に結合され、前記Ｔｘラインドライバはさらに
   ラインドライバ差動入力において差動入力データストリームを受けるように結合される１対のデバイスをさらに含む差動ラインドライバモジュールを含み、前記差動ラインドライバモジュールは規定の信号の大きさによって特徴づけられる出力データストリームを生成し、前記Ｔｘラインドライバはさらに
   プリドライバモジュールにバイアス信号を与えるように結合される選択可能なスイッチを含み、前記プリドライバモジュールは、選択可能なスイッチによってバイアス信号が除去されるときに電源電圧に等しい出力電圧を生成し、前記Ｔｘラインドライバはさらに
   プリドライバモジュールに対するバイアス信号を除去するためにスイッチ位置を選択する回路構成を含み、
   差動ラインドライバモジュールの１対のデバイスがプリドライバモジュールから同時に信号を受取るとき、差動ラインドライバモジュールの１対のデバイスは規定の信号の大きさの半分に等しい出力を生成する、Ｔｘラインドライバ。
2. 前記回路構成は、アイドル状態の間アイドル状態信号を生成して、プリドライバモジュールにバイアス信号を与えるラインへの接続を開く、請求項１に記載のＴｘラインドライバ。
3. 前記プリドライバモジュールは、回路構成によってアイドル状態信号が生成されるときにオフにされる差動入力対を含み、前記差動入力対がオフにされることに応答して出力電圧が電源電圧に浮遊する、請求項１に記載のＴｘラインドライバ。
4. 共通モードアイドル状態を有するＴｘラインドライバであって、
   入力データストリームを生成するプリドライバモジュールを含み、前記プリドライバモジュールは電源に結合され、前記Ｔｘラインドライバはさらに
   差動入力において入力データストリームを受けるように結合される差動ラインドライバモジュールと、
   プリドライバモジュールにバイアス信号を与えるように結合される選択可能なスイッチとを含み、前記プリドライバモジュールは、選択可能なスイッチによってバイアス信号が除去されるときに電源電圧に等しい出力電圧を生成し、前記Ｔｘラインドライバはさらに
   アイドル状態指示を設定する論理を含み、アイドル状態指示はスイッチ位置を選択してプリドライバモジュールに対するバイアス信号を除去することによって差動ラインドライバモジュールの２つの入力の各々に電源電圧を与え、前記差動ラインドライバモジュールは２つの入力の各々において電源電圧を受取ると共通モードレベル出力レベルを与える、Ｔｘラインドライバ。
5. 前記プリドライバモジュールは、第１および第２のドレインを有する第１の差動対と、第１のカレントミラー段とを含み、
   前記差動ラインドライバモジュールは第２の差動対および第２のカレントミラー段を含み、前記第２の差動対は、第１の差動対の第１および第２のドレインにそれぞれ結合される第１および第２のゲートを有し、第１および第２のカレントミラー段は、それぞれプリドライバモジュールおよび差動ラインドライバモジュールの第１および第２の差動対にバイアス信号を与える、請求項４に記載のＴｘラインドライバ。
6. 選択可能なスイッチは第１のカレントミラー段を形成するＭＯＳＦＥＴのゲートに結合され、アイドル状態指示を設定するための論理は選択可能なスイッチを開くことによって
   第１の差動対の両方のデバイスにバイアスをかけてオフ状態にすることによって、第１の差動対のドレインを電源電圧に向かわせる、請求項５に記載のＴｘラインドライバ。
7. 第１の差動対のドレインが電源にあることに応答して、第２の差動対のＭＯＳＦＥＴデバイスは両方ともバイアスをかけられてオン状態になり、選択された共通モードレベルを与える、請求項６に記載のＴｘラインドライバ。
8. Ｔｘラインドライバにおいて、共通モードアイドル状態を生成し、かつデータストリームに対するスルーレートを調整するための方法であって、
   Ｔｘラインドライバがアイドル状態であるか、または動作状態であるかを判断するステップと、
   Ｔｘラインドライバがアイドル状態であるときに、スイッチに対するアイドル状態モード信号を生成し、プリドライバモジュールからバイアス信号を除去し、Ｔｘラインドライバから共通モードアイドル状態出力を生成するステップと、
   Ｔｘラインドライバが動作状態であるときに、キャパシタバンクに対するスルーレート選択信号を生成して、少なくとも１つのキャパシタをＴｘラインドライバ入力および接地の間に結合するためにキャパシタバンク内の複数のキャパシタのうち少なくとも１つのキャパシタを選択するステップとを含み、選択された少なくとも１つのキャパシタはＴｘラインドライバに対するスルーレートを確立する、方法。
9. 少なくとも１つのキャパシタを選択するステップは、Ｔｘラインドライバの１対の差動入力の２つの入力の各々に対する少なくとも１つのキャパシタを選択するステップをさらに含む、請求項８に記載の方法。
10. 少なくとも１つのキャパシタを選択するステップは、Ｔｘラインドライバの１対の差動入力の２つの入力の各々に対する少なくとも２つのキャパシタを選択するステップをさらに含む、請求項８に記載の方法。

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