JP4437138B2 - 選択可能なプリエンファシス信号レベルを有する、ｄａｃに基づくラインドライバ - Google Patents

Description

発明の背景
発明の技術分野
この発明は一般的に通信システムに関し、より特定的にはそこで用いられるラインドライバ回路に関する。

関連技術の説明
通信システムは、たとえば電話、ファクシミリ機、コンピュータ、テレビジョン受信機、携帯電話、パーソナルデジタルアシスタントなどを含む複数のエンドユーザ装置の間で大量のデータを移送することが公知である。また、こうした通信システムは、ローカルエリアネットワーク（ＬＡＮ）、および／またはスタンドアロン通信システムであるかもしくは他のＬＡＮに相互接続されるワイドエリアネットワーク（ＷＡＮ）、および／または公衆交換電話網（ＰＳＴＮ）、パケット交換データ網（ＰＳＤＮ）、統合サービスデジタル網（ＩＳＤＮ）もしくはインターネットの部分としてのＷＡＮであってもよいことが公知である。さらに、通信システムはデータの移送を容易にするための複数のシステム設備を含むことが公知である。こうしたシステム設備は、ルータ、スイッチ、ブリッジ、ゲートウェイ、プロトコル変換器、フレームリレー、構内交換などを含むがそれに制限されない。

通信システム内のデータの移送は、データ伝達の保全性およびデータ伝達に対するアクセスの公平性を確実にする１つまたはそれ以上の規格によって管理される。たとえば、１秒当り１０メガビット、１秒当り１００メガビット、１秒当り１ギガビットおよびそれを超えるデータ速度での通信システム内のシリアル伝送を管理するさまざまなイーサネット（登録商標）規格がある。たとえば同期型光ネットワーク（ＳＯＮＥＴ）は、１秒当り１０ギガビットを必要とする。こうした規格に従って、通信システムの多くのシステム構成要素およびエンドユーザ装置はシリアル伝送経路を介してデータを移送する。しかし、システム構成要素およびエンドユーザ装置は内部ではパラレルの態様でデータを処理する。このため、各システム構成要素およびエンドユーザ装置は、シリアルデータを受取って、情報を失うことなくそのシリアルデータをパラレルデータに変換する必要がある。

高速シリアル伝送からの情報の正確な回復のためには、典型的には受取られたシリアルデータ速度に等しいか、またはそれよりも高いクロック速度で動作するトランシーバ構成要素が必要である。クロック速度がより高くなると、クロックおよび／またはデータを回復するために信号の厳密な整列を必要とする先行技術のクロック回復回路の有用性が制限される。この発明の実施例の１つに従うと、データ速度が高くなると回復回路のフィードバックループが正しく動作するためにより大きな帯域幅が必要となる。いくつかの先行技術の設計は帯域幅が制限される。

データスループットの要求が増加するにつれて、高速シリアルトランシーバに対する要求も増加している。増加するスループット要求のために、いくつかの現在の集積回路製造プロセスが作動限界に押しやられており、集積回路処理限界（たとえばデバイス寄生、トレースサイズ、伝搬遅延、デバイスサイズなど）および集積回路（ＩＣ）製作限界（たとえばＩＣレイアウト、パッケージングの周波数応答、ボンディングワイヤの周波数応答な
ど）によって、高速シリアルトランシーバが過剰なジッタ挙動および／またはノイズ挙動なしに動作し得る速度が制限されている。

高速シリアルトランシーバに対するさらなる代替案は、本質的により大きな速度を提供するＩＣ技術を用いることである。たとえば、相補型金属酸化膜半導体（ＣＭＯＳ）プロセスからシリコンゲルマニウムまたはガリウムヒ素プロセスへの切換えは、集積回路トランシーバがより大きな速度で動作することを可能にするが、製造コストがかなり増加する。ＣＭＯＳはより費用効果が大きく、より容易なシステム集積を提供する。現在、通信システムを含むほとんどの商業的段階の適用にとって、こうした代替的な集積回路製作プロセスは広範に使用するにはあまりにもコストが高すぎる。

高速データ通信システムを含む最近の通信システムは典型的に、信号トレース、束ねられたデータライン、バックプレーンなどによって互いに通信する複数の回路基板を含む。したがって、高速データ通信トランシーバ装置の設計者はしばしば、特定の装置の性能に関する相反する設計目標を有する。たとえば、多くの異なる通信プロトコルは、ＯＣ４８に対する１秒当り２．４８８３２ギガビットからＯＣ１９２に対する１秒当り９．９５ギガビットの範囲のデータ速度に対して特定化されている。他の公知の規格は１秒当り２．５ギガビット（インフィニバンド）または１秒当り３．１２５ギガビット（ＸＡＵＩ）のデータ速度を定める。これらの異なるデータ速度は、信号の許容できる立上がりおよび立下がり時間、信号のピーク振幅、ならびにアイドル状態からの応答時間に影響する。たとえば、１つのプロトコルが２００−４００ミリボルトのピーク電圧範囲を規定し、別の規格が５００−７００ミリボルトという互いに相容れない電圧範囲を規定することがあり得る。よって、設計者はこれらの互いに相容れない要求を満たすことができないか、または通信に対して用いられるプロトコルに従って適合できる高速データトランシーバ装置を設計せねばならない。

これらの路線に沿って、フィードプログラマブルゲートアレイ（ＦＰＧＡ）回路は、複数のプロトコルに従って動作し得る１つの装置を構築しようとする設計者に対して、前述の要求される柔軟性および適合可能な性能を与えることから人気が高まっている。よって、ＦＰＧＡ技術が設計者に柔軟かつ構成可能なハードウェア回路を開発する機会を提供する一方で、なおも所望の動作を達成する特定の設計を開発する必要がある。

高速データ通信に対する設計上の挑戦の１つは、通信の物理媒体に関する。たとえば、高速データ通信に対しては、長いプリント回路基板（ＰＣＢ）トレースおよび１つまたはそれ以上のコネクタを通じた通信ラインが信号の大きさおよび品質を深刻に劣化させることが知られている。他の要素の中でも、信号の大きさだけでなく相対的な信号タイミングも劣化する。それによって信号の交差点がシフトし、信号の適切な検出および解釈のタイミングに影響する。したがって、前述のチャネル周波数応答および関連する影響を打ち消して信号を復元する回路を製造することが望ましい。

発明の概要
選択可能なプリエンファシスおよびドライバ信号の大きさを有する送信（Ｔｘ）ラインドライバは、１次電流レベルを設定する１次電流ドライバと、１次電流ドライバによって生成される１次電流レベルに重ね合わされるかまたは加えられる電流の付加的な量を与えるプリエンファシス電流ドライバとを含む。第１の電流選択モジュールは、第１のカレントミラーにおける１次電流ドライバ出力信号の大きさを設定するために用いられる基準信号を定め、第２の電流選択モジュールは、１次電流ドライバによって生成される１次電流信号の大きさと重ね合わされる第２のカレントミラーにおけるプリエンファシス電流ドライバ信号の大きさを選択する第２の基準信号を定めるために用いられる。電流制御論理ブ
ロックは、第１および第２の電流選択モジュールの両方に対する２値信号を生成することによって、対応する電流レベルを選択する。加えて、電流制御論理ブロックは、入力データストリームを受取り、入力データストリームに遷移が起こるたびにプリエンファシス制御信号を送信するように結合される。よって、プリエンファシス電流ドライバに対する電流選択モジュールは、プリエンファシス制御信号を電流制御論理ブロックから受取るときにのみ基準電流をプリエンファシス電流ドライバに与え（て活性化す）る。

１次電流ドライバおよびプリエンファシス電流ドライバに対する電流選択モジュールの各々は、異なる大きさの電流を生成する複数のスケーリングされたＭＯＳＦＥＴデバイスを含む。スケーリングされたデバイスは選択可能であり、電流制御論理ブロックから受取った２値信号に応答して選択される。したがって、送信チャネル条件に応答して、それぞれ１次電流ドライバおよびプリエンファシス電流ドライバによって生成される１次電流レベルおよびプリエンファシス電流レベルの両方が選択され得る。

発明の詳細な説明
図１は、プログラマブルロジックファブリック１２、複数のプログラマブルマルチギガビットトランシーバ（ＰＭＧＴ）１４−２８、および制御モジュール３０を含むプログラマブルロジックデバイス１０の概略的なブロック図である。プログラマブルロジックデバイス１０はプログラマブルロジックアレイデバイス、プログラマブルアレイロジックデバイス、消去可能プログラマブルロジックデバイス、および／またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）であってもよい。プログラマブルロジックデバイス１０がＦＰＧＡであるとき、プログラマブルロジックファブリック１２は、対称のアレイ構成、行ベースの（row−based）構成、シーオブゲート（sea−of-gates）構成、および／または階層的なプログラマブルロジックデバイス構成として実施されてもよい。プログラマブルロジックファブリック１２は、マイクロプロセッサコアなどの少なくとも１つの専用の固定されたプロセッサをさらに含むことによって、プログラマブルロジックデバイス１０によって提供されるプログラマブル柔軟性をさらに容易にしてもよい。

制御モジュール３０はプログラマブルロジックファブリック１２内に含まれても、または別個のモジュールであってもよい。いずれの実施においても、制御モジュール３０は制御信号を生成してプログラマブルマルチギガビットトランシーバ１４−２８の送信および受信部の各々をプログラミングする。一般的に、プログラマブルマルチギガビットトランシーバ１４−２８の各々は、受信データに対するシリアル−パラレル変換を行ない、送信データに対するパラレル−シリアル変換を行なう。パラレルデータは８ビット、１６ビット、３２ビット、６４ビットなどの幅であってもよい。

典型的に、シリアルデータは２値レベル信号、多レベル信号などであってもよいデータの１ビットストリームとなる。さらに、より大きな送信速度を与えるため、２つまたはそれ以上のプログラマブルマルチギガビットトランシーバがともに結合されてもよい。たとえば、ＰＭＧＴ１４、１６および１８が１秒当り３．１２５ギガビットでデータを送受信しているとき、有効シリアル速度が１秒当り３．１２５ギガビットの３倍になるように、ＰＭＧＴ１４−１８をともに結合してもよい。

プログラマブルマルチギガビットトランシーバ１４−２８の各々が別個の規格に適合するように個別にプログラミングされてもよい。加えて、トランシーバの送信経路が１つの規格を支持し、同じトランシーバの受信経路が異なる規格を支持するように、プログラマブルマルチギガビットトランシーバ１４−２８の各々の送信経路および受信経路が別々にプログラミングされてもよい。さらに、送信経路および受信経路のシリアル速度は１秒当り１ギガビットから１秒当り数十ギガビットまでプログラミングされてもよい。送信およ
び受信部または経路におけるパラレルデータのサイズもプログラム可能であり、８ビット、１６ビット、３２ビット、６４ビットなどであってもよい。

図２は、プログラマブルマルチギガビットトランシーバ１４−２８の１つを表わす実施例の１つの概略的なブロック図である。ここに示されるとおり、プログラマブルマルチギガビットトランシーバはプログラマブル物理媒体接続（ＰＭＡ）モジュール３２と、プログラマブル物理符号化副層（ＰＣＳ）モジュール３４と、プログラマブルインターフェイス３６と、制御モジュール３５と、ＰＭＡメモリマッピングレジスタ４５と、ＰＣＳレジスタ５５とを含む。制御モジュール３５は、個々のプログラマブルマルチギガビットトランシーバ１４−２８に対する動作の所望のモードに基づいて、プログラムド非シリアル化設定６６、プログラムドシリアル化設定６４、受信ＰＭＡ＿ＰＣＳインターフェイス設定６２、送信ＰＭＡ＿ＰＣＳインターフェイス設定６０、および論理インターフェイス設定５８を生成する。制御モジュール３５は、プログラマブルマルチギガビットトランシーバの各々の中にある別個の装置であっても、および／または図１の制御モジュール３０内に含まれていてもよい。ＰＭＧＴ制御モジュール３５のいずれの実施例においても、プログラマブルロジックデバイス制御モジュール３０は、プログラマブルロジックデバイス１０に対する対応する全体の所望の動作条件を定め、所与のプログラマブルマルチギガビットトランシーバに対する対応する動作パラメータを制御モジュール３５に与え、制御モジュール３５は設定５８−６６を生成する。

プログラマブル物理媒体接続（ＰＭＡ）モジュール３２は、プログラマブル送信ＰＭＡモジュール３８およびプログラマブル受信ＰＭＡモジュール４０を含む。図４Ｂを参照してより詳細に説明されるプログラマブル送信ＰＭＡモジュール３８は、プログラムドシリアル化設定６４に従って送信パラレルデータ４８を送信シリアルデータ５０に変換するよう動作可能に結合される。プログラムドシリアル化設定６４は、送信シリアルデータ５０の所望の速度、送信パラレルデータ４８の所望の速度、および送信パラレルデータ４８のデータ幅を示す。プログラマブル受信ＰＭＡモジュール４０は、プログラムド非シリアル化設定６６に基づいて受信シリアルデータ５２を受信パラレルデータ５４に変換するよう動作可能に結合される。プログラムド非シリアル化設定６６は、受信シリアルデータ５２の速度、受信パラレルデータ５４の所望の速度、および受信パラレルデータ５４のデータ幅を示す。ＰＭＡメモリマッピングレジスタ４５は、プログラムドシリアル化設定６４およびプログラムド非シリアル化設定６６を保存してもよい。

プログラマブル物理符号化副層（ＰＣＳ）モジュール３４は、プログラマブル送信ＰＣＳモジュール４２およびプログラマブル受信ＰＣＳモジュール４４を含む。プログラマブル送信ＰＣＳモジュール４２は、プログラマブルインターフェイス３６を介して（図１の）プログラマブルロジックファブリック１２から送信データワード４６を受取り、送信ＰＭＡ＿ＰＣＳインターフェイス設定６０に従って送信データワード４６を送信パラレルデータ４８に変換する。送信ＰＭＡ＿ＰＣＳインターフェイス設定６０は、送信データワード４６の速度、送信データワードのサイズ（たとえば１バイト、２バイト、３バイト、４バイトなど）、および送信パラレルデータ４８の対応する送信速度を示す。プログラマブル受信ＰＣＳモジュール４４は、受信ＰＭＡ＿ＰＣＳインターフェイス設定６２に従って受信したパラレルデータ５４を受信データワード５６に変換する。受信ＰＭＡ＿ＰＣＳインターフェイス設定６２は、受信パラレルデータ５４が受信される速度、受信パラレルデータ５４の幅、受信データワード５６の送信速度、および受信データワード５６のワードサイズを示す。

制御モジュール３５はまた、送信データワード４６および受信データワード５６が（図１の）プログラマブルロジックファブリック１２によって送受信される速度を与える論理インターフェイス設定５８を生成する。なお、プログラマブルロジックファブリック１２
に受信データワード５６が与えられるのとは異なる速度でプログラマブルロジックファブリック１２から送信データワード４６が受信されてもよい。

当業者が認めるとおり、プログラマブルＰＭＡ３２およびプログラマブルＰＣＳ３４内のモジュールの各々は個別にプログラミングされることによって所望のデータ転送速度を支持してもよい。データ転送速度が特定の規格に従うことによって、受信経路すなわちプログラマブル受信ＰＭＡモジュール４０およびプログラマブル受信ＰＣＳモジュール４４が１つの規格に従ってプログラミングされ、送信経路すなわちプログラマブル送信ＰＣＳモジュール４２およびプログラマブル送信ＰＭＡモジュール３８が別の規格に従ってプログラミングされてもよい。

図３は、プログラマブルマルチギガビットトランシーバ１４−２８の１つを表わす代替的な概略ブロック図を例示する。この実施例において、プログラマブルマルチギガビットトランシーバ１４−２８は、送信部７０、受信部７２、制御モジュール３５およびプログラマブルインターフェイス３６を含む。送信部７０は、プログラマブル送信ＰＭＡモジュール３８およびプログラマブル送信ＰＣＳモジュール４２を含む。受信部７２は、プログラマブル受信ＰＭＡモジュール４０およびプログラマブル受信ＰＣＳモジュール４４を含む。

この実施例において、制御モジュール３５はそれぞれ送信設定７４および受信設定７６を介して送信部と受信部とを別々にプログラミングする。制御モジュール３５はまた、論理インターフェイス設定５８を介してプログラマブルインターフェイス３６をプログラミングする。したがって、制御モジュール３５は、１つの規格に従って機能するように受信部７２をプログラミングする一方で、別の規格に従って送信部７０をプログラミングしてもよい。さらに、論理インターフェイス設定５８は、受信データワード５６がプログラマブルロジックファブリック１２に与えられるのとは異なる速度でプログラマブルロジックファブリック１２から送信データワード４６が受信されることを示してもよい。当業者が認めるとおり、プログラマブルインターフェイス３６は送信バッファおよび受信バッファ、ならびに／または弾性の保存バッファを含むことによって、プログラマブルロジックファブリック１２への送信データワード４６および受信データワード５６の提供およびそこからの受信を容易にしてもよい。

図４Ａは、プログラマブルフロントエンド１００、データおよびクロック回復モジュール１０２、ならびにシリアル−パラレル変換モジュール１０４を含むプログラマブル受信ＰＭＡモジュール４０の概略的なブロック図を例示する。プログラマブルフロントエンド１００は、受信終了回路１０６および受信増幅器１０８を含む。データおよびクロック回復モジュール１０２は、データ検出回路１１０および位相ロックループ１１２を含む。位相ロックループ１１２は、位相検出モジュール１１４と、ループフィルタ１１６と、電圧制御発振器（ＶＣＯ）１１８と、第１の分周器モジュール１２０と、第２の分周器モジュール１２２とを含む。

プログラマブルフロントエンド１００は、受信シリアルデータ５２を受取ってそこから増幅され等化された受信シリアルデータ１２４を生成するように動作可能に結合される。これを達成するために、受信終了回路１０６は受信終了設定１２６に従ってプログラミングされることにより、プログラマブル受信ＰＭＡモジュール４０と受信シリアルデータ５２を最初に送信したソースとの間の送信ラインに対する適切な終了を与える。受信終了設定１２６は、受信シリアルデータ５２がシングルエンド信号であるか、差分信号であるかを示してもよく、終了ラインのインピーダンスを示してもよく、また受信終了回路１０６のバイアスを示してもよい。

受信終了回路１０６はさらに受信シリアルデータ５２にバイアスをかけて、受信増幅器１０８にバイアス調整信号を与える。受信増幅器１０８の利得および等化設定は、それぞれ等化設定１２８および増幅設定１３０に従って調整されてもよい。なお、受信終了設定１２６、等化設定１２８および増幅設定１３０は、制御モジュール３５によって与えられるプログラムド非シリアル化設定６６の部分である。

データおよびクロック回復モジュール１０２は、位相ロックループ１１２の位相検出モジュール１１４およびデータ検出回路１１０を介して増幅され等化された受信シリアルデータ１２４を受取る。位相検出モジュール１１４は、基準クロック８６の位相および／または周波数を分周器モジュール１２０によって生成されるフィードバック基準クロックと比較することによって、増幅され等化された受信シリアルデータ１２４を受取る前に初期化されている。この位相および／または周波数差に基づいて、位相検出モジュール１１４は対応する電流を生成し、その電流はループフィルタ１１６に与えられる。ループフィルタ１１６は、電流をＶＣＯ１１８の出力周波数を調整する制御電圧に変換する。分周器モジュール１２０は、シリアル受信クロック設定１３２に基づいてＶＣＯ１１８が生成する出力発振を分割してフィードバック信号を生成する。一旦増幅され等化された受信シリアルデータ１２４が受取られると、位相検出モジュール１１４は、増幅され等化された受信シリアルデータ１２４の位相を、増幅され等化された受信シリアルデータ１２４の位相と比較する。増幅され等化された受信シリアルデータ１２４とフィードバック信号との位相差に基づいて電流信号が生成される。

位相検出モジュール１１４は電流信号をループフィルタ１１６に与え、ループフィルタ１１６は電流信号をＶＣＯ１１８の出力周波数を制御する制御電圧に変換する。このとき、ＶＣＯ１１８の出力は回復クロック１３８に相当する。図４においてシリアル受信クロック９８として参照されるこの回復クロック１３８は、分周器モジュール１２２、データ検出回路１１０およびシリアル−パラレル変換モジュール１０４に与えられる。データ検出回路１１０は回復クロック１３８を利用して、増幅され等化された受信シリアルデータ１２４から回復データ１３６を生成する。分周器モジュール１２２は、パラレル受信およびプログラマブル論理クロック設定１３４に従って回復クロック１３８を分割し、パラレル受信クロック９４およびプログラマブル論理受信クロック９６を生成する。なお、シリアル受信クロック設定１３２ならびにパラレル受信およびプログラマブル論理クロック設定１３４は、制御モジュール３５によってプログラマブル受信ＰＭＡモジュール４０に与えられるプログラムド非シリアル化設定６６の部分である。

弾性の保存バッファを含んでもよいシリアル−パラレル変換モジュール１０４は、回復クロック１３８に従ってシリアル速度で回復データ１３６を受取る。シリアル−パラレル設定１３５およびパラレル受信クロック９４に基づいて、シリアル−パラレル変換モジュール１０４は受信パラレルデータ５４を出力する。プログラムド非シリアル化設定６６の部分であってもよいシリアル−パラレル設定１３５は、受信パラレルデータ５４の速度およびデータ幅を示す。

図４Ｂは、位相ロックループ１４４、パラレル−シリアル変換モジュール１４０、およびラインドライバ１４２を含むプログラマブル送信ＰＭＡモジュール３８の概略的なブロック図を例示する。位相ロックループ１４４は、位相検出モジュール１４６と、チャージポンプ１４７と、ループフィルタ１４８と、電圧制御発振器（ＶＣＯ）１５０と、分周器モジュール１５４と、分周器モジュール１５２とを含む。

位相検出モジュール１４６は、基準クロック８６の位相および／または周波数を、分周器モジュール１５４の生成するフィードバック発振の位相および／または周波数と比較する。この発明の実施例の１つにおいて、位相検出モジュール１４６はチャージポンプ１４
７に対する制御信号を生成し、チャージポンプ１４７は電流信号を生成して、基準クロック８６とフィードバック発振との位相および／または周波数差を表わす。ループフィルタ１４８は電流信号をＶＣＯ１５０の生成する出力発振を調節する制御電圧に変換する。分周器モジュール１５４は、シリアル送信クロック設定１５８に基づいてシリアル送信クロック９２に対応するＶＣＯ１５０の出力発振を分割してフィードバック発振を生成する。なお、シリアル送信クロック設定１５８は、制御モジュール３５によってプログラマブル送信ＰＭＡモジュール３８に与えられるプログラムドシリアル化設定６４の部分であってもよい。

分周器モジュール１５２はシリアル送信クロック９２を受取り、パラレル送信およびプログラマブル論理クロック設定１６０に基づいて、パラレル送信クロック８８および送信プログラマブル論理クロック９０を生成する。パラレル送信およびプログラマブル論理クロック設定１６０は、プログラムドシリアル化設定６４の部分であってもよい。

パラレル−シリアル変換モジュール１４０は送信パラレルデータ４８を受取ってそこからシリアルデータストリーム１５６を生成する。パラレル−シリアル変換を容易にするために、弾性の保存バッファを含んでもよいパラレル−シリアル変換モジュール１４０は、パラレル−シリアル設定を受取って送信パラレルデータ４８の幅および送信パラレルデータの速度を示し、これはパラレル送信クロック８８に対応する。パラレル−シリアル設定、シリアル送信クロック９２およびパラレル送信クロック８８に基づいて、パラレル−シリアル変換モジュール１４０は送信パラレルデータ４８からシリアルデータストリーム１５６を生成する。

ラインドライバ１４２はシリアルデータストリーム１５６の電力を増加して送信シリアルデータ５０を生成する。ラインドライバ１４２は、プリエンファシス制御信号１６１、プリエンファシス設定信号１６２、スルーレート設定信号１６４、アイドル状態設定信号１６５および１次電流設定１６６を介して、プリエンファシス設定、スルーレート設定および１次電流駆動設定を調整するようプログラミングされてもよい。プリエンファシス制御信号１６１、プリエンファシス設定信号１６２、スルーレート設定信号１６４、アイドル状態設定１６５および１次電流設定１６６は、プログラムドシリアル化設定６４の部分であってもよい。当業者が認めるとおり、図４Ｂはシングルエンドシステムとして示されるが、システム全体は差分信号方式、ならびに／または差分およびシングルエンド信号方式の組合せであってもよい。

図５は、この発明の実施例の１つに従って形成されたＴｘラインドライバの機能ブロック図である。図５を参照して、Ｔｘラインドライバ１７０は１対のプリドライバ１７２および１７４を含む。プリドライバ１７２はプリエンファシスおよび遷移論理１７５からシリアルデータを受取るよう結合され、プリドライバ１７４はプリエンファシスおよび遷移論理１７５から同期化プリエンファシス信号を受取るよう結合される。プリドライバ１７２の出力は１次電流ドライバ１７６の入力に結合され、プリドライバ１７４の出力はプリエンファシス電流ドライバ１７８の入力に結合される。１次電流ドライバ１７６およびプリエンファシス電流ドライバ１７８の出力は共通ノード１８０に生成され、そこで合計されてＴｘラインドライバ１７０から出力される。

Ｔｘラインドライバ１７０は、１次電流ドライバ１７６およびプリエンファシス電流ドライバ１７８によってそれぞれ生成される電流レベルを定める１対の電流選択モジュール１８２および１８４をさらに含む。電流制御論理ブロック１８６は、電流選択モジュール１８２に対する１次電流設定と、電流選択モジュール１８４に対するプリエンファシス電流設定とを生成するように結合されて、１次電流ドライバ１７６およびプリエンファシス電流ドライバ１７８によってそれぞれ生成される電流レベルを定める。

一般的に、１次およびプリエンファシス電流ドライバ１７６および１７８の出力電流レベルをそれぞれ設定するための電流制御論理ブロックを含むこの発明の実施例は、１次電流レベル設定に関する異なるプリエンファシス電流レベル設定の多くの組合せを可能にするという点において有利である。特定のチャネル条件に従って、１次およびプリエンファシス電流レベルの個別の調整を可能にすることによって、プリエンファシスおよび１次電流設定を最大化できるため、通信チャネルの端部において生成される信号が高速データのシリアルデータストリームに対して容易に検知され解釈され得る。

Ｔｘラインドライバ１７０の動作は、プリエンファシスの説明によってよりよく理解されるかもしれない。図６は、この発明の実施例の１つに従った、プリエンファシスを有さない信号およびプリエンファシスを有する信号を例示する信号図である。図６は、プリエンファシスを有さない信号およびプリエンファシスを有する信号を例示する信号図である。図６の信号図を参照して分かるとおり、プリエンファシスを有する信号データストリームにおける遷移に続く第１のビットに対して信号の大きさが増加される。より特定的には、プリエンファシスを有さない信号データストリームを評価すると、信号データストリームはビット期間２、５および８において論理０から論理１に遷移する。

加えて、ビット３および９も論理１であることが示されるが、遷移がないためにそれらは論理０に続くものではない。したがって、プリエンファシスを有する信号データストリームは、遷移ビット期間であるビット期間２、５および８における信号が、非遷移ビットに対して付加された信号の大きさを含むことを示す。また、記載される実施例においては、論理１から論理０への遷移に対して（すなわちすべての遷移に対して）プリエンファシスが加えられる。さらに、記載される実施例において、論理０は論理１と同じ大きさで反対の極性を有する信号によって表わされる。したがって、遷移に続く論理０信号は、非遷移論理０信号に対する付加的な信号の大きさを有する（より負になる）。つまり、プリエンファシスとは、１つの論理状態から別の状態への遷移に続く第１のビットに対して信号の大きさを増加させることを示す。

図６の例において、プリエンファシスが重ね合わされることによって特定の遷移に対する信号の大きさが増加され、他の信号の大きさが減少される。より特定的には、この発明の実施例の１つにおいて、論理１および論理０信号の両方が非ゼロ値で表わされるとき、たとえば、論理１が正の大きさの電圧によって表わされ、論理０が負の大きさの電圧で表わされる反対の大きさの信号であるとき、プリエンファシス電流は各遷移において（大きさによって）加えられる。よって、この実施例においては、論理１から論理０への遷移においてもプリエンファシス電流が加えられる。

図７は、プリエンファシスを有する、および有さない通信チャネルにおける信号データストリームを例示する。より特定的には、図７は通信チャネルにおける信号データストリームと、プリエンファシスの必要性と、プリエンファシスを利用することによって得られる肯定的な影響とを例示する。１９０に差分信号が示されて、高速データ送信に対する共通のチャネル影響の１つを例示する。より特定的には、チャネル条件および先行信号ビットの論理状態を含む複数の要因に従って、高速データ通信の際に交差点が前後にシフトする。つまり、１９２に見られるとおり、１９０に示される信号波形はこれらの要因に従って１９２に示されるいずれの方向にもシフトし得る。

１９６に示される信号波形は、同じチャネル影響をより大規模に表わす。ここに見られるとおり、信号波パターンは、１９８に示されるようなアイ高さおよび２００に示されるようなアイ幅を有するアイパターンとして知られるものを発現させる。一般的に、信号送信特性が改善されると、１９８に示されるアイ高さが増加することがあり、また２００に
示されるアイ幅が増加する。より一般的には、１９６に示される信号波形は、プリエンファシスを有さない信号チャネルを表わす。したがって、プリエンファシスが利用されると、信号波形パターンは信号波形２０２によって示されるものの方に似たものを表わし得る。ここに見られるとおり、アイ高さ２０４はアイ高さ１９８に比べて増加し、アイ幅２０６はアイ幅２００に対して増加する。ここに利用されるようなプリエンファシスはアイ高さを増加することもしないこともあるが、アイ幅は増加する。

特定のデータ速度またはチャネル条件に基づいて、プリエンファシスの特定の特性が変更されることが望ましい。たとえば、プリエンファシス信号の配置が変えられてもよいし、プリエンファシス信号の大きさが変えられてもよい。つまり、図６に示されるとおり、この発明の記載される実施例において、プリエンファシス信号は遷移に続く第１のビットに対して用いられる。プリエンファシスの量は設計実施に任されてもよく、高速データストリームが伝導される特定のチャネルの関数となる。当業者はこの教示を利用して、特定のチャネル条件に対して適切なプリエンファシスを有するシステムを実施してもよい。図５および図６を再び参照して、プリエンファシスの量は、それぞれ電流選択モジュール１８２および１８４に送信される１次およびプリエンファシス電流設定内で選択される電流レベルに従って、電流制御論理ブロック１８６によって変えられてもよい。

図８は、この発明の実施例の１つに従って形成されるプリエンファシスおよび１次電流ドライバの機能概略図である。プリエンファシスを有する電流ドライバ２１０は、１次電流ドライバ２１２およびプリエンファシス電流ドライバ２１４を含み、それらの出力は結合されてＶ_OUTを生成する。１対のプリドライバ２１６および２１８は、入力信号を１次電流ドライバ２１２（シリアルデータ）およびプリエンファシス電流ドライバ２１４（プリエンファシス信号）に与える。電流選択モジュール２２０は、１次電流ドライバ２１２に対する電流レベルを設定する、２２２に一般的に示されるカレントミラーに対する基準電流を与える。同様に、電流選択モジュール２２４は、プリエンファシス電流ドライバ２１４に対する電流レベルを設定する、２２６に一般的に示されるカレントミラーに対する基準電流を与える。電流制御論理ブロック２２８は、電流選択モジュール２２０および２２４の生成する基準電流を選択する論理を提供する。最後に、プリドライバ２１６および２１８はカレントミラー２３０からのバイアス信号を受取るように結合される。カレントミラー２３０のミラーデバイス（すなわちＭＯＳＦＥＴ２３６および２３３）は、電流源２３２の生成する基準電流に基づいて所望のバイアス電流レベルを与えるようにスケーリングされる。

より特定的には、電流源２３２はカレントミラー２３０に対する基準電流を生成することによって、プリドライバ２１６および２１８に対するバイアス電流レベルを設定する。ＭＯＳＦＥＴ２３６はプリドライバ２１６にバイアスを与え、ＭＯＳＦＥＴ２３３はプリドライバ２１８にバイアスを与える。カレントミラー２３０のＭＯＳＦＥＴ２３４は、カレントミラー２３０のＭＯＳＦＥＴ２３６および２３３に対する電流レベルを設定し、プリドライバ２１６および２１８の入力ＭＯＳＦＥＴのゲートにおいて入力信号が受取られるたびにＭＯＳＦＥＴ２３６および２３３に規定の出力電圧を出力させる。この発明の実施例の１つにおいて、ＭＯＳＦＥＴ２３６および２３３は異なる態様でスケーリングされるため、ＭＯＳＦＥＴ２３４が伝導する基準電流に関して比例する異なるミラー電流レベルを与える。

たとえばプリドライバ２１６を調べると、差動電圧入力、すなわち入力シリアルデータストリームＶ_dataを受けるように結合された入力装置２３８および２４０を有する差動対が示される。したがって、装置２３８および２４０のゲートにおいて入力電圧が受取られるたびに、電流源２３２はカレントミラー２３０に対する基準電流レベルを設定することによって、装置２３８および２４０を含む差動対にバイアスをかけて規定の電流レベルに
する。次に、それぞれ入力装置２３８および２４０のドレイン端子とＶ_DDとの間に結合されたレジスタ２３９および２４１に伝導された電流から出力電圧がもたらされ、１次電流ドライバ２１２に対する入力として生成される。

同様に、カレントミラー２３０はプリドライバ２１８の差動対の装置２４２および２４４に対するバイアスレベルを設定する。電流源２３２は、カレントミラー２３０に対する基準電流レベルも設定し、装置２４２および２４４のゲートにおいて入力電圧（Ｖ_emphasis）が受取られるたびに装置２４２および２４４を含む差動対にバイアスをかけて規定の電流レベルにする。次に、それぞれ入力装置２４２および２４４のドレイン端子とＶ_DDとの間に結合されたレジスタ２４３および２４５に伝導された電流から出力電圧がもたらされ、プリエンファシス電流ドライバ２１４に対する入力として生成される。入力電圧（Ｖ_emphasis）は、図９（後述）のプリエンファシス論理２６６によって生成される、より一般的には図５のプリエンファシスおよび遷移論理１７５からの、単なる差分信号である。当業者は設計を容易に実施して、プリエンファシスおよび遷移論理１７５の生成する入力電圧（Ｖ_emphasis）が図８の実施例によって必要とされるような差分信号であるようにしてもよい。

一般的に、プリドライバ２１６および２１８の差動入力において受取られる入力信号は、１次電流ドライバ２１２およびプリエンファシス電流ドライバ２１４の差動対への入力として現われる。プリドライバ２１６および２１８のドレインからの出力は、１次電流ドライバ２１２およびプリエンファシス電流ドライバ２１４の差動対の装置のゲートに対して生成される。より特定的には、（プリドライバ２１６の）入力装置２３８および２４０のドレインは、１次電流ドライバ２１２の差動対の装置２４６および２４８のゲートに結合される。同様に、プリドライバ２１８の装置２４２および２４４のドレインは、プリエンファシス電流ドライバ２１４の装置２５０および２５２のゲートに結合される。

１次電流ドライバ２１２およびプリエンファシス電流ドライバ２１４の差動対の各々は、それぞれカレントミラー２２２および２２６によってバイアスをかけられる。カレントミラー２２２および２２６の電流レベルは、それぞれ電流選択モジュール２２０および２２４によって設定される。この発明の実施例の１つにおいて、１次電流ドライバ２１２の電流レベルは９ミリアンペアに設定され、プリエンファシス電流ドライバ２１４の電流レベルはプリエンファシス信号が論理１であるか論理０であるかに従って＋／−１ミリアンペアに設定される。プリエンファシス信号が論理１であるとき、＋１ミリアンペアのプリエンファシス電流が加えられる。プリエンファシス信号が論理０であるとき、−１ミリアンペアのプリエンファシス電流が加えられる（出力ノードから１ミリアンペア下げられる）。１次およびプリエンファシス電流ドライバの差動対の電源およびドレインの間に結合される負荷レジスタは、実施例の１つにおいて５０オームに設定される。したがって、Ｖ_OUT（強調されたもの）は５００ミリボルトに等しく、Ｖ_OUT（強調を止めたもの）は４００ミリボルトに等しい。この実施例において、ドライバが生成する合計電流は、１０ミリアンペア（強調されたもの）および８ミリアンペア（強調を止めたもの）に等しい。

この発明の記載される実施例において、電流選択モジュール２２０および２２４の各々は、それぞれカレントミラー２２２および２２６に対する基準電流レベルを設定するために用いられる選択可能な装置を有するデジタル−アナログ（ＤＡＣ）変換器を含む。ここに示されるような電流選択モジュール２２０または２２４に対するＤＡＣの設計および使用は、チャネル条件に基づく必要に応じた出力信号の大きさの選択を容易にする。たとえば、電流選択モジュール２２０によって定められる基準電流は、ミラーデバイス２４７によって生成される（相対スケーリングに依存する）対応する比例する電流をもたらして、１次電流ドライバ２１２に対する電流レベルを設定する。同様に、電流選択モジュール２２４によって定められる基準電流は、ミラーデバイス２５１によって生成される対応する
比例する電流をもたらして、プリエンファシス電流ドライバ２１４に対する電流レベルを設定する。

この発明の記載される実施例において、電流選択モジュール２２０および２２４の各々を形成するＤＡＣは、選択的に活性化されて基準電流レベルを与える、並列に結合された複数のＭＯＳＦＥＴデバイスを含む。この実施例において、電流選択モジュール２２０および２２４を形成するＤＡＣは２つのＭＯＳＦＥＴデバイスを含み、その一方は他方のデバイスの２倍の量の電流を伝導するようスケーリングされる。したがって、電流制御論理ブロック２２８は２ビット２値信号を生成することによって、バイアス電流レベルの所望の量に従ってＭＯＳＦＥＴデバイスのいずれかまたは両方を選択的に活性化する。さらに示されるとおり、電流選択モジュール２２０および２２４は、カレントミラー基準デバイス２３５および基準電流レベルを規定するカレントミラー電流源２３７によって設定されるバイアス信号を受取るように選択的に結合される。

よって、電流制御論理ブロック２２８によって設定される２値信号の値に基づいて、電流選択モジュール２２０および２２４として用いられるＤＡＣに対する電流の量は０、１ｘ、２ｘまたは３ｘであり得る。“ｘ”の実際の値は設計要求に依存し、この教示を実施する当業者によって容易に定められてもよい。より一般的には、“ｘ”の値はデバイススケーリングの関数である。よって、電流選択モジュールはプリエンファシス論理ブロックの受取る２ビット２値信号に応答して、少なくとも１つのＭＯＳＦＥＴデバイスを結合することにより、それぞれ１次電流ドライバ２１２およびプリエンファシス電流ドライバ２１４に対するカレントミラー２２２またはカレントミラー２２６に対する基準電流を与える。当業者に公知であるとおり、カレントミラーを含むこれらの回路要素の各々に対して、基準デバイス、ここではカレントミラーの左側のデバイスに与えられる電流またはバイアス信号の量は、対応するミラーデバイスに反映される。よって、選択可能なデバイスを有するＤＡＣを利用することによって、基準電流を容易に調整して、そこに結合されるミラーデバイスにおける対応する電流レベルをもたらすことができる。

この発明のこの実施例の付加的な局面は、プリエンファシスの生成に関する。この発明の記載される実施例において、電流制御論理ブロック２２８は電流選択モジュール２２０に対するドライババイアス信号を連続的に生成することによって、ゲート端子に入力データ信号が与えられるたびにモジュール２２０に対応する基準信号を生成させて１次電流ドライバ２１２が電流を駆動できるようにする。

この発明の記載される実施例において、電流選択モジュール２２４はいずれのビットに対するプリエンファシス電流も与えるが、プリエンファシス電流の極性は受取られたデータストリームの先行データビットに関するデータビットの論理状態における遷移に依存する。別の言い方をすると、プリエンファシス電流ドライバ２１４は、１次電流ドライバ２１２によって駆動されるデータストリームにおいて論理０データビットの後に論理１データビットが続くとき（または記載される実施例においてはその反対のとき）には１次電流ドライバ２１２出力に加えられるべき正の電流を与え、非遷移ビット期間に対しては負の電流を与えて出力電流レベルを減少させる。したがって、実施例の１つの例に対して、１次電流ドライバ２１２は常に安定な９ミリアンペアを生成し、プリエンファシス電流ドライバ２１４は＋１または−１ミリアンペアを生成することによって、合計出力電流がそれぞれ１０ミリアンペアまたは８ミリアンペアに等しくなってもよい。よって、この発明の実施例の１つにおいて、正のプリエンファシス電流は論理０から論理１への遷移の際にのみ加えられる。別の実施例においては、正のプリエンファシス電流は論理１から論理０への遷移に対しても（すなわちすべての遷移に対して）加えられる。

図９は、プリエンファシス制御信号および同期シリアルデータストリームを判断および
生成するためのプリエンファシスおよび遷移論理を例示する。図９を参照して、プリエンファシスおよび遷移論理１７５は、受取られたシリアルデータストリームを受信および反転するように結合されるインバータ２６０を含む。次いで、反転されたシリアルデータストリームが、１ビット期間遅延を導入する遅延素子２６２に対して生成される。遅延素子２６２の出力がクロックドフリップフロップ２６４に生成されることによって、Ｖ_dataおよびＶ_emphasisを同期させる。フリップフロップ２６４の出力はプリドライバ１７４に送られる。インバータ２６８は、シリアルデータストリームを受取って反転し、反転したシリアルデータストリームを、データストリームを再反転する第２のインバータ２７０に生成するように結合される。この２つのインバータは、インバータ２６０および遅延素子２６２の応答時間に対応する少量の応答時間を利用することによって、高速シリアルデータストリームと反転および遅延されたシリアルビットストリームとの同期を維持する働きをする。インバータ２７０の出力（シリアルデータストリーム）がクロックドフリップフロップ２７２に生成されることによって、Ｖ_dataおよびＶ_emphasisを同期させる。フリップフロップ２７２の出力は次にプリドライバ１７２に送られる。前述のとおり、この発明の記載される実施例においては、論理１によって正の大きさの電流が１次電流出力に加えられ、論理０によって負の大きさの電流が１次電流出力に加えられる。またここに見られるとおり、フリップフロップ２７２の出力はシリアルデータ（すなわち、図５のプリドライバ１７２および図８のプリドライバ２１６および２１８のゲートに対する入力）として外部にも生成される。図９はシングルエンド動作を示すが、この回路構成が差動適用にも容易に適合され得ることが理解される。

図１０Ａは、図８の回路構成と組合せた図９の論理回路構成の動作を詳細に示す真理表を示す。「プリエンファシス」とラベルされた行に示されるとおり、シリアルデータおよび遅延され反転されたシリアルデータの両方が論理１に等しくなるたびに、プリエンファシス電流は信号の大きさ（１つの論理状態を表わす正の信号または異なる論理状態を表わす負の信号）を増加させる。“ｙ”は信号の大きさがプリエンファシスによって増加されることを反映し、“ｎ”は信号の大きさが減少されることを反映する。一般的に、図１０Ａの真理表は、論理０から論理１への遷移が起こるたびにプリエンファシスおよび遷移論理１７５におけるプリエンファシス論理２６６がプリエンファシス信号を生成することを例示する。図１０Ｂは図１０Ａと類似の図面であるが、論理０から論理１への遷移に対してのみではなく、遷移が起こるたびに信号の大きさを増加するためのプリエンファシス電流を生成するための論理を例示する。

この発明の記載される実施例においては、それぞれのビット期間において同量の電流が加えられるかまたは引かれることによって、信号の大きさが増加または減少される。この発明の代替的な実施例においては、論理０のときには電流が付加されない。しかしこの代替的な実施例は、プリエンファシス信号が印加されるたびに１次電流に加えるための電流レベルを瞬時に発生させる必要があるという欠点を有する。こうした瞬時の電流の発生は困難である。よって記載される実施例において、１次電流はプリエンファシスを有する電流レベルとプリエンファシスを有さない電流レベルとの中間点に設定される。それによって、プリエンファシス電流レベルを単に加えるかまたは引くことによって所望の結果が得られる。

図１１は、プリエンファシス電流を生成するための方法を例示するフローチャートである。最初に、電流制御論理ブロックは、第１の電流選択モジュール（プリエンファシス電流設定モジュール）にプリエンファシス電流設定信号を送信し、第２の電流選択モジュール（１次電流設定モジュール）に１次電流設定信号を送信することによって、それぞれプリエンファシスおよび１次電流レベルを設定する（ステップ２７４）。その後、プリエンファシスおよび遷移論理ブロックは入力データストリームをモニタし、遷移が起こったことを検出する（ステップ２７２）。遷移が起こったことを検出すると、遷移およびプリエ
ンファシス論理ブロックは規定の値を有するプリエンファシス信号を第１の電流選択モジュールに送信する。第１の電流選択モジュールは次に、遷移ビットに対する対応するプリエンファシス電流を生成する。

この発明の記載される実施例において、遷移が起こらなかったとき、プリエンファシスおよび遷移論理ブロックは第２の規定の値を有するプリエンファシス信号を送信する。この発明の記載される実施例において、プリエンファシス信号はビット期間ごとに送信される。プリエンファシスビットが第１の論理値を有するとき、プリエンファシス電流ブロックは１次電流と合計するための正の電流を生成する。プリエンファシスビットが第２の論理値を有するとき、プリエンファシス電流ブロックは１次電流と合計するための負の電流を生成する。遷移が検出されるとき、１次電流と合計するための正の電流が生成される（ステップ２７８）。遷移が起こらなかったとき、１次電流と合計するための負のプリエンファシス電流が生成される（ステップ２８０）。最後に、この発明は、Ｔｘラインドライバ出力において１次電流レベルをプリエンファシス電流レベルと合計する（ステップ２８２）ことによって出力電流を生成するステップを含む。

ここに開示されるこの発明にはさまざまな変更および代替形が可能である。したがって、図面および詳細な説明において特定の実施例は例示のためにのみ示される。しかし、図面およびその詳細な説明はこの発明を開示される特定の形に制限することを意図するものではなく、反対にこの発明は請求項によって定められるこの発明の趣旨および範囲内にあるすべての変更、同等のものおよび代替品を含むものであることが理解されるべきである。

プログラマブルロジックファブリック、複数のプログラマブルマルチギガビットトランシーバ（ＰＭＧＴ）および制御モジュールを含む、プログラマブルロジックデバイスの概略的なブロック図である。 プログラマブルマルチギガビットトランシーバの１つを表わす実施例の１つの概略的なブロック図である。 プログラマブルマルチギガビットトランシーバの１つを表わす代替的な概略ブロック図を例示する図である。 プログラマブルフロントエンド、データおよびクロック回復モジュール、ならびにシリアル−パラレル変換モジュールを含むプログラマブル受信ＰＭＡモジュールの概略的なブロック図を例示する図である。 位相ロックループ、パラレル−シリアル変換モジュール、およびラインドライバを含むプログラマブル送信ＰＭＡモジュールの概略的なブロック図を例示する図である。 この発明の実施例の１つに従って形成されたＴｘラインドライバの機能ブロック図である。 プリエンファシスを有さない信号およびプリエンファシスを有する信号を例示する信号図である。 プリエンファシスを有する、および有さない通信チャネルにおける信号データストリームを例示する図である。 この発明の実施例の１つに従って形成されたプリエンファシスおよび１次電流ドライバの機能概略図である。 プリエンファシス制御信号および同期シリアルデータストリームを判断および生成するためのプリエンファシスおよび遷移論理を例示する図である。 図１０Ａおよび図１０Ｂは、プリエンファシス制御信号を判断および生成するための方法に関する回路構成および真理表を例示する図である。 プリエンファシス電流を生成するための方法を例示するフローチャートである。

Claims (11)

1. 出力ノードにおける送出データストリームに対する駆動電流を与えるように結合される１次電流ドライバと、
   出力ノードにおけるデータストリームの送出ビットに対するプリエンファシス電流を与えるように結合されるプリエンファシス電流ドライバと、
   １次電流ドライバに対する基準電流レベルとは独立に、送出データストリームにおける遷移に応答してプリエンファシス電流ドライバに選択可能な基準電流レベルを与えることによって、対応する量のプリエンファシス電流をプリエンファシス電流ドライバに生成させるための電流選択モジュールとを含む、Ｔｘラインドライバ。
2. 選択可能な基準電流レベルを選択し、かつプリエンファシス制御信号を与えて基準電流および対応するプリエンファシス電流を生成するための論理回路構成をさらに含む、請求項１に記載のＴｘラインドライバ。
3. 論理回路構成は、電流選択モジュールに２値信号としてのプリエンファシス電流設定を送信することによって、プリエンファシス電流ドライバに対する基準電流レベルを生成するための少なくとも１つのスケーリングされたデバイスを選択する、請求項２に記載のＴｘラインドライバ。
4. 電流選択モジュールは、異なる基準電流レベルを生成するための選択可能なスケーリングされたデバイスを有するデジタル−アナログ変換器（ＤＡＣ）を含む、請求項３に記載のＴｘラインドライバ。
5. １次電流ドライバ、ならびに第１および第２のプリドライバをさらに含み、前記第１および第２のプリドライバは、Ｔｘラインドライバによって送信される入力データストリームをそれぞれ１次およびプリエンファシス電流ドライバに与える、請求項４に記載のＴｘラインドライバ。
6. プリエンファシス電流ドライバによって与えられるプリエンファシス電流は、規定の遷
   移の後に正の大きさ、その他の場合に負の大きさを有する、請求項５に記載のＴｘラインドライバ。
7. 入力データストリームにおいて遷移が起こったことを判断し、かつプリエンファシス信号を生成して、Ｔｘラインドライバによって出力されるビットごとに１次電流ドライバによって生成される出力電流に電流を加えさせるかまたは引かせるための論理をさらに含む、請求項１に記載のＴｘラインドライバ。
8. Ｔｘラインドライバにおいて、データストリームにおける遷移に続く第１のビットに対してプリエンファシス信号を生成するための方法であって、
   第１の電流選択モジュールにプリエンファシス電流設定信号を送信することによって、プリエンファシス信号を受取った際に電流選択モジュールに規定の量の基準電流を生成させるステップと、
   データビットストリームにおいて１つのビットから別のビットへの遷移が起こったかどうかを判断するステップと、
   プリエンファシス制御信号を生成するステップと、
   プリエンファシス電流を生成するステップと、
   送出データストリームにおいてプリエンファシス電流および１次電流を合計するステップとを含む、方法。
9. 第２の電流選択モジュールに対する１次電流設定信号を生成することによって、第２の電流選択モジュールに規定の量の基準電流を生成させて、１次電流ドライバに１次電流を生成させるステップをさらに含む、請求項８に記載の方法。
10. １次およびプリエンファシス電流設定信号を生成するステップは、第１および第２のモジュールの各々におけるスケーリングされたデバイスの組合せに対応する２値信号を生成するステップを含み、電流選択装置のスケーリングされたデバイスは異なる電流伝導特性を有する、請求項９に記載の方法。
11. プリエンファシス信号の第１の論理状態に対する正のプリエンファシス電流と、プリエンファシス信号の第２の状態に対する負のプリエンファシス電流とを生成するステップをさらに含む、請求項９に記載の方法。

Images