JP5017903B2

JP5017903B2 - プリエンファシス調整方式及び方法

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Inventors: 松島　　祐介
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Description

本発明は高速にデータ伝送を行うシステムに用いて好適なプリエンファシス調整方式及び方法に関する。

近年、ＬＳＩ等の半導体集積回路装置は、その動作周波数が高くなり、それに伴って半導体集積回路装置間で送受信するデータの伝送速度も高速になってきている。そのため、伝送路においてデータ信号の高周波成分が減衰し、信号波形が変形してデータを正しく伝送できない問題が発生している。

プリエンファシス（波形強調）は、データ信号の高周波成分が伝送路によって減衰するのを補償するため、予めデータ信号の高周波成分の振幅を大きくし（エンファシス）、データ信号の低周波成分の振幅を小さくして（デエンファシス）送信することで、受信端におけるデータ信号の周波数特性をフラットにする技術である。

このプリエンファシスの強度（補償の強さ）の調整方法については、例えば特許文献１に、その一例が記載されている。

特許文献１では、データ信号の受信端においてエンファシス時の信号レベルとデエンファシス時の信号レベルとを比較し、それらのレベル差が無くなるように、データ信号の送信側に備える出力バッファ回路にてプリエンファシスの強度を調整している。
特開２００４−３３６４０７号公報

しかしながら、近年の半導体集積回路装置間におけるデータ伝送速度は益々高速になり、プリエンファシスの強度を半導体集積回路装置や伝送路の特性に応じてより適切に調整する必要が高まっている。

例えば、伝送路における高周波成分の減衰量に対してプリエンファシスの強度が不足している場合、図９に示すようにデータ信号の低周波成分の振幅よりも高周波成分の振幅が小さくなり、受信端におけるデータ信号のアイパターンの開口が小さくなってしまう。一方、プリエンファシスの強度が過剰の場合は、図１０に示すようにデータ信号の低周波成分の振幅よりも高周波成分の振幅が大きくなり、受信端におけるデータ信号のアイパターンの開口が大きくなり過ぎてしまう。

そのため、図１１に示すように、受端端におけるデータ信号の低周波成分の振幅と高周波成分の振幅とが均一になる（＝周波数特性がフラット）ように、伝送路による減衰量に対応してプリエンファシスの強度を適切に調整する必要がある。

本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、伝送路による減衰量に対応してプリエンファシスの強度を適切に調整することが可能なプリエンファシス調整方式及び方法を提供することを目的とする。

上記目的を達成するため本発明のプリエンファシス調整方式は、
プリエンファシスの強度を調整するためのプリエンファシス調整方式であって、
外部から供給される第１の制御信号によりプリエンファシスの強度が調整可能な、データ信号を送信する出力バッファ回路と、
外部から供給される第２の制御信号により入力されるデータの“１”または“０”を判定するためのしきい値の調整が可能な、前記出力バッファ回路から送信されたデータ信号を受信する入力バッファ回路と、
前記入力バッファ回路の出力信号を所定のクロックのタイミングでラッチして出力するフリップフロップと、
前記出力バッファ回路から“１”及び“０”の固定データを送信させ、前記第２の制御信号により前記入力バッファ回路のしきい値を前記入力バッファ回路の受信端におけるデエンファシス電圧に一致させる第１の調整工程、前記出力バッファ回路からランダムなデータ信号を送信させる第２の調整工程、及び前記フリップフロップの出力値が常に“０”になるまで、前記第１の制御信号により前記出力バッファ回路のプリエンファシスの強度を変化させて前記第１の調整工程及び前記第２の調整工程を繰り返し実施する第３の調整工程を行う制御回路と、
を有する構成である。

または、プリエンファシスの強度を調整するためのプリエンファシス調整方式であって、
外部から供給される第１の制御信号によりプリエンファシスの強度が調整可能な、データ信号を送信する出力バッファ回路と、
外部から供給される第２の制御信号により入力されるデータの“１”または“０”を判定するためのしきい値の調整が可能な、前記出力バッファ回路から送信されたデータ信号を受信する入力バッファ回路と、
前記入力バッファ回路の出力信号を所定のクロックのタイミングでラッチして出力するフリップフロップと、
前記フリップフロップに供給するクロックを複数の遅延量で遅延させる可変遅延器と、
前記出力バッファ回路から“１”及び“０”の固定データを送信させ、前記第２の制御信号により前記入力バッファ回路のしきい値を前記入力バッファ回路の受信端におけるデエンファシス電圧に一致させる第１の調整工程、前記出力バッファ回路から所定の周期毎にデータの遷移パターンが等しいデータ信号である繰り返しパターンデータを送信させ、該周期毎に前記可変遅延器による前記クロックの遅延量を変化させて前記フリップフロップに前記入力バッファ回路の出力信号のラッチ動作を複数回実施させ、前記フリップフロップから出力された“０”の数をカウントする第２の調整工程、及び前記フリップフロップから出力された“０”の数が所定数に達するまで、前記第１の制御信号により前記出力バッファ回路のプリエンファシスの強度を変化させて前記第１の調整工程及び前記第２の調整工程を繰り返し実施する第３の調整工程を行う制御回路と、
を有する構成である。

または、プリエンファシスの強度を調整するためのプリエンファシス調整方式であって、
外部から供給される第１の制御信号によりプリエンファシスの強度が調整可能な、データ信号を送信する出力バッファ回路と、
外部から供給される第２の制御信号により入力されるデータの“１”または“０”を判定するためのしきい値の調整が可能な、前記出力バッファ回路から送信されたデータ信号を受信する入力バッファ回路と、
前記入力バッファ回路の出力信号を所定のクロックのタイミングでラッチして出力するフリップフロップと、
前記フリップフロップに供給するクロックを複数の遅延量で遅延させる可変遅延器と、
前記フリップフロップから出力された“０”の数を前記可変遅延器から出力されるクロックを用いてカウントし、“０”の数が所定数に達したとき有意な値を出力するカウンタと、
前記出力バッファ回路から“１”及び“０”の固定データを送信させ、前記第２の制御信号により前記入力バッファ回路のしきい値を前記入力バッファ回路の入力端におけるデエンファシス電圧に一致させる第１の調整工程、前記出力バッファ回路から所定の周期毎にデータの遷移パターンが等しいデータ信号である繰り返しパターンデータを送信させ、該周期毎に前記可変遅延器による前記クロックの遅延量を変化させて前記フリップフロップに前記入力バッファ回路の出力信号のラッチ動作を複数回実施させる第２の調整工程、及び前記カウンタから前記有意な値が出力されるまで、前記第１の制御信号により前記出力バッファ回路のプリエンファシスの強度を変化させて前記第１の調整工程及び前記第２の調整工程を繰り返し実施する第３の調整工程を行う制御回路と、
を有する構成である。
一方、本発明のプリエンファシス調整方法は、プリエンファシスの強度を調整するためのプリエンファシス調整方法であって、
外部から供給される第１の制御信号によりプリエンファシスの強度が調整可能な、データ信号を送信する出力バッファ回路と、
外部から供給される第２の制御信号により入力されるデータの“１”または“０”を判定するためのしきい値の調整が可能な、前記出力バッファ回路から送信されたデータ信号を受信する入力バッファ回路と、
前記入力バッファ回路の出力信号を所定のクロックのタイミングでラッチして出力するフリップフロップと、
前記出力バッファ回路及び前記入力バッファ回路の動作を制御し、前記プリエンファシスの強度を調整する制御回路と、
を備えておき、
前記制御回路が、
前記出力バッファ回路から“１”及び“０”の固定データを送信させ、前記第２の制御信号により前記入力バッファ回路のしきい値を前記入力バッファ回路の受信端におけるデエンファシス電圧に一致させる第１の調整工程、前記出力バッファ回路からランダムなデータ信号を送信させる第２の調整工程、及び前記フリップフロップの出力値が常に“０”になるまで、前記第１の制御信号により前記出力バッファ回路のプリエンファシスの強度を変化させて前記第１の調整工程及び前記第２の調整工程を繰り返し実施する第３の調整工程を行う方法である。
または、プリエンファシスの強度を調整するためのプリエンファシス調整方法であって、
外部から供給される第１の制御信号によりプリエンファシスの強度が調整可能な、データ信号を送信する出力バッファ回路と、
外部から供給される第２の制御信号により入力されるデータの“１”または“０”を判定するためのしきい値の調整が可能な、前記出力バッファ回路から送信されたデータ信号を受信する入力バッファ回路と、
前記入力バッファ回路の出力信号を所定のクロックのタイミングでラッチして出力するフリップフロップと、
前記フリップフロップに供給するクロックを複数の遅延量で遅延させる可変遅延器と、
前記出力バッファ回路及び前記入力バッファ回路の動作を制御し、前記プリエンファシスの強度を調整する制御回路と、
を備えておき、
前記制御回路が、
前記出力バッファ回路から“１”及び“０”の固定データを送信させ、前記第２の制御信号により前記入力バッファ回路のしきい値を前記入力バッファ回路の受信端におけるデエンファシス電圧に一致させる第１の調整工程、前記出力バッファ回路から所定の周期毎にデータの遷移パターンが等しいデータ信号である繰り返しパターンデータを送信させ、該周期毎に前記可変遅延器による前記クロックの遅延量を変化させて前記フリップフロップに前記入力バッファ回路の出力信号のラッチ動作を複数回実施させ、前記フリップフロップから出力された“０”の数をカウントする第２の調整工程、及び前記フリップフロップから出力された“０”の数が所定数に達するまで、前記第１の制御信号により前記出力バッファ回路のプリエンファシスの強度を変化させて前記第１の調整工程及び前記第２の調整工程を繰り返し実施する第３の調整工程を行う方法である。
または、プリエンファシスの強度を調整するためのプリエンファシス調整方法であって、
外部から供給される第１の制御信号によりプリエンファシスの強度が調整可能な、データ信号を送信する出力バッファ回路と、
外部から供給される第２の制御信号により入力されるデータの“１”または“０”を判定するためのしきい値の調整が可能な、前記出力バッファ回路から送信されたデータ信号を受信する入力バッファ回路と、
前記入力バッファ回路の出力信号を所定のクロックのタイミングでラッチして出力するフリップフロップと、
前記フリップフロップに供給するクロックを複数の遅延量で遅延させる可変遅延器と、
前記フリップフロップから出力された“０”の数を前記可変遅延器から出力されるクロックを用いてカウントし、“０”の数が所定数に達したとき有意な値を出力するカウンタと、
前記出力バッファ回路及び前記入力バッファ回路の動作を制御し、前記プリエンファシスの強度を調整する制御回路と、
を備えておき、
前記制御回路が、
前記出力バッファ回路から“１”及び“０”の固定データを送信させ、前記第２の制御信号により前記入力バッファ回路のしきい値を前記入力バッファ回路の入力端におけるデエンファシス電圧に一致させる第１の調整工程、前記出力バッファ回路から所定の周期毎にデータの遷移パターンが等しいデータ信号である繰り返しパターンデータを送信させ、該周期毎に前記可変遅延器による前記クロックの遅延量を変化させて前記フリップフロップに前記入力バッファ回路の出力信号のラッチ動作を複数回実施させる第２の調整工程、及び前記カウンタから前記有意な値が出力されるまで、前記第１の制御信号により前記出力バッファ回路のプリエンファシスの強度を変化させて前記第１の調整工程及び前記第２の調整工程を繰り返し実施する第３の調整工程を行う方法である。

上記のプリエンファシス調整方式及び方法では、第１の調整工程にて入力バッファ回路のしきい値を前記入力バッファ回路の受信端におけるデエンファシス電圧に一致させ、その後、第２の調整工程にて出力バッファ回路からランダムなデータ信号を送信させ、フリップフロップの出力値が常に“０”になるまで、または、第２の調整工程にて出力バッファ回路から繰り返しパターンデータを送信させ、可変遅延器によりクロックの遅延量を変化させつつ入力バッファ回路の出力信号のラッチ動作を複数回実施させ、フリップフロップから出力された“０”の数が所定数に達するまで、出力バッファ回路のプリエンファシスの強度を変化させて第１の調整工程及び第２の調整工程を繰り返し実施することで、入力バッファ回路の受信端におけるディエンファシス電圧とエンファシス電圧とが等しくなり、受信端においてデータ信号の高周波成分の振幅と低周波成分の振幅が等しい、周波数特性がフラットとなるプリエンファシスの強度が得られる。

本発明によれば、受信端におけるディエンファシス電圧とエンファシス電圧とが等しくなり、受信端においてデータ信号の高周波成分の振幅と低周波成分の振幅が等しい、周波数特性がフラットとなるプリエンファシスの強度が得られる。

したがって、伝送路による減衰量に対応してプリエンファシスの強度を適切に調整することができる。

次に本発明について図面を参照して説明する。

（第１の実施の形態）
図１は本発明のプリエンファシス調整方式の第１の実施の形態の構成を示すブロック図である。

図１に示すように、第１の実施の形態のプリエンファシス調整方式は、プリエンファシスの強度が調整可能な出力バッファ回路（ＯＵＴＢＵＦ）１と、入力データの“１”または“０”を判定するためのしきい値Ｖｔの調整が可能な差動アンプから成る入力バッファ回路（ＩＮＢＵＦ）２と、入力バッファ回路２の出力信号をクロックＴＣＬＫのタイミングでラッチして出力するフリップフロップ（ＦＦ）３と、出力バッファ回路及び入力バッファ回路の動作を制御し、プリエンファシスの強度を調整する制御回路４とを有する構成である。

出力バッファ回路１はデータ信号の送信側（ＴＸ）に備え、入力バッファ回路２及びフリップフロップ３はデータ信号の受信側（ＲＸ）に備えている。出力バッファ回路１と入力バッファ回路２とは、差動データを伝送するための伝送路ＴＴ／ＴＣを介して接続される。なお、図１では制御回路４がデータ信号の送信側及び受信側から独立した構成を示しているが、制御回路４はデータ信号の送信側または受信側に備えていてもよい。

出力バッファ回路１は、外部から供給される制御信号ＥＭＰ［１：ｎ］によりプリエンファシスの強度を調整できる機能を備え、例えば制御信号ＥＭＰ［１：ｎ］がＡＬＬ“０”からＡＬＬ“１”へカウントアップするにつれてプリエンファシスの強度を最小から最大へ変化させる。出力バッファ回路１は、制御信号ＥＭＰ［１：ｎ］によりプリエンファシスの強度を調整できれば、周知のどのような構成を用いてもよく、例えば上記特許文献１に記載された出力バッファ回路を用いればよい。

入力バッファ回路２は、外部から供給される制御信号ＯＣＴＲＬ［１：ｍ］により入力データの“１”または“０”を判定するためのしきい値Ｖｔを調整できる機能を備えている。入力バッファ回路２は、ＯＣＴＲＬ［１：ｍ］によりしきい値Ｖｔを調整できれば、周知のどのような構成を用いてもよい。

出力バッファ回路１の制御信号ＥＭＰ［１：ｎ］及び入力バッファ回路２の制御信号ＯＣＴＲＬ［１：ｍ］はそれぞれ制御回路４から供給される。

フリップフロップ３は、外部から供給されるクロックＴＣＬＫをクロック入力とし、そのクロックＴＣＬＫが“１”から“０”または“０”から“１”に変化するタイミングで入力バッファ回路２の出力値をラッチし、ラッチした値を出力値ＯＵＴとして制御回路４及び内部回路へ出力する。
クロックＴＣＬＫには、本発明のプリエンファシス調整方式を備えるシステムで用いるシステムクロックあるいは該システムクロックから生成したクロック等を用いればよい。

制御回路４は、例えば論理回路やメモリを備えたＬＳＩ等によって構成されていてもよく、ＣＰＵやＤＳＰとメモリとを備え、該メモリに格納されたプログラムにしたがってＣＰＵやＤＳＰが実行する信号処理により以下に記載する制御回路４の機能を実現する構成であってもよい。

次に本実施形態のプリエンファシス調整方式の動作について図２〜図５を用いて説明する。

図２は本発明のプリエンファシス調整方式の第１の実施の形態の処理手順を示すフローチャートである。

図２に示すように、第１の実施の形態のプリエンファシス調整方式では、入力バッファ回路２のしきい値Ｖｔを受信端におけるデエンファシス電圧に等しくする第１の調整工程（ステップＳ１）と、出力バッファ回路１からランダムなデータ信号（以下、ランダムデータと称す）を送信させる第２の調整工程（ステップＳ２）と、フリップフロップ３の出力値を観測し、プリエンファシスの強度を調整する第３の調整工程（ステップＳ３及びステップＳ４）とを実施する。

最初に本実施形態の第１の調整工程について図２を参照しつつ図３を用いて説明する。

図３は図１に示した第１の実施の形態のプリエンファシス調整方式の第１の調整工程時の信号波形を示すタイミングチャートである。

制御回路４は、まず出力バッファ回路１に供給する制御信号ＥＭＰ［１：ｎ］をＡＬＬ“０”に設定し、出力バッファ回路１をプリエンファシスの強度が最も小さい状態に設定する。次に、制御回路４は、出力バッファ回路１から伝送路ＴＯ／ＣＯを介して固定データ“１”を送信させ、続いて“０”を送信させる。なお、固定データ“１”、“０”の送信順はどちらが先でもよい。また、出力バッファ回路１から送信する固定データは、制御回路４が生成して出力バッファ回路１に供給してもよく、出力バッファ回路１を備える送信側回路の機能を利用して制御回路４の指示により出力させてもよい。このとき、出力バッファ回路１はデータ信号が遷移しないデエンファシス電圧を連続して送信する状態となる。

また、制御回路４は、入力バッファ回路２の制御信号ＯＣＴＲＬ［１：ｍ］をしきい値が０となる値に設定し、フリップフロップ３の出力値ＯＵＴを観測する。

ここでは、出力バッファ回路１で設定されているプリエンファシスの強度が不足し（初期値はＡＬＬ“０”）、デエンファシス電圧が大きいため、入力バッファ回路２からは“１”が出力され、クロックＴＣＬＫが“０”から“１”、または“１”から“０”に変化したタイミングでフリップフロップ３に“１”がセットされ、出力値ＯＵＴが“１”となる。

次に、制御回路４は、入力バッファ回路２の制御信号ＯＣＴＲＬ［０：ｎ］を変化させてしきい値Ｖｔを上昇させる。そして、しきい値Ｖｔが入力バッファ回路２の入力端におけるデエンファシス電圧を超えると、入力バッファ回路２の出力信号が“１”から“０”に変化し、クロックＴＣＬＫが“０”から“１”、または“１”から“０”へ変化するタイミングでフリップフロップ３に“０”がセットされ、出力値ＯＵＴが“０”に変化する。このとき、入力バッファ回路２のしきい値Ｖｔは入力端におけるデエンファシス電圧とほぼ一致している。

次に本実施形態の第２の調整工程及び第３の調整工程について図２を参照しつつ図４及び図５を用いて説明する。

図４及び図５は図１に示した第１の実施の形態のプリエンファシス調整方式の第２の調整工程時の信号波形を示すタイミングチャートである。なお、図４はプリエンファシスの強度が不足しているときの様子を示し、図５はプリエンファシスの強度が十分なときの様子を示している。

制御回路４は、第２の調整工程において、出力バッファ回路１からランダムデータを出力させる。このとき、入力バッファ回路２に供給する制御信号ＯＣＴＲＬ［１：ｍ］は、第１の調整工程時にフリップフロップ３の出力値ＯＵＴが“１”から“０”に変化したときの値で維持する。なお、出力バッファ回路１から送信するランダムデータは、制御回路４が生成して出力バッファ回路１に供給してもよく、出力バッファ回路１を備える送信側回路の機能を利用して制御回路４の指示により出力させてもよい。

ここで、出力バッファ回路１で設定されているプリエンファシスの強度が不足している場合、入力バッファ回路２からはエンファシス振幅がデエンファシス振幅よりも小さい図４に示すようなデータ信号が出力され、フリップフロップ３の出力値ＯＵＴは、クロックＴＣＬＫが“０”から“１”、または“１”から“０”へ変化するタイミングで“０”から“１”、または“１”から“０”に変化する。

一方、出力バッファ回路１で設定されているプリエンファシスの強度が十分である場合、入力バッファ回路２からはエンファシス振幅とデエンファシス振幅とがほぼ等しい図５に示すようなデータ信号が出力され、フリップフロップ３の出力信号ＯＵＴは常に“０”となる。

制御回路４は、第３の調整工程において、フリップフロップ３の出力値ＯＵＴが常に“０”であるか否かを判定し（図２のステップＳ３）、フリップフロップ３の出力信号ＯＵＴが“０”から“１”、または“１”から“０”に変化する場合は、制御信号ＥＭＰ［１：ｎ］により出力バッファ回路１のプリエンファシスの強度を強くし（ＥＭＰ［１：ｎ］＝ＥＭＰ［１：ｎ］＋１、図２のステップＳ４）、第１の調整工程に戻って入力バッファ回路２のしきい値Ｖｔを調整し（図２のステップＳ１）、第２の調整工程（ステップＳ２）を再び実行する。そして、図２のステップＳ３において、フリップフロップ３の出力値ＯＵＴが常に“０”である場合は調整工程を終了する。

本実施形態のプリエンファシス調整方式によれば、入力バッファ回路２のしきい値Ｖｔを受信端におけるデエンファシス電圧に一致させ、その後、ランダムデータ送信時におけるフリップフロップ３の出力値を観測し、フリップフロップ３の出力値ＯＵＴが常に“０”になるまで出力バッファ回路１にてプリエンファシスの強度を調整することで、受信端におけるディエンファシス電圧とエンファシス電圧とが等しくなり、受信端においてデータ信号の高周波成分の振幅と低周波成分の振幅が等しい、周波数特性がフラットとなるプリエンファシスの強度が得られる。

（第２の実施の形態）
図６は本発明のプリエンファシス調整方式の第２の実施の形態の構成を示すブロック図である。

第２の実施の形態のプリエンファシス調整方式は、図１に示した第１の実施の形態のプリエンファシス調整方式の構成に加えて可変遅延器５及びカウンタ６を備えている。

可変遅延器５はフリップフロップ及びカウンタ６へ供給するクロックＴＣＬＫを制御回路の指示にしたがって複数の遅延量で遅延させる。可変遅延器５は制御回路からの指示にしたがってクロックＴＣＬＫの遅延量を段階的に制御できれば、周知のどのような回路を用いてもよい。

カウンタ６は、クロックＴＣＬＫの遅延量を変化させた各タイミングでフリップフロップから出力される“０”の数をカウントし、所定数の“０”が得られたとき、出力信号ＣＯＵＴを有意な値で出力する。

次に本実施形態の第２の調整工程について図７を参照しつつ図８を用いて説明する。

図７は本発明のプリエンファシス調整方式の第２の実施の形態の処理手順を示すフローチャートであり、図８は図６に示した第２の実施の形態のプリエンファシス調整方式の第２の調整工程時の信号波形を示すタイミングチャートである。

図７に示すように、第２の実施の形態のプリエンファシス調整方式では、まず第１の実施の形態と同様の手順で第１の調整工程を実施し、入力バッファ回路のしきい値Ｖｔを入力バッファ回路の受信端におけるデエンファシス電圧に一致させる（ステップＳ１１）。

次に、第２の調整工程において、制御回路は、まず出力バッファ回路から所定の周期毎にデータの遷移パターンが等しいデータ信号（以下、繰り返しパターンデータと称す）を送信させる。このとき、入力バッファ回路に供給する制御信号ＯＣＴＲＬ［１：ｍ］は、第１の調整工程時にフリップフロップの出力値ＯＵＴが“１”から“０”に変化したときの値で維持する。なお、出力バッファ回路から送信する繰り返しパターンデータは、制御回路が生成して出力バッファ回路に供給してもよく、出力バッファ回路を備える送信側回路の機能を利用して制御回路の指示により出力させてもよい。

図８に示すように、例えば受信端におけるデータ信号の波形が鋭角な場合、クロックＴＣＬＫが“０”から“１”、または“１”から“０”に変化するタイミングと受信端におけるデータ信号の波形Ｐｅａｋとが一致していれば、フリップフロップの出力値ＯＵＴは“０”となる。第１の実施の形態のプリエンファシス調整方式では、この段階で調整を終了する。しかしながら、クロックＴＣＬＫが“０”から“１”、または“１”から“０”に変化するタイミングと受信端におけるデータ信号の波形Ｐｅａｋとが一致していない場合はフリップフロップの出力値ＯＵＴが“１”となる。

第２の調整工程では、制御回路の指示により、出力バッファ回路から所定の周期毎にデータの遷移パターンが等しいデータ信号である繰り返しパターンデータを送信させ、さらに該周期毎にクロックＴＣＬＫの遅延量を段階的に変化させ、フリップフロップによる入力バッファ回路の出力信号のサンプリングを複数回実施する（図７のステップＳ１２）。そして、カウンタ６を用いてフリップフロップの出力値ＯＵＴが“０”となる回数をカウントする。カウンタ６はフリップフロップから出力された“０”の数が所定数に達したとき、出力信号ＣＯＵＴを有意な値で出力する。制御回路は、カウンタ６の出力信号ＣＯＵＴが有意な値になったとき第２の調整工程を終了する。このようにすることで、図８に示すように、受信端におけるデータ信号の波形が鋭角な場合でも、フリップフロップの出力値ＯＵＴが“０”となる回数が所定数に達している場合は、受信端にてアイパターンの開口を十分に確保できているため、アイパターンの開口が大きくなり過ぎる前に、すなわちプリエンファシスの強度が過剰になる前に第２の調整工程を終了できる。

制御回路は、第３の調整工程において、カウンタ６の出力信号ＣＯＵＴが有意な値であるか否かを判定し（図７のステップＳ１３）、カウンタ６の出力信号ＣＯＵＴが有意な値でない場合は、制御信号ＥＭＰ［１：ｎ］により出力バッファ回路のプリエンファシスの強度を強くし（ＥＭＰ［１：ｎ］＝ＥＭＰ［１：ｎ］＋１、図７のステップＳ１４）、第１の調整工程に戻って入力バッファ回路２のしきい値Ｖｔを調整し（図７のステップＳ１１）、第２の調整工程（図７のステップＳ１２）を再び実行する。一方、図７のステップＳ１３において、カウンタ６の出力信号ＣＯＵＴが有意な値となった場合は調整工程を終了する。

本実施形態ではカウンタ６を用いてフリップフロップから出力された“０”の数をカウントし、“０”の数が所定数に達したとき、出力信号ＣＯＵＴを有意な値に設定する例を示したが、例えば制御回路でフリップフロップの出力値ＯＵＴが“０”となる回数をカウントし、所定数に達したか否かを判定すれば、カウンタ６は無くてもよい。

本実施形態のプリエンファシス調整方式によれば、入力バッファ回路のしきい値Ｖｔを受信端におけるデエンファシス電圧に一致させ、その後、可変遅延器５によりクロックの遅延量を変化させつつ繰り返しパターンデータの送信時におけるフリップフロップの出力値を観測し、フリップフロップの出力値ＯＵＴが“０”となる回数をカウントし、出力値ＯＵＴが“０”となる回数が所定数に達するまで出力バッファ回路にてプリエンファシスの強度を調整することで、受信端におけるディエンファシス電圧とエンファシス電圧とが等しくなり、受信端においてデータ信号の高周波成分の振幅と低周波成分の振幅が等しい、周波数特性がフラットとなるプリエンファシスの強度が得られる。したがって、伝送路による減衰量に対応してプリエンファシスの強度を適切に調整することができる。

特に本実施形態のプリエンファシス調整方式では、受信端におけるデータ信号の波形の変形等により第１の実施の形態の調整方式ではプリエンファシスの強度が過剰になるおそれがある場合でも、適切にプリエンファシスの強度を調整できる。

本発明のプリエンファシス調整方式の第１の実施の形態の構成を示すブロック図である。本発明のプリエンファシス調整方式の第１の実施の形態の処理手順を示すフローチャートである。図１に示した第１の実施の形態のプリエンファシス調整方式の第１の調整工程時の信号波形を示すタイミングチャートである。図１に示した第１の実施の形態のプリエンファシス調整方式の第２の調整工程時の信号波形を示すタイミングチャートである。図１に示した第１の実施の形態のプリエンファシス調整方式の第２の調整工程時の信号波形を示すタイミングチャートである。本発明のプリエンファシス調整方式の第２の実施の形態の構成を示すブロック図である。本発明のプリエンファシス調整方式の第２の実施の形態の処理手順を示すフローチャートである。図６に示した第２の実施の形態のプリエンファシス調整方式の第２の調整工程時の信号波形を示すタイミングチャートである。伝送路における高周波成分の減衰量に対してプリエンファシスの強度が不足している場合に送受信するデータ信号の波形を示す模式図である。伝送路における高周波成分の減衰量に対してプリエンファシスの強度が過剰な場合に送受信するデータ信号の波形を示す模式図である。伝送路における高周波成分の減衰量に対してプリエンファシスの強度が適正な場合に送受信するデータ信号の波形を示す模式図である。

符号の説明

１出力バッファ回路
２入力バッファ回路
３フリップフロップ
４制御回路
５可変遅延器
６カウンタ
ＴＴ、ＴＣ伝送路

Claims

プリエンファシスの強度を調整するためのプリエンファシス調整方式であって、
外部から供給される第１の制御信号によりプリエンファシスの強度が調整可能な、データ信号を送信する出力バッファ回路と、
外部から供給される第２の制御信号により入力されるデータの“１”または“０”を判定するためのしきい値の調整が可能な、前記出力バッファ回路から送信されたデータ信号を受信する入力バッファ回路と、
前記入力バッファ回路の出力信号を所定のクロックのタイミングでラッチして出力するフリップフロップと、
前記出力バッファ回路から“１”及び“０”の固定データを送信させ、前記第２の制御信号により前記入力バッファ回路のしきい値を前記入力バッファ回路の受信端におけるデエンファシス電圧に一致させる第１の調整工程、前記出力バッファ回路からランダムなデータ信号を送信させる第２の調整工程、及び前記フリップフロップの出力値が常に“０”になるまで、前記第１の制御信号により前記出力バッファ回路のプリエンファシスの強度を変化させて前記第１の調整工程及び前記第２の調整工程を繰り返し実施する第３の調整工程を行う制御回路と、
を有するプリエンファシス調整方式。
プリエンファシスの強度を調整するためのプリエンファシス調整方式であって、
外部から供給される第１の制御信号によりプリエンファシスの強度が調整可能な、データ信号を送信する出力バッファ回路と、
外部から供給される第２の制御信号により入力されるデータの“１”または“０”を判定するためのしきい値の調整が可能な、前記出力バッファ回路から送信されたデータ信号を受信する入力バッファ回路と、
前記入力バッファ回路の出力信号を所定のクロックのタイミングでラッチして出力するフリップフロップと、
前記フリップフロップに供給するクロックを複数の遅延量で遅延させる可変遅延器と、
前記出力バッファ回路から“１”及び“０”の固定データを送信させ、前記第２の制御信号により前記入力バッファ回路のしきい値を前記入力バッファ回路の受信端におけるデエンファシス電圧に一致させる第１の調整工程、前記出力バッファ回路から所定の周期毎にデータの遷移パターンが等しいデータ信号である繰り返しパターンデータを送信させ、該周期毎に前記可変遅延器による前記クロックの遅延量を変化させて前記フリップフロップに前記入力バッファ回路の出力信号のラッチ動作を複数回実施させ、前記フリップフロップから出力された“０”の数をカウントする第２の調整工程、及び前記フリップフロップから出力された“０”の数が所定数に達するまで、前記第１の制御信号により前記出力バッファ回路のプリエンファシスの強度を変化させて前記第１の調整工程及び前記第２の調整工程を繰り返し実施する第３の調整工程を行う制御回路と、
を有するプリエンファシス調整方式。
プリエンファシスの強度を調整するためのプリエンファシス調整方式であって、
外部から供給される第１の制御信号によりプリエンファシスの強度が調整可能な、データ信号を送信する出力バッファ回路と、
外部から供給される第２の制御信号により入力されるデータの“１”または“０”を判定するためのしきい値の調整が可能な、前記出力バッファ回路から送信されたデータ信号を受信する入力バッファ回路と、
前記入力バッファ回路の出力信号を所定のクロックのタイミングでラッチして出力するフリップフロップと、
前記フリップフロップに供給するクロックを複数の遅延量で遅延させる可変遅延器と、
前記フリップフロップから出力された“０”の数を前記可変遅延器から出力されるクロックを用いてカウントし、“０”の数が所定数に達したとき有意な値を出力するカウンタと、
前記出力バッファ回路から“１”及び“０”の固定データを送信させ、前記第２の制御信号により前記入力バッファ回路のしきい値を前記入力バッファ回路の入力端におけるデエンファシス電圧に一致させる第１の調整工程、前記出力バッファ回路から所定の周期毎にデータの遷移パターンが等しいデータ信号である繰り返しパターンデータを送信させ、該周期毎に前記可変遅延器による前記クロックの遅延量を変化させて前記フリップフロップに前記入力バッファ回路の出力信号のラッチ動作を複数回実施させる第２の調整工程、及び前記カウンタから前記有意な値が出力されるまで、前記第１の制御信号により前記出力バッファ回路のプリエンファシスの強度を変化させて前記第１の調整工程及び前記第２の調整工程を繰り返し実施する第３の調整工程を行う制御回路と、
を有するプリエンファシス調整方式。
プリエンファシスの強度を調整するためのプリエンファシス調整方法であって、
外部から供給される第１の制御信号によりプリエンファシスの強度が調整可能な、データ信号を送信する出力バッファ回路と、
外部から供給される第２の制御信号により入力されるデータの“１”または“０”を判定するためのしきい値の調整が可能な、前記出力バッファ回路から送信されたデータ信号を受信する入力バッファ回路と、
前記入力バッファ回路の出力信号を所定のクロックのタイミングでラッチして出力するフリップフロップと、
前記出力バッファ回路及び前記入力バッファ回路の動作を制御し、前記プリエンファシスの強度を調整する制御回路と、
を備えておき、
前記制御回路が、
前記出力バッファ回路から“１”及び“０”の固定データを送信させ、前記第２の制御信号により前記入力バッファ回路のしきい値を前記入力バッファ回路の受信端におけるデエンファシス電圧に一致させる第１の調整工程、前記出力バッファ回路からランダムなデータ信号を送信させる第２の調整工程、及び前記フリップフロップの出力値が常に“０”になるまで、前記第１の制御信号により前記出力バッファ回路のプリエンファシスの強度を変化させて前記第１の調整工程及び前記第２の調整工程を繰り返し実施する第３の調整工程を行うプリエンファシス調整方法。
プリエンファシスの強度を調整するためのプリエンファシス調整方法であって、
外部から供給される第１の制御信号によりプリエンファシスの強度が調整可能な、データ信号を送信する出力バッファ回路と、
外部から供給される第２の制御信号により入力されるデータの“１”または“０”を判定するためのしきい値の調整が可能な、前記出力バッファ回路から送信されたデータ信号を受信する入力バッファ回路と、
前記入力バッファ回路の出力信号を所定のクロックのタイミングでラッチして出力するフリップフロップと、
前記フリップフロップに供給するクロックを複数の遅延量で遅延させる可変遅延器と、
前記出力バッファ回路及び前記入力バッファ回路の動作を制御し、前記プリエンファシスの強度を調整する制御回路と、
を備えておき、
前記制御回路が、
前記出力バッファ回路から“１”及び“０”の固定データを送信させ、前記第２の制御信号により前記入力バッファ回路のしきい値を前記入力バッファ回路の受信端におけるデエンファシス電圧に一致させる第１の調整工程、前記出力バッファ回路から所定の周期毎にデータの遷移パターンが等しいデータ信号である繰り返しパターンデータを送信させ、該周期毎に前記可変遅延器による前記クロックの遅延量を変化させて前記フリップフロップに前記入力バッファ回路の出力信号のラッチ動作を複数回実施させ、前記フリップフロップから出力された“０”の数をカウントする第２の調整工程、及び前記フリップフロップから出力された“０”の数が所定数に達するまで、前記第１の制御信号により前記出力バッファ回路のプリエンファシスの強度を変化させて前記第１の調整工程及び前記第２の調整工程を繰り返し実施する第３の調整工程を行うプリエンファシス調整方法。
プリエンファシスの強度を調整するためのプリエンファシス調整方法であって、
外部から供給される第１の制御信号によりプリエンファシスの強度が調整可能な、データ信号を送信する出力バッファ回路と、
外部から供給される第２の制御信号により入力されるデータの“１”または“０”を判定するためのしきい値の調整が可能な、前記出力バッファ回路から送信されたデータ信号を受信する入力バッファ回路と、
前記入力バッファ回路の出力信号を所定のクロックのタイミングでラッチして出力するフリップフロップと、
前記フリップフロップに供給するクロックを複数の遅延量で遅延させる可変遅延器と、
前記フリップフロップから出力された“０”の数を前記可変遅延器から出力されるクロックを用いてカウントし、“０”の数が所定数に達したとき有意な値を出力するカウンタと、
前記出力バッファ回路及び前記入力バッファ回路の動作を制御し、前記プリエンファシスの強度を調整する制御回路と、
を備えておき、
前記制御回路が、
前記出力バッファ回路から“１”及び“０”の固定データを送信させ、前記第２の制御信号により前記入力バッファ回路のしきい値を前記入力バッファ回路の入力端におけるデエンファシス電圧に一致させる第１の調整工程、前記出力バッファ回路から所定の周期毎にデータの遷移パターンが等しいデータ信号である繰り返しパターンデータを送信させ、該周期毎に前記可変遅延器による前記クロックの遅延量を変化させて前記フリップフロップに前記入力バッファ回路の出力信号のラッチ動作を複数回実施させる第２の調整工程、及び前記カウンタから前記有意な値が出力されるまで、前記第１の制御信号により前記出力バッファ回路のプリエンファシスの強度を変化させて前記第１の調整工程及び前記第２の調整工程を繰り返し実施する第３の調整工程を行うプリエンファシス調整方法。