KR20160060873A - 반도체 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술에 의한 반도체 장치는 지연 제어 신호에 따라 데이터 스트로브 신호를 지연하여 지연 데이터 스트로브 신호를 출력하는 가변 지연부, 지연 데이터 스트로브 신호에 동기하여 기준 전압과 데이터 신호를 비교하여 데이터 신호의 논리 레벨을 결정하는 데이터 샘플러; 및 트레이닝 패턴을 가지는 데이터 신호가 입력되는 경우 데이터 샘플러의 출력에 따라 지연 제어 신호와 상기 기준 전압을 결정하는 제어부를 포함할 수 있다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 발명은 채널로부터 입력된 아날로그 신호로부터 데이터의 논리 레벨을 결정하는 반도체 장치 및 그 동작 방법에 관한 것으로 보다 구체적으로는 채널로부터 입력된 아날로그 신호로부터 논리 레벨을 결정하기 위한 샘플링 타이밍과 기준 전압을 결정하는 반도체 장치 및 그 동작 방법에 관한 것이다.
인접한 반도체 칩 또는 모듈 사이에서는 데이터의 송수신이 빈번하게 발생한다. 예를 들어 메모리 컨트롤러와 메모리 장치는 채널을 통해 연결되어 명령어, 주소, 데이터 등의 신호를 송수신한다.
메모리 컨트롤러에 전원이 켜지면 메모리 컨트롤로의 초기화 동작을 수행한 후 메모리 장치를 부팅시킨다. 메모리 장치를 부팅시키는 순서는 예를 들어 LPDDR4 등과 같은 메모리 표준에 의해 규정된다.
메모리 컨트롤러와 메모리 장치 사이에서는 본격적으로 데이터를 송수신하기 이전에 데이터를 올바르게 송수신하기 위한 트레이닝 동작을 진행한다.
예를 들어 메모리 컨트롤러는 메모리 장치에서 송신된 데이터 스트로브 신호와 데이터 신호를 수신하고 데이터 스트로브 신호에 따라 데이터 신호를 샘플링하기 위한 최적인 타이밍과 데이터 신호의 논리 레벨을 결정하는 기준이 되는 기준 전압을 설정해야 한다.
LPDDR4와 같이 저전력, 고속 동작을 요구하는 메모리 규격이 지속적으로 발표되고 있어서 종래의 반도체 장치로는 데이터 읽기 트레이닝 동작을 수행하는 것이 어려워지고 있다. 이에 따라 저전력 고속 동작에 적합한 데이터 읽기 트레이닝 동작을 수행하는 반도체 장치가 필요로 되고 있다.
본 발명은 수신된 데이터 신호와 데이터 스트로브 신호를 제어하여 데이터를 정상적으로 판독할 수 있도록 읽기 트레이닝 동작을 수행하는 신규한 반도체 장치 및 그 동작 방법을 제공한다. 또한 본 발명은 저전력 고속 동작이 요구되는 시스템 환경에서도 데이터를 정상적으로 판독할 수 있도록 읽기 트레이닝 동작을 수행하는 신규한 반도체 장치 및 그 동작 방법을 제공한다. 아울러 본 발명은 읽기 트레이닝 동작과 함께 심볼간 간섭(ISI: Inter Symbol Interference)을 감소시키는 신규한 반도체 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시예에 의한 반도체 장치는 지연 제어 신호에 따라 데이터 스트로브 신호를 지연하여 지연 데이터 스트로브 신호를 출력하는 가변 지연부, 지연 데이터 스트로브 신호에 동기하여 기준 전압과 데이터 신호를 비교하여 데이터 신호의 논리 레벨을 결정하는 데이터 샘플러; 및 트레이닝 패턴을 가지는 데이터 신호가 입력되는 경우 데이터 샘플러의 출력에 따라 지연 제어 신호와 기준 전압을 결정하는 제어부를 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 장치의 동작 방법은 기준 전압과 데이터 신호를 비교한 결과를 데이터 스트로브 신호를 지연한 신호에 따라 샘플링하여 출력 신호를 생성하는 반도체 장치의 동작 방법으로서, 데이터 스트로브 신호의 지연량을 결정하는 제 1 단계; 및 기준 전압을 결정하고 출력 신호에서 프리 커서 및 포스트 커서의 영향을 제거하는 제 2 단계를 포함할 수 있다.
본 기술을 통해 제공된 반도체 장치를 사용함으로써 최적의 타이밍에서 데이터를 샘플링하고 심볼간 간섭을 제거하여 데이터 오류를 더욱 줄일 수 있게 된다.
본 기술에 의한 반도체 장치는 LPDDR4와 같은 차세대 규격에 의한 메모리 컨트롤러 또는 메모리 장치의 데이터 수신단에 사용될 수 있을 뿐만 아니라 데이터를 수신하는 데이터 수신 장치에도 사용될 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치의 블록도.
도 2는 도 1의 반도체 장치의 동작을 나타낸 순서도.
도 3은 도 2의 샘플링 타이밍 결정 동작을 구체적으로 나타낸 순서도.
도 4a 및 도 4b는 도 2의 기준 전압 및 필터 제어 신호 결정 동작을 구체적으로 나타낸 순서도.
도 5는 본 발명의 일 실시예에 의한 데이터 패턴을 나타낸 그래프.
도 6 및 7은 샘플링 타이밍 결정 동작을 설명하는 그래프.
도 8은 프리 커서, 메인 커서, 포스트 커서의 위치를 설명하는 그래프.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 대해서 상세히 설명한다. 이하의 설명에서 동일한 참조 부호는 실질적으로 동일한 대상을 지시한다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치(1000)를 나타내는 블록도이다.
본 발명의 일 실시예에 의한 반도체 장치(1000)는 가변 지연부(10), 연산부(20), 데이터 샘플러(30), 샘플 저장부(40), 병렬화부(50), 제 1 필터(60), 제 2 필터(70), 룩업 테이블(80), 및 제어부(100)를 포함한다.
가변 지연부(10)는 지연 제어 신호(DC)에 따라 데이터 스트로브 신호(DQS)를 가변 지연하여 지연 데이터 스트로브 신호(DQSD)를 출력한다. 지연 제어 신호(DC)는 멀티 비트의 디지털 신호로 제공될 수 있다.
본 실시예에 의한 반도체 장치(1000)는 트레이닝 모드에서 특정한 패턴의 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)를 사용하는 것으로 가정한다.
본 실시예에서 데이터 신호(DQ)는 "01000000"의 8비트의 단일 펄스 패턴의 데이터가 주기적으로 반복되는 신호이다. 이하에서 각 비트(심볼)의 폭을 1 UI로 표시한다. 본 실시예에서 데이터 스트로브 신호(DQS)는 "101010..."과 같이 일정한 주기(예를 들어 2 UI)의 클록 신호이다.
도 5는 본 발명의 일 실시예에서 사용되는 데이터 신호를 나타낸 그래프이다.
(a)는 트레이닝 동작에 사용되는 데이터 신호(DQ)의 패턴 "0100 0000" 중 처음 네 개의 심볼을 나타낸 것이고, (b)는 채널을 통해 반도체 장치(1000)에 입력된 실제 데이터 신호(DQ)의 아날로그 파형을 나타낸 것이다.
반도체 장치(1000)에 실제 입력되는 데이터 신호(DQ)는 저주파 필터의 특성이 있는 채널에서의 감쇄로 인하여 에지가 명확하지 않게 된다.
연산부(20)는 제 1 필터(60)에서 출력된 제 1 필터 데이터 신호(DQF1)와 제 2 필터(70)에서 출력되는 필터 출력 신호(F)의 차이를 연산하여 제 2 필터 데이터 신호(DQF2)를 출력한다.
데이터 샘플러(30)는 기준 전압(VREF)과 제 2 필터 데이터 신호(DQF2)를 비교한 결과를 지연 데이터 스트로브 신호(DQSD)의 상향 에지에서 샘플링하여 샘플 데이터(D[N])를 출력한다.
샘플 저장부(40)는 지연 데이터 스트로브 신호(DQSD)의 상향 에지에서 입력 신호를 래치하는 직렬 연결된 하나 또는 둘 이상의 플립플롭(401 ~ 40K, K는 자연수)을 포함한다. 각 플립플롭은 샘플 데이터 신호(D[N])의 과거 값(D[N-1] ~ D[N-K])을 저장한다.
병렬화부(50)는 샘플 저장부(40)에서 직렬로 출력되는 직렬 데이터 신호(DS)를 멀티 비트의 병렬 데이터 신호(DP)로 변환하여 제어부(100)에 제공한다. 전술한 바와 같이 본 실시예에 의한 반도체 장치는 "0100 0000"의 8 비트의 패턴이 반복되는 신호를 데이터 신호로 사용한다.
이에 따라 병렬화부(50)는 샘플 저장부(40)에서 출력되는 직렬 데이터 신호(DS)를 8비트 단위로 묶어 병렬 데이터 신호(DP)를 생성한다.
제 1 필터(60)는 제 1 필터 제어 신호(FC1)에 따라 데이터 신호(DQ)에 존재하는 프리 커서의 영향을 제거하고, 제 2 필터(70)는 제 2 필터 제어 신호(FC2)에 따라 필터링 동작을 수행하여 데이터 신호(DQ)에 존재하는 포스트 커서의 영향을 제거한다.
본 실시예에서 제 1 필터(60)와 제 2 필터(70)는 공지된 기술을 사용하여 구현할 수 있다.
본 실시예에서 제 1 필터(60)는 예를 들어 아날로그 방식의 선형 필터를 사용하여 구현될 수 있다. 이 경우 제 1 필터 제어 신호(FC1)에 따라 제 1 필터(60)의 이득이 제어됨으로써 프리 커서가 제거될 수 있다.
본 실시예에서 제 2 필터(70)는 디지털 방식으로 구현되어 샘플 데이터(DQ[N])와 과거 샘플 데이터(DQ[N-1] ~ D[N-K])를 선형 조합하여 필터 신호(F)를 생성할 수 있다. 제 2 필터(70)는 다음 수학식으로 모델링될 수 있다.
Figure pat00001
수학식 1에서 αi (0 ≤i ≤ K))은 상수이다.
제어부(100)는 LMS 등의 공지된 알고리즘에 따라 연산을 수행하여 제 2 필터(70)의 계수들을 결정할 수 있다.
룩업 테이블(80)은 프리 커서의 영향을 제거하기 위하여 제 1 필터 제어 신호(FC1)가 입력된 경우 기존에 알려진 메인 커서와 포스트 커서를 어느 정도 수정해야 하는지에 대한 정보를 저장한다. 이러한 데이터는 시뮬레이션을 통해 미리 계산된 값일 수 있다.
제어부(100)는 읽기 트레이닝 동작을 전반적으로 제어한다. 제어부(100)는 먼저 지연 제어 신호(DC)를 결정하여 샘플링 타이밍을 결정하고, 이후 기준 전압(VREF)을 결정하게 된다.
샘플링 타이밍을 결정하는 도중에 제 1 필터(60)와 제 2 필터(70)는 필터링 동작을 수행하지 않는다.
기준 전압(VREF)을 결정하는 도중에 제어부(100)는 제 1 필터(60)와 제 2 필터(70)를 제어하여 프리 커서와 포스트 커서에 의한 간섭 현상을 함께 제거하게 된다.
도 2는 도 1의 반도체 장치의 동작을 나타낸 순서도이다.
제어부(100)는 지연 제어 신호(DC)의 값을 결정하여 샘플링 타이밍을 결정한다(100). 샘플링 타이밍을 결정하는 동안 제 1 필터(60)와 제 2 필터(70)는 동작하지 않는다. 이에 따라 제 1 필터 데이터 신호(DQF1)와 제 2 필터 데이터 신호(DQF2)는 데이터 신호(DQ)와 실질적으로 동일한 신호이다.
샘플링 타이밍을 결정하는 구체적인 방법은 도 3을 참조하여 구체적으로 개시한다.
샘플링 타이밍이 결정되면 제어부(100)는 기준 전압을 결정하고 제 1 필터 및 제 2 필터(60, 70)를 제어한다(S200). 이에 대해서는 도 4를 참조하여 구체적으로 개시한다.
도 3은 샘플링 타이밍 결정 방법을 나타낸 순서도이다.
이하에서는 도 6 및 도 7의 그래프를 함께 참조하여 샘플링 타이밍 결정 방법을 개시한다.
본 실시예에서는 데이터 신호(DQ)의 값이 최대가 되는 지점 또는 이와 인접한 지점에서 샘플링 타이밍이 결정되도록 제어한다.
먼저 기준 전압(VREF)을 초기화한다(S110).
도 6 및 도 7에서는 기준 전압(VREF)을 4 비트의 디지털 코드로 표시하였다. 기준 전압(VREF)은 표시한 디지털 코드에 대응하는 아날로그 전압을 갖는다. 실시예에 따라서는 디지털 코드의 비트 수를 더 많게 또는 적게 설정할 수 있다.
본 실시예에서는 도 6에 도시된 바와 같이 기준 전압(VREF)의 초기값으로 중간값("1000")을 선택하였다.
N은 루프 제어 회수를 나타내는 인덱스로서 1로 초기화된다.
다음으로 현재 설정된 기준 전압(VREF)을 사용하여 병렬 데이터 신호(DP)를 생성한다(S120). 병렬 데이터 신호(DP)는 기준 전압(VREF)에 따라 값이 달라질 수 있다. 예를 들어, 기준 전압(VREF)이 데이터 신호(DQ)의 피크 전압보다 높게 설정된 경우라면 "00000000"의 패턴이 출력될 수 있고 기준 전압(VREF)이 데이터 신호(DQ)의 피크 전압보다 낮게 설정된 경우라면 "01110000"의 패턴이 출력될 수 있다.
이후 루프 제어 회수(N)를 최대값(MAX)과 비교한다(S130). 루프 제어 회수(N)가 최대값 이하이면 다음 단계(S170)로 이동한다.
루프 제어 회수의 최대값은 기준 전압(VREF)을 나타내는 디지털 코드의 비트수에 따라 달리 설정될 수 있다. 본 실시예에서는 최대값이 4로 설정된다.
단계(S170)에서는 병렬 데이터 신호(DP)의 상위비트부터 하위비트까지 스캔 하였을 때 심볼이 0에서 1로 변하는 패턴 및, 1에서 0으로 변하는 패턴을 모두 가지는지 판단한다. 심볼이 0->1로 변하는 시점과 1->0으로 변하는 시점이 존재하는 경우 그 값을 저장하되, 기존에 저장된 값이 있으면 이를 갱신한다.
도 6에 도시된 바와 같이 심볼이 0->1, 1->0으로 변하는 패턴을 갖는 경우는 기준 전압(VREF)이 데이터 신호(DQ)의 피크 전압보다 낮은 경우에 대응하고, 그렇지 않은 경우는 기준 전압이 데이터 신호(DQ)의 피크 전압보다 높은 경우에 대응한다.
이에 따라 심볼이 0->1, 1->0으로 변하는 패턴을 갖는 경우에는 기준 전압(VREF)을 증가시키고(S190), 그렇지 않은 경우에는 기준 전압(VREF)을 감소시킨다(S180).
도 6에 도시된 바와 같이 기준 전압(VREF)의 변경은 상위 비트부터 하위 비트 순으로 진행된다. 이를 통해 최대 4번의 루프 제어를 통해 데이터 신호(DQ)의 피크 전압에 인접한 기준 전압(VREF)을 얻을 수 있다.
이후 루프 제어 회수(N)를 증가시키고(S160) 전술한 단계(S120)를 반복하여 수행한다.
단계(S130)에서 루프 제어 회수(N)가 최대값을 초과하면 도 7에 도시된 바와 같이 0->1, 1->0으로의 변화가 발생한 두 지점의 중간 지점을 샘플링 타이밍으로 결정하고 이에 대응하는 값을 갖도록 지연 제어 신호(DC)의 값을 고정한다(S140).
다음으로 마지막으로 설정된 기준 전압(VREF)을 피크 전압으로 저장한다(S150). 이때 피크 전압은 메인 커서에 대응한다.
도 4a는 기준 전압(VREF)을 결정하고 필터를 제어하는 동작을 나타낸 순서도이다.
먼저 기준 전압(VREF)을 피크 전압(메인 커서)으로부터 점차 낮추면서 프리 커서와 포스트 커서의 값을 추출한다((S210). 본 단계(S210)에서 제 1 필터(60)와 제 2 필터(70)는 여전히 동작하지 않는 상태이다.
도 8은 샘플링 타이밍이 결정된 상태에서 메인 커서와 프리 커서, 포스트 커서의 위치를 나타낸 그래프이다.
도 8에 프리 커서는 1개, 포스트 커서는 3개가 표시되어 있다.
기준 전압(VREF)을 피크 전압에서 점차 낮추어 감에 따라 병렬 데이터(DP)의 값은 "0100 0000"으로부터 다른 패턴으로 변화하게 된다.
프리 커서는 병렬 데이터(DP)의 값이 "01XX XXXX"에서 "11XX XXXX"로 변하는 지점에서 발견할 수 있다.
첫 번째 포스트 커서는 병렬 데이터(DP)의 값이 "X10X XXXX"에서 "X11X XXXX"로 변하는 지점에서 발견할 수 있다.
두 번째 포스트 커서는 병렬 데이터(DP)의 값이 "X110 XXXX"에서 "X111 XXXX"로 변하는 지점에서 발견할 수 있다.
세 번째 포스트 커서는 병렬 데이터(DP)의 값이 "X111 0XXX"에서 "X111 1XXX"로 변하는 지점에서 발견할 수 있다.
이상과 같이 동작을 수행하여, 프리 커서, 메인 커서 및 포스트 커서의 값이 모두 추출된다.
프리 커서의 값이 정해진 경우 제어부(100)는 프리 커서 값을 제거하기 위하여 제 1 필터 제어 신호(FC1)의 값을 결정한다(S220). 룩업 테이블(80)은 프리 커서에 대응하는 제 1 필터 제어 신호(FC1)의 값을 미리 저장할 수 있다. 이 값은 전술한 바와 같이 시뮬레이션을 통해 미리 결정된 값일 수 있다.
이후 제 1 필터 제어 신호(FC1)에 따라 메인 커서와 포스트 커서의 값을 수정한다(S230). 제 1 필터 제어 신호(FC1)에 따라 제 1 필터(60)가 동작하면 제 1 필터 데이터 신호(DQF1), 제 2 필터 데이터 신호(DQF2)의 파형에 변화가 생기므로 메인 커서와 포스트 커서의 값 역시 달라지게 된다.
본 실시예에서는 시뮬레이션을 통해 제 1 필터 제어 신호(FC1)에 따른 메인 커서와 포스트 커서의 변화량을 룩업 테이블(80)에 저장함으로써 제 1 필터 제어 신호(FC1)가 정해지는 대로 메인 커서와 포스트 커서의 값들을 수정할 수 있다.
단계(S230)까지 동작을 수행하면 프리 커서가 제거된 상태에서의 메인 커서와 포스트 커서의 값들이 도출된다.
다음으로 수정된 메인 커서와 포스트 커서들을 연산하여 기준 전압(VREF)을 결정한다(S240). 본 실시예에서는 메인 커서와 포스트 커서들의 합을 연산하고 이를 반으로 나누어 기준 전압(VREF)으로 사용한다. 아직까지 제 2 필터(70)는 동작하지 않는 상태이다.
다음으로 제어부(100)는 제 2 필터(70)가 동작을 개시하도록 제어하고 포스트 커서 제거 알고리즘을 적용하여 제 2 필터(70)의 각 계수들의 값을 결정한다(S250).
포스트 커서 제거 알고리즘으로는 LMS 알고리즘 등이 공지되어 있으며 이들을 그대로 적용할 수 있으므로 이에 대해서는 구체적인 설명을 생략한다.
도 4b는 본 발명의 다른 실시예에 의한 기준 전압(VREF)을 결정하고 필터를 제어하는 동작을 나타낸 순서도이다.
본 실시예에서는 단계(S210')에서 프리 커서를 먼저 발견하고 단계(S220')에서 이를 제거한 이후, 단계(S230')에서 메인 커서와 포스트 커서를 발견함으로써 단계(S240')에서 이들을 이용하여 기준 전압을 결정하는 점에서 도 4a에 도시된 실시예와 다소 상이하다.
단계(S210')에서 프리 커서를 발견하고 단계(S230')에서 메인 커서와 포스트 커서를 발견하는 방법은 전술한 방법과 실질적으로 동일하다.
다만 본 실시예는 도 4a에 도시된 실시예와는 달리 단계(S240')를 수행하면서 룩업 테이블(80)을 사용하지 않고 단계(S210')와 유사한 방식으로 동작을 수행하여 메인 커서와 포스트 커서의 값을 새로 측정할 수 있다. 이에 따라 단계(S210')에서 포스트 커서의 값을 미리 측정하지 않더라도 무방하다.
이후의 단계(S240'), 단계(S250')는 도 4a의 단계(S240), 단계(S250)와 실질적으로 동일하다.
이상에서 도면을 참조하여 본 발명의 실시예를 개시하였다. 이상의 개시는 설명을 위한 것으로서 본 발명의 권리범위를 한정하는 것은 아니며, 본 발명의 권리범위는 이하의 특허청구범위에 문언적으로 기재된 범위와 그 균등범위에 의해 정해진다.
1000: 반도체 장치
100: 제어부
10: 가변 지연부
20: 연산부
30: 데이터 샘플러
40: 샘플 저장부
50: 병렬화부
60: 제 1 필터
70: 제 2 필터
80: 룩업 테이블

Claims (18)

  1. 지연 제어 신호에 따라 데이터 스트로브 신호를 지연하여 지연 데이터 스트로브 신호를 출력하는 가변 지연부;
    지연 데이터 스트로브 신호에 동기하여 기준 전압과 데이터 신호를 비교하여 상기 데이터 신호의 논리 레벨을 결정하는 데이터 샘플러; 및
    트레이닝 패턴을 가지는 데이터 신호가 입력되는 경우 상기 데이터 샘플러의 출력에 따라 상기 지연 제어 신호와 상기 기준 전압을 결정하는 제어부
    를 포함하는 반도체 장치.
  2. 청구항 1에 있어서, 상기 데이터 신호를 필터링하여 상기 데이터 샘플러에 제공하는 제 1 필터; 상기 데이터 샘플러의 출력을 순차적으로 래치하는 하나 이상의 플립플롭을 포함하는 샘플 저장부; 데이터 샘플러의 출력 및 상기 샘플 저장부의 출력을 필터링하여 출력하는 제 2 필터 및 상기 제 1 필터의 출력과 상기 제 2 필터의 출력을 연산하여 상기 데이터 샘플러에 제공하는 연산부를 더 포함하는 반도체 장치.
  3. 청구항 2에 있어서, 상기 제어부는 상기 데이터 샘플러의 출력에 존재하는 프리 커서에 따라 상기 제 1 필터를 제어하고, 상기 데이터 샘플러의 출력에 존재하는 포스트 커서에 따라 상기 제 2 필터를 제어하는 반도체 장치.
  4. 청구항 3에 있어서, 상기 샘플 저장부의 출력을 병렬화하여 상기 제어부에 제공하는 병렬화부를 더 포함하는 반도체 장치.
  5. 청구항 3에 있어서, 상기 제어부는 상기 데이터 신호의 피크 전압을 발견하여 상기 피크 전압의 위치에 상기 지연 데이터 스트로브 신호의 에지가 위치하도록 상기 지연 제어 신호를 결정하는 반도체 장치.
  6. 청구항 5에 있어서, 상기 제어부는 상기 결정된 지연 제어 신호에 따라 프리 커서, 메인 커서 또는 포스트 커서를 측정하고 이들에 따라 상기 기준 전압을 결정하는 반도체 장치.
  7. 청구항 6에 있어서, 상기 제어부는 상기 프리 커서가 제거되도록 상기 제 1 필터를 제어하고, 그 결과 수정된 메인 커서 또는 포스트 커서를 이용하여 상기 기준 전압을 결정하는 반도체 장치.
  8. 청구항 7에 있어서, 상기 제어부는 상기 수정된 메인 커서와 포스트 커서의 합의 1/2로 상기 기준 전압을 결정하는 반도체 장치.
  9. 청구항 7에 있어서, 상기 제어부는 상기 기준 전압이 결정된 후 상기 수정된 포스트 커서를 제거하도록 상기 제 2 필터를 제어하는 반도체 장치.
  10. 청구항 7에 있어서, 제거되는 프리 커서에 따른 메인 커서와 포스트 커서의 변화량의 관계를 저장하는 룩업 테이블을 더 포함하는 반도체 장치,
  11. 기준 전압과 데이터 신호를 비교한 결과를 데이터 스트로브 신호를 지연한 신호에 따라 샘플링하여 출력 신호를 생성하는 반도체 장치의 동작 방법으로서,
    상기 데이터 스트로브 신호의 지연량을 결정하는 제 1 단계; 및
    상기 기준 전압을 결정하고 상기 출력 신호에서 프리 커서 및 포스트 커서의 영향을 제거하는 제 2 단계
    를 포함하는 반도체 장치의 동작 방법.
  12. 청구항 11에 있어서, 상기 제 1 단계는
    소정의 패턴으로 입력된 데이터 신호의 피크 전압의 위치를 찾는 단계; 및
    상기 피크 전압의 위치에서 상기 데이터 스트로브 신호를 지연한 신호의 에지가 위치하도록 상기 지연량을 결정하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  13. 청구항 12에 있어서, 상기 피크 전압의 위치를 찾는 단계는
    상기 기준 전압을 초기화하는 단계;
    단일비트 패턴을 가지는 데이터 신호를 입력하였을 때 출력 신호에 0->1, 1->0의 변화가 존재하는지 판단하는 단계; 및
    상기 변화가 존재하면 상기 기준 전압을 증가시키고, 상기 변화가 존재하지 않으면 상기 기준 전압을 감소시켜 상기 기준 전압을 갱신하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  14. 청구항 13에 있어서, 갱신된 상기 기준 전압에 따라 상기 판단하는 단계를 반복하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  15. 청구항 11에 있어서, 상기 제 2 단계는
    상기 프리 커서, 메인 커서, 상기 포스트 커서를 추출하는 단계;
    상기 프리 커서의 영향을 제거하는 단계;
    상기 프리 커서의 영향을 제거한 후 상기 메인 커서 및 상기 포스트 커서의 값을 갱신하는 단계;
    상기 갱신된 메인 커서와 포스트 커서에 따라 상기 기준 전압을 결정하는 단계 및
    상기 갱신된 포스트 커서의 영향을 제거하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  16. 청구항 15에 있어서, 상기 추출하는 단계는 상기 기준 전압을 선형적으로 변화시키면서 상기 출력 신호의 패턴이 변화되는 지점의 값을 상기 프리 커서, 상기 메인 커서, 상기 포스트 커서 중 어느 하나의 값으로 결정하는 단계를 포함하는 반도체 장치의 동작 방법.
  17. 청구항 15에 있어서, 상기 기준 전압을 결정하는 단계는 갱신된 상기 메인 커서와 포스트 커서의 값들의 합의 1/2을 상기 기준 전압으로 결정하는 단계를 포함하는 반도체 장치의 동작 방법.
  18. 청구항 11에 있어서, 상기 제 2 단계는
    상기 프리 커서를 추출하는 단계;
    상기 프리 커서의 영향을 제거하는 단계;
    상기 기준 전압을 변경하면서 메인 커서 및 포스트 커서를 추출하는 단계;
    추출된 상기 메인 커서와 포스트 커서에 따라 상기 기준 전압을 결정하는 단계 및
    상기 포스트 커서의 영향을 제거하는 단계
    를 포함하는 반도체 장치의 동작 방법.
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