CN111211774A - 除弹跳电路 - Google Patents

Abstract

本发明公开一种除弹跳电路具有取样电路以及逻辑闸。取样电路用以在第一频率信号的两个相邻的上升边缘以及两个相邻的下降边缘，对输入信号进行四次取样，以决定第一输出信号、第二输出信号、第三输出信号及第四输出信号的电位。其中上述的两个相邻的上升边缘中至少有一上升边缘介于上述的两个相邻的下降边缘之间，且上述的两个相邻的下降边缘中至少有一下降边缘介于上述的两个相邻的上升边缘之间。逻辑闸则用以对第一输出信号、第二输出信号、第三输出信号及第四输出信号进行及运算(AND operation)或是进行或运算(OR operation)，以输出一除弹跳信号。

Description

除弹跳电路

技术领域

本发明涉及一种除弹跳电路(debounce circuit)，且特别是有关于一种使用D型正反器(D flip-flop)的除弹跳电路。

背景技术

在系统控制的过程中，信号在组件之间相互传递，通常以上一级的输出信号作为下一级的输入信号。然而信号在传输时，组件所输出的信号并非理想的完美波形，如键盘或按键所输入的信号。根据物理特性，当特性或准位被瞬间改变时，无法立即转态，会产生扰动，导致信号在进入稳定输出状态之前，以数字信号的观点来看会收到许多在数字逻辑值0与1交互跳动的弹跳现象，而此一现象将会导致系统视输入端的信号为连续输入，因而导致状态误判，产生错误的讯息。

特别是系统上某些装置，在逻辑判断的设定上，只要侦测到转态的现象就使系统进入电压或讯息错误的处理，甚至可能因为一个不稳定的信号，而造成系统关机或当机。因此，许多装置的输出信号在输入下一级组件之前，会利用除弹跳电路加以除弹跳，将输入信号透过除弹跳的延迟缓冲，转变为输出信号，待状态稳定后才将信号输入至下一级组件。

先前技术中的除弹跳电路通常会对输入信号进行取样，而取样的频率须高于输入信号的频率十倍以上。当输入信号转态(例如：从数字逻辑值0转为数字逻辑值1或从数字逻辑值1转为数字逻辑值0)时，只要输入信号其被取样到的逻辑值有一定数量连续的1或0(例如：连续取样到四个1或四个0)，除弹跳电路即可认定输入信号已达稳定状态，而输出除弹跳后的信号。

然而，由于先前技术中的除弹跳电路所需的取样频率须高于输入信号的频率十倍以上，这对某些电子设备来说，并无法提供频率足够高的信号来对输入信号进行取样。另一方面，由于传统的除弹跳电路须连续取样一定数量连续的1或0才会认定输入信号已达稳定状态，装置的设置时间(Setup time)会因这些过多的取样而被缩短，而当设置时间被缩得太短时，信号传递时的接收端即可能会接收到错误的信号。

发明内容

本发明提供一种除弹跳(debounce)电路，其包含取样电路以及逻辑闸。取样电路用以在第一频率信号的两个相邻的上升边缘(rising edge)以及两个相邻的下降边缘(falling edge)，对输入信号进行四次取样，以决定第一输出信号的电位、第二输出信号的电位、第三输出信号的电位及第四输出信号的电位。其中上述的两个相邻的上升边缘中至少有一上升边缘介于上述的两个相邻的下降边缘之间，且上述的两个相邻的下降边缘中至少有一下降边缘介于上述的两个相邻的上升边缘之间。逻辑闸则用以对第一输出信号、第二输出信号、第三输出信号及第四输出信号进行及运算(AND operation)或是进行或运算(OR operation)，以输出一除弹跳信号。

附图说明

图1为本发明一实施例的除弹跳电路的电路图。

图2为图1的除弹跳电路的各种信号的时序图。

图3绘示了包含图1中的输入信号Sw及除弹跳信号Db1在内的四种信号的波形。

图4为本发明另一实施例的除弹跳电路的电路图。

图5为图4的除弹跳电路的各种信号的时序图。

符号说明：

30、330、530 噪声

50 取样电路

100、400 除弹跳电路

101 上升边缘触发模块

102 下降边缘触发模块

110 第一D型正反器

120 第二D型正反器

122 第一反相器

130 第三D型正反器

140 第四D型正反器

142 第二反相器

150 逻辑闸、或门

450 逻辑闸、与门

CK 频率输入端

CK1 第一频率信号

CK2 第二频率信号

D 数据输入端

Db1、Db2 除弹跳信号

Dp、Dw 信号

Q 第一数据输出端

第二数据输出端

R 重置端

S 设定端

S1 第一输出信号

S2 第二输出信号

S3 第三输出信号

S4 第四输出信号

Sw 输入信号

T 周期

T0、T1至T6、ta、t0、t1至t11 时间点

具体实施方式

请参考图1。图1为本发明一实施例的除弹跳电路(debounce)100的电路图。除弹跳电路100一般用于将从信号发送端所传送过来的输入信号Sw进行除弹跳处理后，以产生除弹跳信号Db1，并将除弹跳信号Db1传送到信号接收端。弹跳电路100包含取样电路50以及逻辑闸150。取样电路50用以在第一频率信号CK1的两个相邻的上升边缘(rising edge)以及两个相邻的下降边缘(falling edge)，对输入信号Sw进行四次取样，以决定第一输出信号S1、第二输出信号S2、第三输出信号S3及第四输出信号S4的电位。其中上述的两个相邻的上升边缘中至少有一上升边缘介于上述的两个相邻的下降边缘之间，且上述的两个相邻的下降边缘中至少有一下降边缘介于上述的两个相邻的上升边缘之间。逻辑闸150则用以对第一输出信号S1、第二输出信号S2、第三输出信号S3及第四输出信号S4进行及运算(ANDoperation)或是进行或运算(OR operation)，以输出除弹跳信号Db1。

在本发明一实施例中，取样电路50可包含上升边缘触发模块101以及下降边缘触发模块102。上升边缘触发模块101用以当第一频率信号CK1处于上升边缘(rising edge)时，对输入信号Sw进行取样以决定第一输出信号S1的电位，并对第一输出信号S1进行取样以决定第三输出信号S3的电位。下降边缘触发模块102则用以当第一频率信号CK1处于下降边缘(falling edge)时，对输入信号Sw进行取样以决定第二输出信号S2的电位，并对第二输出信号S2进行取样以决定第四输出信号S4的电位。

请参考图2，图2为图1的除弹跳电路100的各种信号的时序图。由于上升边缘触发模块101是依据第一频率信号CK1的上升边缘，分别对输入信号Sw及第一输出信号S1进行取样，以决定第一输出信号S1的电位与第三输出信号S3的电位，故第三输出信号S3的波形在时序上会落后第一输出信号S1的波形一个第一频率信号CK1的周期时间T。因此，第三输出信号S3可视为上升边缘触发模块101在前一个周期对输入信号Sw进行上缘取样的结果。相对地，第一输出信号S1则为上升边缘触发模块101在当下这个周期对输入信号Sw进行上缘取样的结果。相似地，由于下降边缘触发模块102是依据第一频率信号CK1的下降边缘，分别对输入信号Sw及第二输出信号S2进行取样，以决定第二输出信号S2的电位与第四输出信号S4的电位，故第四输出信号S4的波形在时序上会落后第二输出信号S2的波形一个第一频率信号CK1的周期时间T。因此，第四输出信号S4可视为下降边缘触发模块102在前一个周期对输入信号Sw进行下缘取样的结果。相对地，第二输出信号S2则为下降边缘触发模块102在当下这个周期对输入信号Sw进行下缘取样的结果。基于上述上升边缘触发模块101及下降边缘触发模块102所输出的四个输出信号S1至S4的时序特性，透过逻辑闸150对第一输出信号S1、第二输出信号S2、第三输出信号S3及第四输出信号S4进行及运算(AND operation)或是进行或运算(OR operation)，即可产生所需的除弹跳信号Db1。详言之，在本实施例中，由于除弹跳信号Db1是用于一高态动作(high-active)电路，故逻辑闸150可以是一个或门(ORgate)，而当第一输出信号S1、第二输出信号S2、第三输出信号S3及第四输出信号S4当中只要有一个其数字逻辑值为1时，逻辑闸150即可输出数字逻辑值为1的除弹跳信号Db1。相对地，只有当第一输出信号S1、第二输出信号S2、第三输出信号S3及第四输出信号S4其数字逻辑值都为0时，逻辑闸150才会输出数字逻辑值为0的除弹跳信号Db1。因此，即使在时间点t1至t11的过程中，因有噪声30对输入信号Sw造成了干扰，进而使第一输出信号S1在时间点t5至t7之间降为低电位，使第二输出信号S2在时间点t6至t8之间降为低电位，使第三输出信号S1在时间点t7至t9之间降为低电位，且使第四输出信号S4在时间点t9至t10之间降为低电位，但由于第一输出信号S1、第二输出信号S2、第三输出信号S3及第四输出信号S4的数字逻辑值在时间点ta至t11都不全为0，故除弹跳信号Db1的数字逻辑值在时间点ta至t11可一直维持在1。由此可知，除弹跳信号Db1的数字逻辑值并不会因噪声30而产生弹跳，故除弹跳电路100的确具有除弹跳的功能。

本实施例中的除弹跳电路100的除弹跳原理可简单地说明如下。其中，上升边缘触发模块101可输出于第一频率信号CK1的两相邻上升边缘因对输入信号Sw进行取样而产生的第一输出信号S1及第三输出信号S3，而下降边缘触发模块102可输出于第一频率信号CK1的两相邻下降边缘因对输入信号Sw进行取样而产生的第二输出信号S2及第四输出信号S4。因此，整体来说，上升边缘触发模块101和下降边缘触发模块102会在第一频率信号CK1的四个相邻的信号边缘(即两个上升边缘与两个下降边缘)对输入信号Sw进行四次的取样。此外，在本实施例中，因除弹跳信号Db1是用于高态动作电路，而决定逻辑闸150可为或门，以对因四次的取样而输出的信号S1、S2、S3及S4进行或运算，以输出所要的除弹跳信号Db1。由于输入信号Sw因噪声30而产生的弹跳其历经的时间不会太长(都会小于第一频率信号CK1的两个周期2T)，故藉由上述四次的取样以及逻辑闸150的运算，本发明的除弹跳电路100所产生的除弹跳信号Db1并不会因噪声30而产生弹跳。

以下说明中，将搭配除弹跳电路100的时序图来进一步地说明除弹跳电路100运作时的相关细节。请同时参考图1及图2。在时间点t0，输入信号Sw正要从低电位被切换至高电位。之后，在时间点t1，输入信号Sw的电位已升高到足够高的电位，而足以让上升边缘触发模块101及下降边缘触发模块以102对其取样时会输出逻辑值为“1”的信号。因此，当第一频率信号CK1在时间点t1被拉至高电位时，上升边缘触发模块101会对输入信号Sw进行取样，进而使第一输出信号S1的电位从低电位被上拉至高电位。其中，由于上升边缘触发模块101的反应时间(response time)不为零，故第一输出信号S1的上升边缘与第一频率信号CK1的上升边缘之间(即时间点t1至ta之间)存在着些许的潜伏时间(latency)，而由于有此一潜伏时间的存在，使得第一输出信号S1在时间点t1当下的电位还是低电位，故当上升边缘触发模块101在时间点t1对第一输出信号S1进行取样以输出第三输出信号S3后，第三输出信号S3的电位将会维持在低电位。接着，因第一频率信号CK1在时间点t2被下拉至低电位，下降边缘触发模块102会对输入信号Sw进行取样，进而使第二输出信号S2的电位从低电位被上拉至高电位。其中，由于下降边缘触发模块102的反应时间不为零，故第二输出信号S2的上升边缘与第一频率信号CK1的下降边缘之间存在着些许的潜伏时间，而由于有此一潜伏时间的存在，使得第二输出信号S2在时间点t2当下的电位还是低电位，故当下降边缘触发模块102在时间点t2对第二输出信号S2进行取样以输出第四输出信号S4的后，第四输出信号S4的电位将会维持在低电位。

之后，因第一频率信号CK1在时间点t3被拉至高电位，上升边缘触发模块101会对输入信号Sw进行取样，进而使第一输出信号S1的电位维持在高电位；同时，上升边缘触发模块101在时间点t3会对第一输出信号S1进行取样以输出第三输出信号S3，而使得第三输出信号S3的电位被上拉至高电位。接着，因第一频率信号CK1在时间点t4被下拉至低电位，下降边缘触发模块102会对输入信号Sw进行取样，进而使第二输出信号S2的电位维持在高电位；同时，下降边缘触发模块102在时间点t4会对第二输出信号S2进行取样以输出第四输出信号S4，而使得第四输出信号S4的电位被上拉至高电位。

在时间点t4至t6之间，因有噪声30产生而对输入信号Sw的波形产生影响，故当第一频率信号CK1在时间点t5被拉至高电位时，将会使上升边缘触发模块101因对输入信号Sw取样而输出的第一输出信号S1的电位从高电位被下拉至低电位。其中，由于上升边缘触发模块101的反应时间不为零，故第一输出信号S1的下降边缘与第一频率信号CK1的上升边缘之间存在着些许的潜伏时间，而由于有此一潜伏时间的存在，使得第一输出信号S1在时间点t5当下的电位还是高电位，故当上升边缘触发模块101在时间点t5对第一输出信号S1进行取样以输出第三输出信号S3的后，第三输出信号S3的电位将会维持在高电位。类似地，由于噪声30对输入信号Sw产生了影响，故当第一频率信号CK1在时间点t6被下拉至低电位时，将会使下降边缘触发模块102因对输入信号Sw取样而输出的第二输出信号S2的电位从高电位被下拉至低电位。其中，由于下降边缘触发模块102的反应时间不为零，故第二输出信号S2的下降边缘与第一频率信号CK1的下降边缘之间存在着些许的潜伏时间，而由于有此一潜伏时间的存在，使得第二输出信号S2在时间点t6当下的电位还是高电位，故当下降边缘触发模块102在时间点t6对第二输出信号S2进行取样以输出第四输出信号S4的后，第四输出信号S4的电位将会维持在高电位。

接着，由于噪声30在时间点t6之后已经消失，故输入信号Sw的波形在时间点t6之后回复到正常的波形。因此，当第一频率信号CK1在时间点t7被拉至高电位时，上升边缘触发模块101会对输入信号Sw进行取样，进而使第一输出信号S1的电位从低电位被上拉至高电位。其中，由于上升边缘触发模块101的反应时间不为零，故此时第一输出信号S1的上升边缘与第一频率信号CK1的上升边缘之间存在着些许的潜伏时间，而由于有此一潜伏时间的存在，使得第一输出信号S1在时间点t7当下的电位还是低电位，故当上升边缘触发模块101在时间点t7对第一输出信号S1进行取样以输出第三输出信号S3的后，第三输出信号S3的电位将会从高电位被下拉至低电位。接着，因第一频率信号CK1在时间点t8被下拉至低电位，下降边缘触发模块102会对输入信号Sw进行取样，进而使第二输出信号S2的电位从低电位被上拉至高电位。其中，由于下降边缘触发模块102的反应时间不为零，故此时第二输出信号S2的上升边缘与第一频率信号CK1的下降边缘之间存在着些许的潜伏时间，而由于有此一潜伏时间的存在，使得第二输出信号S2在时间点t8当下的电位还是低电位，故当下降边缘触发模块102在时间点t8对第二输出信号S2进行取样以输出第四输出信号S4的后，第四输出信号S4的电位将会从高电位被下拉至低电位。

之后，因第一频率信号CK1在时间点t9被拉至高电位，上升边缘触发模块101会对输入信号Sw进行取样，进而使第一输出信号S1的电位维持在高电位；同时，上升边缘触发模块101在时间点t9会对第一输出信号S1进行取样以输出第三输出信号S3，而使得第三输出信号S3的电位被上拉至高电位。接着，因第一频率信号CK1在时间点t10被下拉至低电位，下降边缘触发模块102会对输入信号Sw进行取样，进而使第二输出信号S2的电位维持在高电位；同时，下降边缘触发模块102在时间点t10会对第二输出信号S2进行取样以输出第四输出信号S4，而使得第四输出信号S4的电位被上拉至高电位。

以下说明中，将就上述除弹跳电路100的特性，来说明本发明除弹跳电路100相较于先前技术的优点。在与图2具有相同噪声30的条件下，先前技术的除弹跳电路因须其输入信号被取样到的逻辑值有一定数量连续的1，才会输出逻辑值为1的除弹跳信号，故先前技术的除弹跳电路得在时间点t6之后(即无噪声30的情况下)再经过几个周期T以连续取得多个1后，才会输出逻辑值为1的除弹跳信号，故先前技术的除弹跳电路具有设置时间会被过度地缩短的问题。相较之下，本发明的除弹跳电路100所产生的除弹跳信号Db1其数字逻辑值在时间点ta之后就可以是1，故本发明的除弹跳电路100的设置时间不会因过多的取样而被过度地缩短，进而可确保信号传递时的接收端所接收到的信号的正确性。

在本发明一实施例中，上升边缘触发模块101可包含第一D型正反器(D flip-flop)110及第三D型正反器130，而下降边缘触发模块102可包含第二D型正反器120及第四D型正反器140。第一D型正反器110的数据输入端D接收输入信号Sw，第一D型正反器110的频率输入端CK接收第一频率信号CK1，而第一D型正反器110的第一数据输出端Q输出第一输出信号S1。当第一频率信号CK1由0转为1时，第一数据输出端Q所输出的第一输出信号S1的逻辑值会等于输入信号Sw的逻辑值。因此，第一D型正反器110是当第一频率信号CK1处于上升边缘(rising edge)时，对输入信号Sw进行取样，并输出所取样到的值。

第二D型正反器120的数据输入端D接收输入信号Sw，第二D型正反器120的频率输入端CK接收第二频率信号CK2，而第二D型正反器120的第一数据输出端Q输出第二输出信号S2。第二频率信号CK2与第一频率信号CK1具有相同的频率但与第一频率信号CK1反相。其中，第二频率信号CK2可藉由下降边缘触发模块102的第一反相器122产生，而第一频率信号CK1会被传送到第一反相器122的输入端。再者，当第二频率信号CK2由0转为1时(即第一频率信号CK1由1转为0时)，第二D型正反器120的第一数据输出端Q所输出的第二输出信号S2的逻辑值会等于输入信号Sw的逻辑值。因此，第二D型正反器120相当于是当第一频率信号CK1处于下降边缘(falling edge)时，对输入信号Sw进行取样，并输出所取样到的值。

此外，第三D型正反器130的数据输入端D接收第一输出信号S1，第三D型正反器130的频率输入端CK接收第一频率信号CK1，而第三D型正反器130的第一数据输出端Q输出第三输出信号S3。当第一频率信号CK1由0转为1时，第三D型正反器130的第一数据输出端Q所输出的第三输出信号S3的逻辑值会等于第一输出信号S1的逻辑值。因此，第三D型正反器130是当第一频率信号CK1处于上升边缘时，对于第一输出信号S1进行取样，并输出所取样到的值。

第四D型正反器140的数据输入端D接收第二输出信号S2，第四D型正反器140的频率输入端CK接收第二频率信号CK2，而第四D型正反器140的第一数据输出端Q输出第四输出信号S4。在本实施例中，第四D型正反器140的频率输入端CK所接收第二频率信号CK2由下降边缘触发模块102的第二反相器142产生。而在本发明另一实施例中，第二反相器142则可被省略，而由单一个第一反相器122产生第二频率信号CK2，并将第二频率信号CK2同时传送到第二D型正反器120的频率输入端CK及第四D型正反器140的频率输入端CK。当第二频率信号CK2由0转为1时(即第一频率信号CK1由1转为0时)，第四D型正反器140的第一数据输出端Q所输出的第四输出信号S4的逻辑值会等于第二输出信号S2的逻辑值。因此，第四D型正反器140相当于是当第一频率信号CK1处于下降边缘时，对第二输出信号S2进行取样，并输出所取样到的值。

此外，在本实施例中，各D型正反器的设定端S、重置端R以及第二数据输出端

与一般的D型正反器的操作方式相同，其中设定端S用以设定D型正反器，重置端R用以重新设定D型正反器，而第二数据输出端

所输出的信号与第一数据输出端Q所输出的信号互为反相的信号。在本实施例中，各D型正反器的设定端S和重置端R维持在低电位，而第二数据输出端

所输出的信号不被另外处理。

请参考图3。图3绘示了包含图1中的输入信号Sw及除弹跳信号Db1在内的四种信号的波形。其中，Sw表示图1的输入信号Sw的原始波形，Dw表示当输入信号Sw未经除弹跳处理时信号接收端所收到的信号的波形，Dp表示当输入信号Sw经过习知技术的除弹跳电路处理过后所输出的信号的波形，而Db1表示经图1的除弹跳电路100所输出的除弹跳信号Db1的波形。在时间点T0，输入信号Sw正要从低电位被切换至高电位。然而，由于在时间点T1和T2之间所产生的干扰330，未经过除弹跳处理过的信号Dw会因此而具有一低电位的脉波31。相较之下，同样在有干扰330的情况下，信号Dp和除弹跳信号Db1则不具有脉波31。然而，由于习知技术的除弹跳电路必须对输入信号Sw连续取样到多个1才会使信号Dp为高电位，故信号Dp在时间点T5才被提升至高电位。因此，采用习知技术的除弹跳电路的装置其设置时间会因这些过多的取样而被过度地缩短。其中，第一频率信号CK1的周期为T，而时间点T1和T5之间的时间长度约为第一频率信号CK1的四个周期4T。相较之下，本发明的除弹跳电路100利用第一D型正反器110及第三D型正反器130在第一频率信号CK1处于上升边缘时进行取样，并利用第二D型正反器120及第四D型正反器140在第一频率信号CK1处于下降边缘时进行取样，故取样的次数较习知的取样次数密集，进而可使第一频率信号CK1的频率不需太高。假设输入信号Sw的频率为fa，而第一频率信号CK1与第二频率信号CK2的频率为fb，则2fa≦fb≦5fa。亦即，第一频率信号CK1与第二频率信号CK2的频率fb可大于或等于两倍的输入信号Sw的频率(即2fa)，且第一频率信号CK1与第二频率信号CK2的频率fb可小于或等于五倍的输入信号Sw的频率(即5fa)。此外，本发明的除弹跳电路100所输出的除弹跳信号Db1在时间点T1即被提升至高电位，且弹跳信号Db1处于高电位的状态会至少一直维持到时间点T6之后。因此，利用本发明的除弹跳电路100，装置的设置时间并不会被过度地缩短，而可确保信号传递时的接收端所接收到的信号的正确性。

请参考图4，图4为本发明另一实施例的除弹跳电路400的电路图。除弹跳电路400与除弹跳电路100之间最大的不同点在于除弹跳电路400所输出的除弹跳信号Db2是用于一低态动作(low-active)电路，且除弹跳电路100的逻辑闸150由除弹跳电路400的逻辑闸450所取代。其中，逻辑闸450为一个与门(AND gate)，用以对第一输出信号S1、第二输出信号S2、第三输出信号S3及第四输出信号S4进行及运算(AND operation)，以输出除弹跳信号Db2。因此，当第一输出信号S1、第二输出信号S2、第三输出信号S3及第四输出信号S4都为高电位时，除弹跳信号Db2才会为高电位，而表示1的逻辑值。相对地，倘若第一输出信号S1、第二输出信号S2、第三输出信号S3及第四输出信号S4若有任一信号为低电位时，除弹跳信号Db2即为低电位，而表示0的逻辑值。

弹跳电路400同样包含有取样电路50，而取样电路50包含上升边缘触发模块101以及下降边缘触发模块102。上升边缘触发模块101用以当第一频率信号CK1处于上升边缘时，对输入信号Sw进行取样以决定第一输出信号S1的电位，并对第一输出信号S1进行取样以决定第三输出信号S3的电位。下降边缘触发模块102则用以当第一频率信号CK1处于下降边缘时，对输入信号Sw进行取样以决定第二输出信号S2的电位，并对第二输出信号S2进行取样以决定第四输出信号S4的电位。同样的，上升边缘触发模块101可包含第一D型正反器110及第三D型正反器130，而下降边缘触发模块102可包含第二D型正反器120及第四D型正反器140。

请参考图5，图5为图4的除弹跳电路400的各种信号的时序图。由于上升边缘触发模块101是依据第一频率信号CK1的上升边缘，分别对输入信号Sw及第一输出信号S1进行取样，以决定第一输出信号S1的电位与第三输出信号S3的电位，故第三输出信号S3的波形在时序上会落后第一输出信号S1的波形一个第一频率信号CK1的周期时间T。相似地，由于下降边缘触发模块102是依据第一频率信号CK1的下降边缘，分别对输入信号Sw及第二输出信号S2进行取样，以决定第二输出信号S2的电位与第四输出信号S4的电位，故第四输出信号S4的波形在时序上会落后第二输出信号S2的波形一个第一频率信号CK1的周期时间T。类似于上述实施例中的逻辑闸150，在本实施例中是透过逻辑闸450对第一输出信号S1、第二输出信号S2、第三输出信号S3及第四输出信号S4进行及运算(AND operation)，以产生所需的除弹跳信号Db2。详言之，在本实施例中，由于除弹跳信号Db2是用于低态动作(low-active)电路，故逻辑闸450可以是一个与门(AND gate)，而当第一输出信号S1、第二输出信号S2、第三输出信号S3及第四输出信号S4当中只要有一个其数字逻辑值为0时，逻辑闸450即可输出数字逻辑值为0的除弹跳信号Db2。相对地，只有当第一输出信号S1、第二输出信号S2、第三输出信号S3及第四输出信号S4其数字逻辑值都为1时，逻辑闸450才会输出数字逻辑值为1的除弹跳信号Db2。因此，即使在时间点t1至t11的过程中，因有噪声530对输入信号Sw造成了干扰，进而使第一输出信号S1在时间点t5至t7之间升为高电位，使第二输出信号S2在时间点t6至t8之间升为高电位，使第三输出信号S1在时间点t7至t9之间升为高电位，且使第四输出信号S4在时间点t9至t10之间升为高电位，但由于第一输出信号S1、第二输出信号S2、第三输出信号S3及第四输出信号S4的数字逻辑值在时间点ta至t11都不全为1，故除弹跳信号Db2的数字逻辑值在时间点ta至t11可一直维持在0。由此可知，除弹跳信号Db2的数字逻辑值并不会因噪声530而产生弹跳，故除弹跳电路400的确具有除弹跳的功能。

以下说明中，将就上述除弹跳电路400的特性，来说明本发明除弹跳电路400相较于先前技术的优点。在与图4具有相同噪声530的条件下，现有技术的除弹跳电路因须其输入信号被取样到的逻辑值有一定数量连续的0，才会输出逻辑值为0的除弹跳信号，故现有技术的除弹跳电路得在时间点t6之后(即无噪声530的情况下)再经过几个周期T以连续取得多个1后，才会输出逻辑值为0的除弹跳信号，故先前技术的除弹跳电路具有设置时间会被过度地缩短的问题。相较之下，本发明的除弹跳电路400所产生的除弹跳信号Db2其数字逻辑值在时间点ta之后就可以是0，故本发明的除弹跳电路400的设置时间不会因过多的取样而被过度地缩短，进而可确保信号传递时的接收端所接收到的信号的正确性。

以下说明中，将搭配除弹跳电路400的时序图来进一步地说明除弹跳电路400运作时的相关细节。请同时参考图4及图5。在时间点t0，输入信号Sw正要从高电位被切换至低电位。之后，在时间点t1，输入信号Sw的电位已降低到足够低的电位，而足以让上升边缘触发模块101及下降边缘触发模块以102对其取样时会输出逻辑值为“0”的信号。因此，当第一频率信号CK1在时间点t1被上拉至高电位时，上升边缘触发模块101会对输入信号Sw进行取样，进而使第一输出信号S1的电位从高电位被下拉至低电位。其中，由于上升边缘触发模块101的反应时间不为零，故第一输出信号S1的下降边缘与第一频率信号CK1的上升边缘之间(即时间点t1至ta之间)存在着些许的潜伏时间，而由于有此一潜伏时间的存在，使得第一输出信号S1在时间点t1当下的电位还是高电位，故当上升边缘触发模块101在时间点t1对第一输出信号S1进行取样以输出第三输出信号S3后，第三输出信号S3的电位将会维持在高电位。接着，因第一频率信号CK1在时间点t2被下拉至低电位，下降边缘触发模块102会对输入信号Sw进行取样，进而使第二输出信号S2的电位从高电位被下拉至低电位。其中，由于下降边缘触发模块102的反应时间不为零，故第二输出信号S2的下降边缘与第一频率信号CK1的下降边缘之间存在着些许的潜伏时间，而由于有此一潜伏时间的存在，使得第二输出信号S2在时间点t2当下的电位还是高电位，故当下降边缘触发模块102在时间点t2对第二输出信号S2进行取样以输出第四输出信号S4的后，第四输出信号S4的电位将会维持在高电位。

之后，因第一频率信号CK1在时间点t3被拉至高电位，上升边缘触发模块101会对输入信号Sw进行取样，进而使第一输出信号S1的电位维持在低电位；同时，上升边缘触发模块101在时间点t3会对第一输出信号S1进行取样以输出第三输出信号S3，而使得第三输出信号S3的电位被下拉至低电位。接着，因第一频率信号CK1在时间点t4被下拉至低电位，下降边缘触发模块102会对输入信号Sw进行取样，进而使第二输出信号S2的电位维持在低电位；同时，下降边缘触发模块102在时间点t4会对第二输出信号S2进行取样以输出第四输出信号S4，而使得第四输出信号S4的电位被下拉至低电位。

在时间点t4至t6之间，因有噪声530产生而对输入信号Sw的波形产生影响，故当第一频率信号CK1在时间点t5被拉至高电位时，将会使上升边缘触发模块101因对输入信号Sw取样而输出的第一输出信号S1的电位从低电位被上拉至高电位。其中，由于上升边缘触发模块101的反应时间不为零，故第一输出信号S1的上升边缘与第一频率信号CK1的上升边缘之间存在着些许的潜伏时间，而由于有此一潜伏时间的存在，使得第一输出信号S1在时间点t5当下的电位还是低电位，故当上升边缘触发模块101在时间点t5对第一输出信号S1进行取样以输出第三输出信号S3的后，第三输出信号S3的电位将会维持在低电位。类似地，由于噪声530对输入信号Sw产生了影响，故当第一频率信号CK1在时间点t6被下拉至低电位时，将会使下降边缘触发模块102因对输入信号Sw取样而输出的第二输出信号S2的电位从低电位被上拉至高电位。其中，由于下降边缘触发模块102的反应时间不为零，故第二输出信号S2的上升边缘与第一频率信号CK1的下降边缘之间存在着些许的潜伏时间，而由于有此一潜伏时间的存在，使得第二输出信号S2在时间点t6当下的电位还是低电位，故当下降边缘触发模块102在时间点t6对第二输出信号S2进行取样以输出第四输出信号S4的后，第四输出信号S4的电位将会维持在低电位。

接着，由于噪声530在时间点t6之后已经消失，故输入信号Sw的波形在时间点t6之后回复到正常的波形。因此，当第一频率信号CK1在时间点t7被上拉至高电位时，上升边缘触发模块101会对输入信号Sw进行取样，进而使第一输出信号S1的电位从高电位被下拉至低电位。其中，由于上升边缘触发模块101的反应时间不为零，故此时第一输出信号S1的下降边缘与第一频率信号CK1的上升边缘之间存在着些许的潜伏时间，而由于有此一潜伏时间的存在，使得第一输出信号S1在时间点t7当下的电位还是高电位，故当上升边缘触发模块101在时间点t7对第一输出信号S1进行取样以输出第三输出信号S3的后，第三输出信号S3的电位将会从低电位被上拉至高电位。接着，因第一频率信号CK1在时间点t8被下拉至低电位，下降边缘触发模块102会对输入信号Sw进行取样，进而使第二输出信号S2的电位从高电位被下拉至低电位。其中，由于下降边缘触发模块102的反应时间不为零，故此时第二输出信号S2的上升边缘与第一频率信号CK1的下降边缘之间存在着些许的潜伏时间，而由于有此一潜伏时间的存在，使得第二输出信号S2在时间点t8当下的电位还是高电位，故当下降边缘触发模块102在时间点t8对第二输出信号S2进行取样以输出第四输出信号S4的后，第四输出信号S4的电位将会从低电位被上拉至高电位。

之后，因第一频率信号CK1在时间点t9被拉至高电位，上升边缘触发模块101会对输入信号Sw进行取样，进而使第一输出信号S1的电位维持在低电位；同时，上升边缘触发模块101在时间点t9会对第一输出信号S1进行取样以输出第三输出信号S3，而使得第三输出信号S3的电位被下拉至低电位。接着，因第一频率信号CK1在时间点t10被下拉至低电位，下降边缘触发模块102会对输入信号Sw进行取样，进而使第二输出信号S2的电位维持在低电位；同时，下降边缘触发模块102在时间点t10会对第二输出信号S2进行取样以输出第四输出信号S4，而使得第四输出信号S4的电位被下拉至低电位。

综上所述，本发明的除弹跳电路具有上升边缘触发模块、下降边缘触发模块及逻辑闸。其中，上升边缘触发模块可输出于频率信号的两相邻上升边缘因对输入信号进行取样而产生的两输出信号，而下降边缘触发模块可输出于频率信号的两相邻下降边缘因对输入信号进行取样而产生的两输出信号。因此，整体来说，上升边缘触发模块和下降边缘触发模块会在频率信号的四个相邻的信号边缘(即两个上升边缘与两个下降边缘)对输入信号进行四次的取样。此外，本发明是依据除弹跳信号是用于高态动作电路或是用于低态动作电路，来决定逻辑闸可为或门或是与门，而对因四次的取样而输出的信号进行或运算或是进行及运算，以输出所要的除弹跳信号。由于输入信号因噪声而产生的弹跳其历经的时间不会太长(都会小于两个取样频率的周期)，故藉由上述四次的取样以及逻辑闸的运算，本发明的除弹跳电路所产生的除弹跳信号并不会因噪声而产生弹跳。再者，由于本发明的除弹跳电路利用上升边缘触发模块在频率信号处于上升边缘时进行取样，并利用下降边缘触发模块在频率信号处于下降边缘时进行取样，故取样的次数密集，用以取样的频率信号的频率不需太高。此外，本发明的除弹跳电路的设置时间不会因过多的取样而被过度地缩短，进而可确保信号传递时的接收端所接收到的信号的正确性。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求书限定范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (10)

1.一种除弹跳电路，其特征在于，包含：

一取样电路，用以在一第一频率信号的两个相邻的上升边缘以及两个相邻的下降边缘，对一输入信号进行四次取样，以决定一第一输出信号的电位、一第二输出信号的电位、一第三输出信号的电位及一第四输出信号的电位，其中该两个相邻的上升边缘中至少有一上升边缘介于该两个相邻的下降边缘之间，且该两个相邻的下降边缘中至少有一下降边缘介于该两个相邻的上升边缘之间；以及

一逻辑闸，用以对该第一输出信号、该第二输出信号、该第三输出信号及该第四输出信号进行及运算或是进行或运算，以输出一除弹跳信号。

2.如权利要求1所述的除弹跳电路，其特征在于，其中该取样电路包含：

一上升边缘触发模块，用以当该第一频率信号处于上升边缘时，对该输入信号进行取样以决定该第一输出信号的电位，并对该第一输出信号进行取样以决定该第三输出信号的电位；以及

一下降边缘触发模块，用以当该第一频率信号处于下降边缘时，对该输入信号进行取样以决定该第二输出信号的电位，并对该第二输出信号进行取样以决定该第四输出信号的电位。

3.如权利要求1或2所述的除弹跳电路，其特征在于，其中该逻辑闸为一或门，用以对该第一输出信号、该第二输出信号、该第三输出信号及该第四输出信号进行或运算，以输出该除弹跳信号。

4.如权利要求1或2所述的除弹跳电路，其特征在于，其中该逻辑闸为一与门，用以对该第一输出信号、该第二输出信号、该第三输出信号及该第四输出信号进行及运算，以输出该除弹跳信号。

5.如权利要求2所述的除弹跳电路，其特征在于，其中该上升边缘触发模块包含一第一D型正反器及一第三D型正反器，该下降边缘触发模块包含一第二D型正反器及一第四D型正反器；

其中该第一D型正反器，包含：

一数据输入端，用以接收该输入信号；

一频率输入端，用以接收该第一频率信号；以及

一第一数据输出端，用以输出该第一输出信号；

其中该第二D型正反器，包含：

一数据输入端，用以接收该输入信号；

一频率输入端，用以接收一第二频率信号，其中该第二频率信号与该第一频率信号具有相同的频率但与该第一频率信号反相；以及

一第一数据输出端，用以输出该第二输出信号；

其中该第三D型正反器，包含：

一数据输入端，用以接收该第一输出信号；

一频率输入端，用以接收该第一频率信号；以及

一第一数据输出端，用以输出该第三输出信号；以及

其中该第四D型正反器，包含：

一数据输入端，用以接收该第二输出信号；

一频率输入端，用以接收该第二频率信号；以及

一第一数据输出端，用以输出该第四输出信号。

6.如权利要求5所述的除弹跳电路，其特征在于，其中该下降边缘触发模块另包含一反相器，其输入端接收该第一频率信号，而其输出端输出该第二频率信号。

7.如权利要求6所述的除弹跳电路，其特征在于，其中该反相器的输出端耦接该第二D型正反器的该频率输入端及该第四D型正反器的该频率输入端。

8.如权利要求5所述的除弹跳电路，其特征在于，其中该下降边缘触发模块另包含：

一第一反相器，其输入端接收该第一频率信号，而其输出端耦接该第二D型正反器的该频率输入端；以及

一第二反相器，其输入端接收该第一频率信号，而其输出端耦接该第四D型正反器的该频率输入端。

9.如权利要求1或2所述的除弹跳电路，其特征在于，其中该第一频率信号的频率小于或等于五倍的该输入信号的频率。

10.如权利要求9所述的除弹跳电路，其特征在于，其中该第一频率信号的频率大于或等于两倍的该输入信号的频率。

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