CN111143263B - 信号延时校准方法、系统及电子设备 - Google Patents

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Abstract

本发明提供一种信号延时校准方法、系统及电子设备，涉及高速通信领域，该方法首先向现场可编程逻辑门阵列循环输入多位并行时钟数据，然后将多位并行时钟数据通过现场可编程逻辑门阵列的并行转串行电路处理后，输出串行时钟数据。最后通过串行时钟数据与并行时钟数据的时钟位置关系确定延时时间，并根据延时时间对信号进行校准。该方法采用并行转串行的延时方法，将多位并行时钟数据的时钟上升沿数据进行处理，最终在串行输出时钟的控制下逐步从低位到高位依次送出数据，通过并行数据转串行数据的过程中得到的时钟数据顺序，实现了以输入频率为精度的延时调整。

Description

信号延时校准方法、系统及电子设备
技术领域
本发明涉及高速通信领域，尤其是涉及一种信号延时校准方法、系统及电子设备。
背景技术
在通信系统中，现场可编程逻辑门阵列芯片是实现高速信号收发处理的主要平台。然而，绝大多数现场可编程逻辑门阵列芯片所能处理时钟频率通常在百兆量级，对于1Gbps以上速率的通信信号处理，其精确的延时调控过程通常采用延时芯片进行处理，导致成本高、重复利用率低。
发明内容
有鉴于此，本发明的目的在于提供一种信号延时校准方法、系统及电子设备，通过并行数据转串行数据的过程中得到的时钟数据顺序，实现了以输入频率为精度的延时调整。
第一方面，本发明实施例提供了一种信号延时校准方法，该方法应用于现场可编程逻辑门阵列中，该方法包括：
向现场可编程逻辑门阵列循环输入多位并行时钟数据；
多位并行时钟数据通过现场可编程逻辑门阵列的并行转串行电路处理，输出串行时钟数据；
通过串行时钟数据与并行时钟数据的时钟位置关系确定延时时间，根据延时时间对信号进行校准。
在一些实施方式中，上述向现场可编程逻辑门阵列循环输入多位并行时钟数据的步骤，包括：
初始化多位并行时钟数据；
将多位并行时钟数据，由高位到低位依次输入至现场可编程逻辑门阵列的输入端。
在一些实施方式中，上述多位并行时钟数据通过现场可编程逻辑门阵列的并行转串行电路处理，输出串行时钟数据的步骤，包括：
将现场可编程逻辑门阵列的输入端获取的多位并行时钟数据输入至并行转串行电路中；
将多位并行时钟数据的上升沿时钟数据，通过并行转串行电路中的串行输出时钟的上沿与/或下沿对多位并行时钟数据进行采集，输出串行时钟数据。
在一些实施方式中，上述串行输出时钟处理采用DDR串行输出方式，在时钟的上沿和下沿均采集多位并行时钟数据；DDR串行输出方式的输出速率与现场可编程逻辑门阵列的时钟频率相同。
在一些实施方式中，上述通过串行时钟数据与并行时钟数据的时钟位置关系确定延时时间，根据延时时间对信号进行校准的步骤，包括：
获取串行时钟数据和并行时钟数据；
根据并行时钟数据的循环顺序，与串行时钟数据中对应的数据进行对比，获得时钟位置关系；
通过串行时钟数据的时钟位置关系，计算的延时时间；
根据延时时间，对信号进行延时校准。
在一些实施方式中，上述多位并行时钟数据的时钟频率，满足以下算式：
Figure BDA0002334338300000021
其中，finput为并行时钟频率；foutput为串行时钟频率；bitinput为并行时钟数据位数；bitoutput为串行时钟数据位数。
在一些实施方式中，上述并行时钟数据由并行时钟数据的时钟频率、波形以及周期通过计算得到。
第二方面，本发明实施例提供了一种信号延时校准系统，该系统应用于现场可编程逻辑门阵列中，该系统包括：
并行时钟数据输入模块，用于向现场可编程逻辑门阵列循环输入多位并行时钟数据；
串行时钟数据输出模块，用于多位并行时钟数据通过现场可编程逻辑门阵列的并行转串行电路处理，输出串行时钟数据；
校准模块，用于通过串行时钟数据与并行时钟数据的时钟位置关系确定延时时间，根据延时时间对信号进行校准。
第三方面，本发明实施例提供了一种电子设备，该电子设备包括：处理器和存储装置；存储装置上存储有计算机程序，计算机程序在被处理器运行时执行上述信号延时校准方法的步骤。
第四方面，本发明实施例提供了一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，该计算机程序被处理器运行时执行上述信号延时校准方法的步骤。
本发明实施例带来了以下有益效果：本发明实施例提供了一种信号延时校准方法、系统及电子设备，应用于现场可编程逻辑门阵列中。该方法首先向现场可编程逻辑门阵列循环输入多位并行时钟数据，然后将多位并行时钟数据通过现场可编程逻辑门阵列的并行转串行电路处理后，输出串行时钟数据。最后通过串行时钟数据与并行时钟数据的时钟位置关系确定延时时间，并根据延时时间对信号进行校准。该方法采用并行转串行的延时方法，将多位并行时钟数据的时钟上升沿数据进行处理，最终在串行输出时钟的控制下逐步从低位到高位依次送出数据，通过并行数据转串行数据的过程中得到的时钟数据顺序，实现了以输入频率为精度的延时调整。
本方法全面考虑部件及其子部件的结构，并采用像素移动的适配方法，通过碰撞检测进行部件的匹配，有效提升了部件适配的精确性和适应性。
本发明的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的信号延时校准方法流程图；
图2为本发明实施例提供的信号延时校准方法中步骤S101的流程图；
图3为本发明实施例提供的信号延时校准方法中步骤S102的流程图；
图4为本发明实施例提供的信号延时校准方法中步骤S103的流程图；
图5为本发明实施例提供的另一种信号延时校准方法流程图；
图6为本发明实施例提供的另一种信号延时校准方法的原理示意流程图；
图7为本发明实施例提供的信号延时校准系统的结构示意图；
图8为本发明实施例提供的一种电子设备的结构示意图。
图标：
701-并行时钟数据输入模块；702-串行时钟数据输出模块；703-校准模块；101-处理器；102-存储器；103-总线；104-通信接口。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在通信系统中，FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)芯片是在PAL(Programmable Array Logic，可编程阵列逻辑)、GAL(generic array logic，通用阵列逻辑)等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(Application Specific Integrated Circuit，ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点，是实现高速信号收发处理的主要平台。然而，绝大多数FPGA芯片支持的处理时钟频率在百兆Hz量级，对于1Gbps以上速率的通信信号处理，其精确的延时调控是一个挑战性问题。
传统的延时问题一般靠延时芯片来解决，但延时芯片的成本较高、重复利用率较低，对于高速通信信号的调控处理效果还有提升空间。
考虑到现有高速通信信号的调控中存在的上述问题，本发明的目的在于提供一种信号延时校准方法、系统及电子设备，该技术可以应用于高速通信信号的调控过程中，可以采用相关的软件或硬件实现，下面通过实施例进行描述。
为便于对本实施例进行理解，首先对本发明实施例所公开的一种信号延时校准方法进行详细介绍，该方法的流程图如图1所示，包括：
步骤S101，向现场可编程逻辑门阵列循环输入多位并行时钟数据。
在现场可编程逻辑门阵列FPGA的输入端，以固有频率并行输入数据，该并行数据不是一位数据，而是多位数据。而输出的时钟数据通常是一位数据。例如在FPGA输入端，可选用时钟频率为128MHz的8位并行数据输入，输出时钟频率为512MHz的1位输出数据；也可选用时钟频率为256MHz的8位并行数据输入，输出时钟频率为1024MHz的1位输出数据；也可选用时钟频率为512MHz的8位并行数据输入，输出时钟频率为2048MHz的1位输出数据；还可以选用时钟频率为256MHz的4位并行数据输入，输出时钟频率为512MHz的1位输出数据。
步骤S102，多位并行时钟数据通过所述现场可编程逻辑门阵列的并行转串行电路处理，输出串行时钟数据。
多位并行时钟数据的输入方式需要固定顺序输入，可设置为从低位到高位，也可以为从高位到低位，具体选择方式根据实际情况所决定。
并行转串行的处理过程，可通过FPGA的IP内核模块得以实现，IP(IntellectualProperty)内核模块是一种预先设计好的甚至已经过验证的具有某种确定功能的集成电路、器件或部件。它有几种不同形式。IP内核模块有行为(behavior)、结构(structure)和物理(physical)3级不同程度的设计，对应有主要描述功能行为的“软IP内核(soft IPcore)”、完成结构描述的“固IP内核(firm IP core)”和基于物理描述并经过工艺验证的“硬IP内核(hard IP core)”3个层次。这相当于集成电路(器件或部件)的毛坯、半成品和成品的设计技术。
输入至IP模块的多位并行时钟数据，经过并行转串行电路的处理后，输出串行时钟数据，并行时钟数据和串行时钟数据的格式可根据高低电平的二进制符号进行描述，例如并行时钟数据中的时钟频率为128MHz的8位数据，那么其周期为7.8125ns，如果并行时钟的信号类型为方波，方波的占空比为50％，则上述一个周期7.8125ns中就会有3.90625ns输入高电平，另外3.90625ns输入低电平。
高低电平的通过二进制进行描述，即高电平为1，低电平为0，则8位并行输入数据描述为11110000。不同场景下可用不同的格式，例如1111_0000、1111-0000等。
并行时钟数据为循环输入至FPGA中，输出的串行时钟数据会依次发生改变，但串行时钟数据的输出结果与并行时钟数据相同。
步骤S103，通过串行时钟数据与并行时钟数据的时钟位置关系确定延时时间，根据延时时间对信号进行校准。
处于循环的多位并行时钟数据的顺序与输出的串行时钟数据进行对比，而后根据输入的并行数据处于循环的位置，得到串行时钟数据中时钟的相对位置，并根据串行数据的频率与周期得到所延迟的时间。
例如，FPGA并行数据循环输入，包括依次并行输入“1111_0000”、“1110_0001”、“1100_0011”、“1000_0111”、“0000_1111”。FPGA输出端的串行输出数据依次随之改变，但也会依次输出“1111_0000”、“1110_0001”、“1100_0011”、“1000_0111”、“0000_1111”。当输入8位数据为“1111_0000”时，输出为512M时钟的1/4(即128M时钟频率)的方波信号；当输入8位数据为“1110_0001”时，如果此时的串行输出时钟处理采用DDR串行输出方式，则在512M时钟的上升沿和下降沿都采集数据，因此输出的方波信号相对往前移动512M时钟的半个周期(即1ns)；当输入8位数据为“1100_0011”时，输出的方波信号相对往前移动512M时钟的一个周期(即2ns)，以此类推，并由此实现每隔1ns的精确延时对准。
在本发明实施例提到的一种家装设计中的部件匹配方法中可知，该方法首先向现场可编程逻辑门阵列循环输入多位并行时钟数据，然后将多位并行时钟数据通过现场可编程逻辑门阵列的并行转串行电路处理后，输出串行时钟数据。最后通过串行时钟数据与并行时钟数据的时钟位置关系确定延时时间，并根据延时时间对信号进行校准。该方法通过并行转串行的延时方法，将多位并行时钟数据的时钟上升沿数据进行处理，最终在串行输出时钟的控制下逐步从低位到高位依次送出数据，通过并行转串行的方式来实现高精度延时调整。
在一些实施方式中，上述向现场可编程逻辑门阵列循环输入多位并行时钟数据的步骤S101，如图2所示，包括：
步骤S201，初始化多位并行时钟数据。
并行时钟数据为多位数据，通常为4位，8位，16位等，位数通常是2的倍数，具体的位数选择根据实际情况而定。
在一些实施方式中，上述并行时钟数据由并行时钟数据的时钟频率、波形以及周期通过计算得到。时钟频率与周期的选择直接关系到最终信号延迟的精度，例如频率为128MHz的信号，周期为1/128M＝7.8125ns，因此最终得到的信号延时校准精度可以达到纳秒级别。
时钟的波形也是重要参数，不同种类的波形中的占空比是不同的，例如方波信号，占空比为50％，即一半可为高电平，另一半为低电平，因此可结合时钟周期进行高低电平判断，最终得到相应的多位数据。
步骤S202，将多位并行时钟数据，由高位到低位依次输入至现场可编程逻辑门阵列的输入端。
有高位到低位的输入方式确定以后，可将多位并行时钟数据进行循环输入，直至循环完毕，输出所有的串行时钟数据后停止输入。
在一些实施方式中，上述多位并行时钟数据通过现场可编程逻辑门阵列的并行转串行电路处理，输出串行时钟数据的步骤S102中，如图3所示，包括：
步骤S301，将现场可编程逻辑门阵列的输入端获取的多位并行时钟数据输入至并行转串行电路中。
步骤S302，将多位并行时钟数据的上升沿时钟数据，通过并行转串行电路中的串行输出时钟的上沿与/或下沿对多位并行时钟数据进行采集，输出串行时钟数据。
上述串行输出时钟处理采用DDR串行输出方式，在时钟的上沿和下沿均采集多位并行时钟数据；DDR串行输出方式的输出速率与现场可编程逻辑门阵列的时钟频率相同。
在一些实施方式中，上述通过串行时钟数据与并行时钟数据的时钟位置关系确定延时时间，根据延时时间对信号进行校准的步骤S103中，如图4所示，包括：
步骤S401，获取串行时钟数据和并行时钟数据。
串行数据和并行数据之间，其频率和位数需要满足一定关系的，具体的，在一些实施方式中，上述多位并行时钟数据的时钟频率，满足以下算式：
Figure BDA0002334338300000091
上式中，finput为并行时钟频率；foutput为串行时钟频率；bitinput为并行时钟数据位数；bitoutput为串行时钟数据位数。
因此在获取串行时钟数据和并行时钟数据的过程中，可根据上述算式进行数据的初步筛选。
例如步骤S401中的并行时钟数据为8位128MHz，数据为“1111_0000”、“1110_0001”、“1100_0011”、“1000_0111”、“0000_1111”，串行时钟数据依次串行输出为“1111_0000”、“1110_0001”、“1100_0011”、“1000_0111”、“0000_1111”，获取的上述数据供后续步骤使用。
步骤S402，根据并行时钟数据的循环顺序，与串行时钟数据中对应的数据进行对比，获得时钟位置关系。
例如，当输入8位数据为“1111_0000”时，输出为512M时钟的1/4的方波信号；当输入8位数据为“1110_0001”时，输出的方波信号相对往前移动512M时钟的半个周期；当输入8位数据为“1100_0011”时，输出的方波信号相对往前移动512M时钟的一个周期。依次类推，可获得时钟的位置关系。
步骤S403，通过串行时钟数据的时钟位置关系，计算的延时时间。
在步骤S402中，相对往前移动512M时钟的半个周期为1/128ns；相对往前移动512M时钟的一个周期为2/128ns，依次类推，实现了每隔1/128ns的精确延时校准时间。
步骤S404，根据延时时间，对信号进行延时校准。
由上述实施例可知，该方法通过并行转串行的延时方法，将多位并行时钟数据的时钟上升沿数据进行处理，最终在串行输出时钟的控制下逐步从低位到高位依次送出数据，通过并行数据转串行数据的过程中得到的时钟数据顺序，实现了以输入频率为精度的延时调整。
如图5所示的另一种信号延时校准方法流程图，具体的包括以下步骤：
步骤S501，FPGA输入端以128MHz时钟频率并行输入8位数据到IP核中。
在FPGA的输入端，以128MHz的时钟频率并行输入8位数据，数据由IP核进行采集。在本实施例中，并行输入的时钟频率是128MHz，那么周期为1/128M＝7.812ns。时钟的上升沿将8位数据采集到FPGA的IP核中，由于方波占空比为50％，则在7.812ns中有3.906ns输入高电平，3.906ns输入低电平。高电平用1来表示，低电平用0来表示，因此上述并行输入的8位数据中含有4个1以及4个0。
步骤S502，输入端并行数据依次从高位到低位循环移动。
并行数据的输入方式按照由高位到低位的顺序分别输入至输入端。循环移动的并行数据是采用特定的顺序，本实施例中采用1111_0000、1110_0001、1100_0011、1000_0111、0000_1111。
步骤S503，输出端以512MHz时钟频率采用DDR输出方式串行输出1为数据。
该步骤中是将步骤S501中的并行数据转为串行数据，并行转串行的过程采用逻辑IP核输出模块进行。该模块中的并行转串行电路由发送缓冲器、位移寄存器组成。在并行数据中的输入时钟的上升沿发送至缓冲器中，在串行输出时钟的控制下，逐步从低位到高位依次输出数据。
该步骤中的串行输出方式采用DDR(Double Data Rate)，即时钟的上升沿和下降沿均采集数据并串行输出，其输出速率与FPGA的时钟频率相同，如果FPGA得时钟频率为1GHz，那么周期就为1/1024秒。
步骤S504，判断是否输出完毕。
FPGA并行数据循环输入1111_0000、1110_0001、1100_0011、1000_0111、0000_1111后，FPGA输出端的串行输出数据依次随之改变，但输出的数据也为1111_0000、1110_0001、1100_0011、1000_0111、0000_1111。
判断输出的数据是否完成，如果是，执行步骤S505；如果否，执行步骤S502，继续将输入端并行数据依次从高位到低位循环移动。
步骤S505，输出端数据实现1ns精准延时。
当输入8位数据为“1110_0001”时，由于此时串行输出时钟处理采用DDR串行输出方式，则在512M时钟的上升沿和下降沿都采集数据，因此输出的方波信号相对往前移动512M时钟的半个周期(即1ns)；当输入8位数据为“1100_0011”时，输出的方波信号相对往前移动512M时钟的一个周期(即2ns)；以此类推，由此实现每隔1ns的精确延时对准，详细如图6所示的原理示意图。
对应于上述信号延时校准方法的实施例，本实施例还提供一种信号延时校准系统，该系统应用于现场可编程逻辑门阵列中，如图7所示，该系统包括：
并行时钟数据输入模块701，用于向现场可编程逻辑门阵列循环输入多位并行时钟数据；
串行时钟数据输出模块702，用于多位并行时钟数据通过现场可编程逻辑门阵列的并行转串行电路处理，输出串行时钟数据；
校准模块703，用于通过串行时钟数据与并行时钟数据的时钟位置关系确定延时时间，根据延时时间对信号进行校准。
本发明实施例所提供的信号延时校准系统，其实现原理及产生的技术效果和前述信号延时校准方法的实施例相同，为简要描述，实施例部分未提及之处，可参考前述方法实施例中相应内容。
本实施例还提供一种电子设备，为该电子设备的结构示意图如图8所示，该设备包括处理器101和存储器102；其中，存储器102用于存储一条或多条计算机指令，一条或多条计算机指令被处理器执行，以实现上述信号延时校准方法。
图8所示的服务器还包括总线103和通信接口104，处理器101、通信接口104和存储器102通过总线103连接。
其中，存储器102可能包含高速随机存取存储器(RAM，Random Access Memory)，也可能还包括非不稳定的存储器(non-volatile memory)，例如至少一个磁盘存储器。总线103可以是ISA总线、PCI总线或EISA总线等。总线可以分为地址总线、数据总线、控制总线等。为便于表示，图8中仅用一个双向箭头表示，但并不表示仅有一根总线或一种类型的总线。
通信接口104用于通过网络接口与至少一个用户终端及其它网络单元连接，将封装好的IPv4报文或IPv4报文通过网络接口发送至用户终端。
处理器101可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法的各步骤可以通过处理器101中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器101可以是通用处理器，包括中央处理器(Central Processing Unit，简称CPU)、网络处理器(Network Processor，简称NP)等；还可以是数字信号处理器(DigitalSignal Processor，简称DSP)、专用集成电路(Application Specific IntegratedCircuit，简称ASIC)、现场可编程门阵列(Field-Programmable Gate Array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本公开实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本公开实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器102，处理器101读取存储器102中的信息，结合其硬件完成前述实施例的方法的步骤。
本发明实施例还提供了一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器运行时执行前述实施例的方法的步骤。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、设备和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，设备或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个处理器可执行的非易失的计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以用软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-OnlyMemory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (9)

1.一种信号延时校准方法，其特征在于，所述方法应用于现场可编程逻辑门阵列中，所述方法包括：
向所述现场可编程逻辑门阵列循环输入多位并行时钟数据；
所述多位并行时钟数据通过所述现场可编程逻辑门阵列的并行转串行电路处理，输出串行时钟数据；
通过所述串行时钟数据与所述并行时钟数据的时钟位置关系确定延时时间，根据所述延时时间对所述信号进行校准；
所述多位并行时钟数据通过所述现场可编程逻辑门阵列的并行转串行电路处理，输出串行时钟数据的步骤，包括：
将所述现场可编程逻辑门阵列的输入端获取的所述多位并行时钟数据输入至所述并行转串行电路中；
将所述多位并行时钟数据的上升沿时钟数据，通过所述并行转串行电路中的串行输出时钟的上沿与/或下沿对所述多位并行时钟数据进行采集，输出所述串行时钟数据。
2.根据权利要求1所述的信号延时校准方法，其特征在于，向所述现场可编程逻辑门阵列循环输入多位并行时钟数据的步骤，包括：
初始化所述多位并行时钟数据；
将所述多位并行时钟数据，由高位到低位依次输入至所述现场可编程逻辑门阵列的输入端。
3.根据权利要求2所述的信号延时校准方法，其特征在于，所述串行输出时钟处理采用DDR串行输出方式，在时钟的上沿和下沿均采集所述多位并行时钟数据；所述DDR串行输出方式的输出速率与所述现场可编程逻辑门阵列的时钟频率相同。
4.根据权利要求1所述的信号延时校准方法，其特征在于，通过所述串行时钟数据与所述并行时钟数据的时钟位置关系确定延时时间，根据所述延时时间对所述信号进行校准的步骤，包括：
获取所述串行时钟数据和所述并行时钟数据；
根据所述并行时钟数据的循环顺序，与所述串行时钟数据中对应的数据进行对比，获得时钟位置关系；
通过所述串行时钟数据的所述时钟位置关系，计算所述的延时时间；
根据所述延时时间，对所述信号进行延时校准。
5.根据权利要求1所述的信号延时校准方法，其特征在于，所述多位并行时钟数据的时钟频率，满足以下算式：
Figure FDA0002803605520000021
其中，finput为并行时钟频率；foutput为串行时钟频率；bitinput为并行时钟数据位数；bitoutput为串行时钟数据位数。
6.根据权利要求1所述的信号延时校准方法，其特征在于，所述并行时钟数据由所述并行时钟数据的时钟频率、波形以及周期通过计算得到。
7.一种信号延时校准系统，其特征在于，所述系统应用于现场可编程逻辑门阵列中，所述系统包括：
并行时钟数据输入模块，用于向所述现场可编程逻辑门阵列循环输入多位并行时钟数据；
串行时钟数据输出模块，用于所述多位并行时钟数据通过所述现场可编程逻辑门阵列的并行转串行电路处理，输出串行时钟数据；
校准模块，用于通过所述串行时钟数据与所述并行时钟数据的时钟位置关系确定延时时间，根据所述延时时间对所述信号进行校准；
所述串行时钟数据输出模块，还用于：将所述现场可编程逻辑门阵列的输入端获取的所述多位并行时钟数据输入至所述并行转串行电路中；将所述多位并行时钟数据的上升沿时钟数据，通过所述并行转串行电路中的串行输出时钟的上沿与/或下沿对所述多位并行时钟数据进行采集，输出所述串行时钟数据。
8.一种电子设备，其特征在于，包括：处理器和存储装置；所述存储装置上存储有计算机程序，所述计算机程序在被所述处理器运行时执行如权利要求1至6任一项所述的方法。
9.一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，其特征在于，所述计算机程序被处理器运行时执行上述权利要求1至6任一项所述的方法的步骤。
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