CN103036667B - 一种高速串行通讯接口自适应时序校准方法 - Google Patents

Abstract

一种高速串行通讯接口自适应时序校准方法，采用FPGA实现，步骤如下：将高速串行通讯接口设定为校准模式；将高速串行通讯接口收到的串行数据转换为并行数据；调整采样时钟相位或采样延时，得到最佳采样点；将最佳采样点对高速串行通讯接口进行配置；高速串行通讯接口重新将接收到的串行数据转换为并行数据；将得到的并行数据与预设值进行比对，根据比对结果调整并行数据锁存时刻，使得高速串行通讯接口接收到的并行数据与预设值一致；将得到的数据锁存时刻结果对高速串行通讯接口进行配置；将高速串行通讯接口设定为传数模式。本发明实现简单并有效降低了功耗。

Description

一种高速串行通讯接口自适应时序校准方法

技术领域

本发明涉及一种逻辑电路设计，特别是一种高速串行通讯接口自适应时序校准方法，适用于高速串行通讯接口的时序校准。

背景技术

交会对接任务对光学敏感设备的像素和图像处理效率有了更高的要求，因此需采用更高速度的串行总线将图像数据下传到处理单元进行运算。由于星载应用，国内尚无法获取专用的宇航等级图像收发芯片，因此一般采用具有抗辐照能力的FPGA芯片作为图像收发和处理单元。高速串行总线分为一路公用时钟，一路控制信号，若干路数据传输。FPGA若采用常规全同步设计方法，根据香浓采样定律，FPGA的采样时钟需为串行总线时钟的2倍以上，当传输频率达到百兆bps或以上时，实现如此高频率的FPGA设计，极大的增加了芯片选型的难度和设计难度，同时也增加了功耗。

在高速串行通讯接口设计时也存在着如下应用问题需要解决：

由于电缆、PCB等链路延时，造成各路数据信号、控制信号与时钟信号之间产生相位偏差，使得某些通道的数据超前于时钟沿，某些滞后于时钟沿，某些甚至在时钟沿附近数据处于不稳定状态，对数据的正确接收产生影响；串行数据的接收是通过移位寄存器将串行数据转换成并行数据，并加以锁存，供外部设备读取。但由于每个像素数据没有相关的同步信号，如何在一个数据序列中确认每一个像素数据位的起始和结束并加以锁存，确保串行数据正确接收也是需要解决的关键问题。

发明内容

本发明的技术解决问题是：提供一种高速串行通讯接口时序自适应校准方法，该方法实现简单并有效降低了功耗。

本发明的技术解决方案是：一种高速串行通讯接口自适应时序校准方法，其特点在于采用FPGA实现，步骤如下：

(1)将高速串行通讯接口设定为校准模式；

(2)将高速串行通讯接口收到的串行数据转换为并行数据；

(3)调整采样时钟相位或采样延时，得到最佳采样点；

(4)将步骤(3)的最佳采样点对高速串行通讯接口进行配置；

(5)高速串行通讯接口重新将接收到的串行数据转换为并行数据；

(6)将步骤(5)得到的并行数据与预设值进行比对，根据比对结果调整并行数据锁存时刻，使得高速串行通讯接口接收到的并行数据与预设值一致；

(7)将步骤(6)得到的数据锁存时刻结果对高速串行通讯接口进行配置；

(8)将高速串行通讯接口设定为传数模式。

所述步骤(3)具体实现如下：对于具有IO端口延迟调整功能的FPGA，调整采样延时，得到最佳采样点，方法如下：

设置IDELAY模块的延迟参数为n，n＝0～63，并对高速串行通讯接口数据进行多次连续采样，若多次连续采样值相等，则说明采样处于稳定区域，否则说明采样处于不稳定区域；当n从0以1为当量递增过程中，寻找到采样由不稳定到稳定或由稳定变化为不稳定时n的对应值，即为n1和n2；若n＝0时即为稳定，或n＝63时即为稳定，则对应的边界值设定为0或63；最终选择n1与n2的中间值，即N＝(n1+n2)/2作为IDELAY模块最终的延迟参数，即最佳采样点。

所述步骤(3)具体实现如下：对于具有时钟相位管理功能的FPGA，调整采样时钟相位，得到最佳采样点，方法如下：

利用FPGA内部的锁相环或数字时钟管理器对采样时钟进行相位调整；生成以360°/N为变化的N个时钟，记为pclk1～pclkN；分别利用每个时钟对高速串行通讯接口数据进行采样，若连续多次采样正确则认为稳定；找到临界的两个时钟pclk(N1)与pclk(N2)，则选择pclk((N1+N2)/2)作为最终的采样时钟从而寻找到最佳的采样点。

所述步骤(6)具体实现如下：

若串并转换结果与预设值不同，则产生一个控制信号，使得串并转换舍弃一个bit的采样数据，重新进行串并转换后再进行比较，如此往复执行，直至串并转换结果与预设值相同，表明数据已同步；若已经循环M次，M为串并转换的数据位宽，比对仍失败，则返回步骤(3)，重新调整最佳采样点。

本发明与现有技术相比有益效果为：

(1)本发明采用异步设计，以高速串行总线时钟作为高速串行通讯接口采样时钟而不是FPGA的系统时钟，FPGA的系统时钟可低于采样时钟，从而降低了FPGA的系统时钟频率，低功耗的；

(2)本发明对高速串行通讯接口的采样时钟相位或采样延时进行自适应调整，并保证了数据对齐与同步，确保数据采样准确。

(3)本发明逻辑简单，可进一步在ASIC领域得到应用。

附图说明

图1为本发明中高速串行接口接收端但通道数据校准流程示意图；

图2为本发明中高速串行接口接收端组织结构示意图；

图3为本发明中高速串行接口接收端最佳采样点校准示意图；

图4为本发明中多通道情况下校准流程示意图。

具体实施方式

本发明利用FPGA实现，为高速串行通讯接口加入了一种校准模式，流程图如图1所示。在校准模式下，发送端发送特定的指令序列，利用采样、比对、校准、再采样，如此往复的闭环校准方法，实现接收端对高速串行数据采样的动态自适应调整，达到高速串行接口时序自动校准的目的，使得接收端采样准确、数据对齐、数据同步。

高速串行总线的接收端组织结构示意图如图2所示。串行数据传输内容分为时钟(P_CLK)、数据(P_DATA)、控制信号，分别由不同的通道(I/O Tile)进行传输。其中发送端数据与控制信号与时钟信号的边沿对齐，允许采用双沿对齐(ddr)传输模式。控制信号根据需要可用于标识数据状态：空闲状态、校准状态还是有效数据传输状态。

当处于空闲状态时，接收端忽略总线上的数据。

当处于校准状态时发送端发送已经约定好的校准码，接收端启动校准逻辑。校准需对各个通道逐一进行校准，流程如下：

(1)将高速串行通讯接口设定为校准模式：

(2)将高速串行通讯接口收到的串行数据转换为并行数据；

串并转换的时钟为采样时钟，与FPGA系统时钟异步。设数据位宽为m，当完成一个word的串并转换(接收m个bit数据)时将转换结果锁存入寄存器Q，同时产生一个锁存信号lock，lock信号保持一半的数据位宽(m/2个采样时钟)。那么利用系统时钟(CLK_SYS)对Q和lock信号进行采样，可以大大的降低对系统时钟频率的要求，获得了FV/LV/PCLK等状态信号以及32bit数据信息。

(3)调整采样时钟相位或采样延时，得到最佳采样点；

信号从发送端发送时数据与时钟沿严格对齐，但是经过数据链路传输已经产生相对偏移，因此要进行端口采样的校准，校准流程如图3所示，其中n、I、J、N为变量，无实际意义，初始值为0；D1、D2为相邻两次串并转换的数据值。

对于具有IO端口延迟调整功能的FPGA，如VIRTEX4FPGA具备IDELAY模块，可动态调整IO端口的数据延迟，则采用如下方法：

设置IDELAY模块的延迟参数为n，n＝0～63，并对高速串行通讯接口数据进行多次连续采样，若多次连续采样值相等，则说明采样处于稳定区域，否则说明采样处于不稳定区域；当n从0以1为当量递增过程中，寻找到采样由不稳定到稳定或由稳定变化为不稳定时n的对应值，即为n1和n2；若n＝0时即为稳定，或n＝63时即为稳定，则对应的边界值设定为0或63；最终选择n1与n2的中间值，即N＝(n1+n2)/2作为IDELAY模块最终的延迟参数，即最佳采样点。

对于具有时钟相位管理功能的FPGA，调整采样时钟相位，得到最佳采样点，方法如下：

利用FPGA内部的锁相环或数字时钟管理器对采样时钟进行相位调整；生成以360°/N为变化的N个时钟，记为pclk1～pclkN；以N＝8为例，则生成以45°为变化的8个时钟，记为pclk1～pclk8。分别利用每个时钟对高速串行通讯接口数据进行采样，若连续多次采样正确则认为稳定；找到临界的两个时钟pclk(N1)与pclk(N2)，则选择pclk((N1+N2)/2)作为最终的采样时钟从而寻找到最佳的采样点。

(4)将步骤(3)的最佳采样点对高速串行通讯接口进行配置；

(5)高速串行通讯接口重新将接收到的串行数据转换为并行数据；

(6)将步骤(5)得到的并行数据与预设值进行比对，根据比对结果调整并行数据锁存时刻，使得高速串行通讯接口接收到的并行数据与预设值一致

由于数据为连续发送，有必要将接收端的串并转换与发送端进行数据同步对齐，确保数据接收正确。具体方法如下：

若串并转换结果与预设值不同，则产生一个控制信号，使得串并转换模块舍弃一个bit的采样数据，重新进行串并转换后再进行比较，如此往复执行，直至串并转换结果与预设值相同，表明数据已同步。若已经循环M次，M为串并转换的数据位宽，比对仍失败，则退回步骤(3)，重新进行端口采样校准。

(7)将步骤(6)得到的数据锁存时刻结果对高速串行通讯接口进行配置；

(8)将高速串行通讯接口设定为传数模式。

步骤(6)结束后由校准状态切换至有效数据传输状态，由于整个通讯链路已经固定，因此链路上的延时以及采样相位误差已经固定，校准状态下的调整参数仍适用，发送端发送有效数据接收端可以正确接收，从而确保了高速串行通讯过程中数据采样的准确性和可靠性。

若高速串行通讯接口含有多个通道，则需按图4所示，对各个通道逐一进行校准。图4中M为待校准的通道个数，i为当前被校准的通道编号，i从1到M每次递增1，当i递增为M时表示所有通道均校准完毕，结束校准过程。

本发明未公开技术属本领域技术人员公知常识。

Claims (4)

1.一种高速串行通讯接口自适应时序校准方法，其特征在于采用FPGA实现，步骤如下：

(1)将高速串行通讯接口设定为校准模式；

(2)将高速串行通讯接口收到的串行数据转换为并行数据；

(3)调整采样时钟相位或采样延时，得到最佳采样点；

(4)将步骤(3)的最佳采样点对高速串行通讯接口进行配置；

(5)高速串行通讯接口重新将接收到的串行数据转换为并行数据；

(6)将步骤(5)得到的并行数据与预设值进行比对，根据比对结果调整并行数据锁存时刻，使得高速串行通讯接口接收到的并行数据与预设值一致；

(7)将步骤(6)得到的数据锁存时刻结果对高速串行通讯接口进行配置；

(8)将高速串行通讯接口设定为传数模式。

2.根据权利要求1所述的高速串行通讯接口自适应时序校准方法，其特征在于：所述步骤(3)具体实现如下：对于具有IO端口延迟调整功能的FPGA，调整采样延时，得到最佳采样点，方法如下：

设置具有IO端口延迟调整功能的FPGA中的IDELAY模块的延迟参数为n，n＝0～63，并对高速串行通讯接口数据进行多次连续采样，若多次连续采样值相等，则说明采样处于稳定区域，否则说明采样处于不稳定区域；当n从0以1为当量递增过程中，寻找到采样由不稳定到稳定或由稳定变化为不稳定时n的对应值，即为n1和n2；若n＝0时即为稳定，或n＝63时即为稳定，则对应的边界值设定为0或63；最终选择n1与n2的中间值，即N＝(n1+n2)/2作为IDELAY模块最终的延迟参数，即最佳采样点。

3.根据权利要求1所述的高速串行通讯接口自适应时序校准方法，其特征在于：所述步骤(3)具体实现如下：对于具有时钟相位管理功能的FPGA，调整采样时钟相位，得到最佳采样点，方法如下：

利用FPGA内部的锁相环或数字时钟管理器对采样时钟进行相位调整；生成以360°/N为变化的N个时钟，记为pclk1～pclkN；分别利用每个时钟对高速串行通讯接口数据进行采样，若连续多次采样正确则认为稳定；找到临界的两个时钟pclk(N1)与pclk(N2)，则选择pclk((N1+N2)/2)作为最终的采样时钟从而寻找到最佳的采样点。

4.根据权利要求1所述的高速串行通讯接口自适应时序校准方法，其特征在于：所述步骤(6)具体实现如下：

若串并转换结果与预设值不同，则产生一个控制信号，使得串并转换舍弃一个bit的采样数据，重新进行串并转换后再进行比较，如此往复执行，直至串并转换结果与预设值相同，表明数据已同步；若已经循环M次，M为串并转换的数据位宽，比对仍失败，则返回步骤(3)，重新调整最佳采样点。