CN113220621A - 高速差分信号数据传输接口的自适应调节数据延迟的方法 - Google Patents

Abstract

本发明公开了高速差分信号数据传输接口的自适应调节数据延迟的方法，包括如下步骤：S1：对智能控制器系统中每块板卡的数据总线进行配置，指定每块控制板卡所使用的数据端口的位置，数据端口的收发方向，数据端口的传输速率等信息，使得智能控制器同一箱体中，任意控制板卡都可以实现通过高速串行差分总线相连接，进行数据通信传输；S2：对高速串行差分总线数据采样时序自适应调节延迟，通过程序运算的出数据通信通道延时的最优化配置，用于提高智能系统的总线数据传输的稳定性，提供了一种基于FPGA芯片为平台，结合高速差分总线时序自适应调节延迟技术，使智能系统的系统总体数据传输稳定性，数据传输速率和板卡数量之间达到了很好的平衡。

Description

高速差分信号数据传输接口的自适应调节数据延迟的方法

技术领域

本发明涉及电力电子技术领域，具体为高速差分信号数据传输接口的自适应调节数据延迟的方法。

背景技术

现代电力电子智能控制技术具有系统实时性好，对电力系统调节控制灵活可靠，从而在整个电力系统的各个领域均得到了广泛的应用。而现代电力电子技术的整体趋势是随着额定电压的提高和容量的不断增加，规模不断增大，随之而来的其智能化控制器规模也需要相应增大，控制板卡数量不断增多。可以说现代电力电子技术优势作用的发挥，与其智能控制器的性能密不可分。电力电子智能控制系统一般采用多板卡协同并行处理来完成系统控制与保护，算法实现等功能，随着电力电子装置的控制策略和功率器件的控制方式复杂度的提升，其对智能控制器的要求也越来越高。集中体现在：需要将来自不同终端控制对象的传感器数据信号实时传输给系统中各个板卡参与系统控制和运算；需要实现将来自不同板卡的控制系统间的运算数据，实时交换给其他板卡达到板卡系统协作的目的；大规模的数据交换和系统实时性要求就对整个智能控制系统的带宽和数据交换总线技术提出了很高的要求。

针对以上问题，电力系统电力电子装置的芯片及硬件供应商提供了不同的解决方案，在这其中，可编程逻辑器件FPGA因其具有并行运算，高可靠性，高时钟运算频率，编程灵活等特点，在各种控制解决方案中占有非常重要的地位。另外高速串行数据总线技术在电力智能控制系统中的应用也越来越广泛，但高速串行数据总线技术有一个缺点，就是提高数据信号的传输质量和传输速度是互相矛盾的，要提高数据传输速度，势必要提高总线上时钟频率，但是如果时钟频率过高会对数字信号的采样提出很高的要求，现代电子技术针对高速串行总线信号为了改善传输质量在硬件方面主要措施有信号预加重，均衡等手段和方法，另外在芯片应用方面随着电子芯片技术的不断发展，现代电子芯片尤其是可编程逻辑门阵列FPGA芯片，在芯片的管脚配置有高速串行总线接口，这些接口一般都提供相应的相位调节可配置接口。

发明内容

本发明的目的在于提供高速差分信号数据传输接口的自适应调节数据延迟的方法，提供了一种基于FPGA芯片为平台，结合高速差分总线时序自适应调节延迟技术，使智能系统的系统总体数据传输稳定性，数据传输速率和板卡数量之间达到了很好的平衡，以解决上述背景技术中提出的问题。

为实现上述目的，本发明提供如下技术方案：

1.高速差分信号数据传输接口的自适应调节数据延迟的方法，包括如下步骤：

S1：对智能控制器系统中每块板卡的数据总线进行配置，指定每块控制板卡所使用的数据端口的位置，数据端口的收发方向，数据端口的传输速率等信息，使得智能控制器同一箱体中，任意控制板卡都可以实现通过高速串行差分总线相连接，进行数据通信传输；

S2：对高速串行差分总线数据采样时序自适应调节延迟，通过程序运算的出数据通信通道延时的最优化配置，用于提高智能系统的总线数据传输的稳定性；

所述智能控制器系统包括电力电子智能控制系统控制板卡、背板及背板高速串行总线、逻辑控制模块，所述电力电子智能控制系统板卡，背板及背板总线硬件接口模块，高速串行总线接口配置及逻辑控制程序，可以自动计算并配置高速串行总线延时程序均设置于电力电子智能控制器中；所述电力电子智能控制系统控制板卡的数量至少为2；

基于FPGA芯片的高速串行接口总线程序分成Port_Config端口配置与管理模块和Bus_Data_Train数据延时训练模块两个主要模块，该两个模块中每个模块又由多个子模块组成。其中Port_Config端口配置管理模块的主要功能是对数据总线进行配置，包括指定每块控制板卡所使用的数据端口的位置，数据端口的收发方向，数据端口的传输速率等信息，所述S1中的智能控制器系统中的板卡两块控制器硬件板卡Board_a，Board_b通过高速背板总线互连，背板总线由16对高速串行差分信号通道组成，端口配置Port_Config模块由16个selectio_txN子模块组成(N取0到15)，对应硬件上16个高速串行差分数据通道，每对高速差分串行数据通道由一个selectio_txN子模块控制，其中selectio子模块详细结构如图3所示，该子模块为FPGA例化ip core，其内部又包含可调节延时的idelay子模块，专门用于调节高速差分端口数据延时，selectio子模块开放了数据延时配置接口，通过调节该端口延时tap值，达到对高速差分信号接口数据的采样延时控制的目的，该端口tap值在本应用实例中通过数据延时训练模块Bus_Data_Train编程计算得出。

优选的，所述数据总线上的每个高速差分数据通道对都是双向的，每组通道由两个高速差分数据接口组成，对于同一块板卡来说，要想使端口正常工作，首先要配置接口的位置和接口数据传输方向，数据接口的位置可以通过配置控制板卡的位置选择的命令来指定，对于要通信的两块板卡来说，同一根硬件总线上接口位置要一一对应。

优选的，所述基于FPGA芯片的高速串行接口总线程序还包括Bus_Data_Train模块，该模块由状态机控制模块State_machine，8b10b编解码模块m_8b10b_dec，m_8b10b_enc三个子模块组成，它的主要功能是自动计算并配置高速串行总线延时，其中State_machine为主运算模块，起到接口总线数据收发，解析，数据校对，延时tap值计算等功能，另两个子模块m_8b10b_dec，m_8b10b_enc两个子模块为8b数据和10b数据相互转换的模块，该模块的主要功能是把8b编码数据转换成10b编码数据送到高速串行接口发送或者把接收的10b编码数据转换回8b编码数据，这样做的目的是要让高速串行接口上传输的数字信号的“1”和“0”达到DC平衡状态。

优选的，所述State_machine模块主要功能是由一个状态机来实现数据的发送与校核控制，并自动计算出端口上selectio_txN子模块的数据延时的最优配置值tap，计算出的tap值结果会被输入到port_config模块中的selectio_txN的子模块idelay延时调节端口上，使数据延时自动达到最佳状态，State_machine模块中的状态机包括有有以下若干种程序跳转状态：IDLE、TRAIN_OPPOSITE、O_TRAIN_RDY、O_SEND_K_CODE、O_SEND_D_CODE、O_TRAIN_NEXT、TRAIN_LOCAL、L_TRAIN_RDY、L_CHECK_K_CODE、L_CHECK_D_CODE、L_TRAN_NEXT、TRAIN_FAULT、FINISH。

优选的，所述State_machine模块用于控制tap(最大tap数即为训练轮次数round，本实施例取值32)进行相位对齐，找到数据的正中心，整个程序状态机的循环过程，每循环一个轮次则需要调整一次tap值配置给selectio_txN中的idelay模块，以测试接收端数据接收状况；整个测试的过程，首先找到数据的左边边界，然后找到数据的右边边界，最后取这两个边界的中值作为最优tap值，最后把计算出的最优值配置到数据接收侧的selectio_txN中idelay子模块配置接口中，使得总线数据得以稳定的被采集。

优选的，所述Port_Config和Bus_Data_Train这两个主模块间接口上传输的是系统中的双向数据流信号data，数据通过该接口在Bus_Data_Train和Port_Config模块之间流通，另外Bus_Data_Train这个模块计算出的tap数据延时值也要由Bus_Data_Train送入Port_Config模块的selectio_txN子模块中。

优选的，所述电力电子智能控制系统控制板卡通过高速串行接口与总线背板总线接口模块相连并收发实时数据信息；所述背板总线接口模块用于在各板卡间建立数据通信通道。

与现有技术相比，本发明的有益效果是：

提供了一种基于FPGA芯片为平台，通过编写程序实现的总线数据时序调节技术，该方法可以通过在FPGA芯片上编程，实现自动计算并调节串行高速数据总线上通信数据的采样延迟，从而提高数据传输的速度和稳定性，解决和弥补了传统控制器系统的总线对数据传输时序的响应与调节的不足，提高了电力电子智能控制器背板总线接口数据传输稳定性与传输带宽的上限；另外本发明提供了一种高速总线配对技术，使用人员可以自由灵活的配置成对的高速总线的位置，使得智能控制器中任意控制板卡都可以实现通过高速串行差分总线的连接，板卡在控制系统中的位置和传输速率可以自由配置，提高了电力电子智能控制系统搭建自由度，结合高速差分总线时序自适应调节延迟技术，使智能系统的系统总体数据传输稳定性，数据传输速率和板卡数量之间达到了很好的平衡。

附图说明

图1为本发明的系统总体架构；

图2本发明实际应用中控制板卡与背板总线的连接示意图；

图3本发明SelectIO子模块的结构示意图；

图4本发明State_machine模块状态机状态转换图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参阅图1-4，本发明提供一种技术方案：高速差分信号数据传输接口的自适应调节数据延迟的方法，包括如下步骤：

S1：对智能控制器系统中每块板卡的数据总线进行配置，指定每块控制板卡所使用的数据端口的位置，数据端口的收发方向，数据端口的传输速率等信息，使得智能控制器同一箱体中，任意控制板卡都可以实现通过高速串行差分总线相连接，进行数据通信传输；

S2：对高速串行差分总线数据采样时序自适应调节延迟，通过程序运算的出数据通信通道延时的最优化配置，用于提高智能系统的总线数据传输的稳定性；

所述智能控制器系统包括电力电子智能控制系统控制板卡、背板及背板高速串行总线、逻辑控制模块，所述电力电子智能控制系统板卡，背板及背板总线硬件接口模块，高速串行总线接口配置及逻辑控制程序，可以自动计算并配置高速串行总线延时程序均设置于电力电子智能控制器中；所述电力电子智能控制系统控制板卡的数量至少为2；

所述基于FPGA芯片的高速串行接口总线程序分成Port_Config端口配置与管理模块和Bus_Data_Train数据延时训练模块两个主要模块，该两个模块中每个模块又由多个子模块组成。其中Port_Config端口配置管理模块的主要功能是对数据总线进行配置，包括指定每块控制板卡所使用的数据端口的位置，数据端口的收发方向，数据端口的传输速率等信息，所述S1中的智能控制器系统中的板卡两块控制器硬件板卡Board_a，Board_b通过高速背板总线互连，背板总线由16对高速串行差分信号通道组成，端口配置Port_Config模块由16个selectio_txN子模块组成(N取0到15)，对应硬件上16个高速串行差分数据通道，每对高速差分串行数据通道由一个selectio_txN子模块控制，其中selectio子模块详细结构如图3所示，该子模块为FPGA例化ip core，其内部又包含可调节延时的idelay子模块，专门用于调节高速差分端口数据延时，selectio子模块开放了数据延时配置接口，通过调节该端口延时tap值，达到对高速差分信号接口数据的采样延时控制的目的，该端口tap值在本应用实例中通过数据延时训练模块Bus_Data_Train编程计算得出。

具体的，所述数据总线上的每个高速差分数据通道对都是双向的，每组通道由两个高速差分数据接口组成，对于同一块板卡来说，要想使端口正常工作，首先要配置接口的位置和接口数据传输方向，数据接口的位置可以通过配置控制板卡的位置选择的命令来指定，对于要通信的两块板卡来说，同一根硬件总线上接口位置要一一对应。

具体的，所述基于FPGA芯片的高速串行接口总线程序还包括Bus_Data_Train模块，该模块由状态机控制模块State_machine，8b10b编解码模块m_8b10b_dec，m_8b10b_enc三个子模块组成，它的主要功能是自动计算并配置高速串行总线延时，其中State_machine为主运算模块，起到接口总线数据收发、解析，数据校对，延时tap值计算等功能，另两个子模块m_8b10b_dec，m_8b10b_enc两个子模块为8b数据和10b数据相互转换的模块，该模块的主要功能是把8b编码数据转换成10b编码数据送到高速串行接口发送或者把接收的10b编码数据转换回8b编码数据，这样做的目的是要让高速串行接口上传输的数字信号的“1”和“0”达到DC平衡状态。

具体的，所述State_machine模块主要功能是由一个状态机来实现数据的发送与校核控制，并自动计算出端口上selectio_txN子模块的数据延时的最优配置值tap，计算出的tap值结果会被输入到port_config模块中的selectio_txN的子模块idelay延时调节端口上，使数据延时自动达到最佳状态，State_machine模块中的状态机包括有有以下若干种程序跳转状态：IDLE、TRAIN_OPPOSITE、O_TRAIN_RDY、O_SEND_K_CODE、O_SEND_D_CODE、O_TRAIN_NEXT、TRAIN_LOCAL、L_TRAIN_RDY、L_CHECK_K_CODE、L_CHECK_D_CODE、L_TRAN_NEXT、TRAIN_FAULT、FINISH；程序状态机工作流程按跳转状态说明如下：

IDLE：需要通信的两块控制板卡上电并由Port_Config模块进行端口配置完成后，准备启动状态机开始数据延时训练过程，对于两块相对应的板卡的训练顺序，由板卡配置时初始值决定，举例说明如先训练配置地址标号较小的板卡，如图1中，以Board_a，Board_b为例，假设Board_b地址标号较小，则先训练Board_b的bus1的接收端延时，这时对于Board_a板卡来说，状态机State_machin首先跳转至TRAIN_OPPOSITE状态，Board_b板卡侧程序的状态机跳转到TRAIN_LOCAL状态，以Board_a中状态机跳转为例解释说明状态机跳转步骤；

TRAIN_OPPOSITE:Board_a板卡中程序状态机接收Board_b侧发来的固定时间固定频率(频率1)“0”，“1”交替的请求命令通知，接收到通知信息后，状态机跳转至O_TRAIN_RDY状态，准备向Board_b发送反馈通知命令。

O_TRAIN_RDY:Board_a板卡中程序状态机在此状态下发送固定时间固定频率(频率2)“0”，“1”交替的反馈通知命令通知Board_b即将开始训练，当反馈通知命令都发送完毕后，Board_a板卡中程序状态机跳转到O_SENDING_K_CODE。

O_SEND_K_CODE：Board_a板卡中程序在此状态下，由端口bus1向Board_b发送固定长度的连续k码，供Board_b进行8b10b解码器的串并数据转换确定数据边沿。

O_SEND_D_CODE：Board_a程序状态机在此状态按双方事先规定协议发送固定长度训练数据(如连续累加值)D码发送给Board_b，发送完后Board_a程序状态机跳转到O_TRAIN_NEXT状态，准备开始下一轮训练。

O_TRAIN_NEXT:Board_a程序状态机在此状态下时，出现如下可能：

1)如果Board_a状态机训练轮次数没有达到tap值最大次数，本实施例设置为32，则说明没有完成Board_b上bus1接收端口延时的训练，则跳转回到O_TRAIN_RDY继续下一轮训练；

2)如果此时训练轮次数已经达到tap值最大轮次数，则代表Board_b上bus1接收端口已经完成端口延时的训练，这时如果Board_a的bus2的接收端延时还没有被训练，则Board_a中程序状态机跳转到TRAIN_LOCAL，相应的Board_b板卡的程序中的状态机跳转为TRAIN_OPPOSITE，开始训练Board_a上bus2接口输入端延时最优tap值；

3)如果此时Board_a状态机训练轮次数已经达到tap值最大轮次数32，而Board_a的bus2的接收端延时也已经训练完，则状态机跳转到FINISH状态。

TRAIN_LOCAL：Board_a板卡作为被训练端在此状态发送固定时间固定频率(频率1)“0”，“1”交替的请求命令通知Board_b即将开始bus2接收端训练，发送完毕后状态机跳转到L_TRAIN_RDY。

L_TRAIN_RDY：Board_a板卡等待Board_b板卡发送的固定时间固定频率(频率2)“0”，“1”交替的反馈通知命令，然后跳到L_CHECK_K_CODE,如果等待超时，则跳到TRAIN_FAULT。

L_CHECK_K_CODE：Board_a板卡中的程序在此状态通过不断调整数据采样对齐位bitslip来校正串行码流数据，一直到识别出K码确定数据边界，然后跳到L_CHECK_D_CODE，这时如果识别K码超时，则跳到TRAIN_FAULT。

L_CHECK_D_CODE：Board_a侧程序再次状态下对接收到的训练数据D码进行比对，如果和事先定好的训练码完全一致，则此轮训练的idelay子模块的tap值是可用的，否则是不可用的，然后程序状态机跳转到L_TRAN_NEXT状态。

L_TRAN_NEXT，Board_a程序状态机在此状态下时，这时1)如果Board_a状态机训练轮次数没有达到tap值最大次数，本实施例设置为32，则说明没有完成Board_a上bus2接收端口延时的训练，则跳转回到L_TRAIN_RDY继续下一轮训练；2)如果此时训练轮次数已经达到tap值最大轮次数，则代表Board_a上总线接口bus2接收端口已经完成端口延时的训练这时如果Board_b的接收端未完成训练，则Board_a中程序状态机跳转到TRAIN_OPPOSITE，相应的Board_b板卡的程序中的状态机跳转为TRAIN_LOCAL，开始训练Board_b上bus1接口输入端延时最优tap值；3)如果此时Board_a状态机训练轮次数已经达到tap值最大轮次数32，而Board_a的bus1的发送端延时也已经训练完，则状态机跳转到FINISH状态；

TRAIN_FAULT：故障状态，未识别出总线上的有效数据。

FINISH：训练完成状态。

具体的，所述State_machine模块用于控制tap(最大tap数即为训练轮次数round，本实施例取值32)进行相位对齐，找到数据的正中心，整个程序状态机的循环过程，每循环一个轮次则需要调整一次tap值配置给selectio_txN中的idelay模块，以测试接收端数据接收状况。整个测试的过程，首先找到数据的左边边界，然后找到数据的右边边界，最后取这两个边界的中值作为最优tap值，最后把计算出的最优值配置到数据接收侧的selectio_txN中idelay子模块配置接口中，使得总线数据得以稳定的被采集。

具体的，所述Port_Config和Bus_Data_Train这两个主模块间接口上传输的是系统中的双向数据流信号data。数据通过该接口在Bus_Data_Train和Port_Config模块之间流通。另外Bus_Data_Train这个模块计算出的tap数据延时值也要由Bus_Data_Train送入Port_Config模块的selectio_txN子模块中。

具体的，所述电力电子智能控制系统控制板卡通过高速串行接口与总线背板总线接口模块相连并收发实时数据信息；所述背板总线接口模块用于在各板卡间建立数据通信通道。

综上说述：提供了一种基于FPGA芯片为平台，通过编写程序实现的总线数据时序调节技术，该方法可以通过在FPGA芯片上编程，实现自动计算并调节串行高速数据总线上通信数据的采样延迟，从而提高数据传输的速度和稳定性，解决和弥补了传统控制器系统的总线对数据传输时序的响应与调节的不足，提高了电力电子智能控制器背板总线接口数据传输稳定性与传输带宽的上限；

另外本发明提供了一种高速总线配对技术，使用人员可以自由灵活的配置成对的高速总线的位置，使得智能控制器中任意控制板卡都可以实现通过高速串行差分总线的连接，板卡在控制系统中的位置和传输速率可以自由配置，提高了电力电子智能控制系统搭建自由度，结合高速差分总线时序自适应调节延迟技术，使智能系统的系统总体数据传输稳定性，数据传输速率和板卡数量之间达到了很好的平衡。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (7)

1.高速差分信号数据传输接口的自适应调节数据延迟的方法，其特征在于：包括如下步骤：

S1：对智能控制器系统中每块板卡的数据总线进行配置，指定每块控制板卡所使用的数据端口的位置，数据端口的收发方向，数据端口的传输速率等信息，使得智能控制器同一箱体中，任意控制板卡都可以实现通过高速串行差分总线相连接，进行数据通信传输；

S2：对高速串行差分总线数据采样时序自适应调节延迟，通过程序运算的出数据通信通道延时的最优化配置，用于提高智能系统的总线数据传输的稳定性；

所述智能控制器系统包括电力电子智能控制系统控制板卡、背板及背板高速串行总线、逻辑控制模块，所述电力电子智能控制系统板卡，背板及背板总线硬件接口模块，高速串行总线接口配置及逻辑控制程序，可以自动计算并配置高速串行总线延时程序均设置于电力电子智能控制器中；所述电力电子智能控制系统控制板卡的数量至少为2；

基于FPGA芯片的高速串行接口总线程序分成Port_Config端口配置与管理模块和Bus_Data_Train数据延时训练模块两个主要模块，该两个模块中每个模块又由多个子模块组成，其中Port_Config端口配置管理模块的主要功能是对数据总线进行配置，包括指定每块控制板卡所使用的数据端口的位置，数据端口的收发方向，数据端口的传输速率等信息，所述S1中的智能控制器系统中的板卡两块控制器硬件板卡Board_a，Board_b通过高速背板总线互连，背板总线由16对高速串行差分信号通道组成，端口配置Port_Config模块由16个selectio_txN子模块组成(N取0到15)，对应硬件上16个高速串行差分数据通道，每对高速差分串行数据通道由一个selectio_txN子模块控制，其中selectio子模块详细结构如图3所示，该子模块为FPGA例化ip core，其内部又包含可调节延时的idelay子模块，专门用于调节高速差分端口数据延时，selectio子模块开放了数据延时配置接口，通过调节该端口延时tap值，达到对高速差分信号接口数据的采样延时控制的目的，该端口tap值通过数据延时训练模块Bus_Data_Train编程计算得出。

2.根据权利要求1所述的高速差分信号数据传输接口的自适应调节数据延迟的方法，其特征在于：所述数据总线上的每个高速差分数据通道对都是双向的，每组通道由两个高速差分数据接口组成，对于同一块板卡来说，要想使端口正常工作，首先要配置接口的位置和接口数据传输方向，数据接口的位置可以通过配置控制板卡的位置选择的命令来指定，对于要通信的两块板卡来说，同一根硬件总线上接口位置要一一对应。

3.根据权利要求1所述的高速差分信号数据传输接口的自适应调节数据延迟的方法，其特征在于：所述基于FPGA芯片的高速串行接口总线程序还包括Bus_Data_Train模块，该模块由状态机控制模块State_machine，8b10b编解码模块m_8b10b_dec，m_8b10b_enc三个子模块组成，它的主要功能是自动计算并配置高速串行总线延时，其中State_machine为主运算模块，起到接口总线数据收发，解析，数据校对，延时tap值计算等功能，另两个子模块m_8b10b_dec，m_8b10b_enc两个子模块为8b数据和10b数据相互转换的模块，该模块的主要功能是把8b编码数据转换成10b编码数据送到高速串行接口发送或者把接收的10b编码数据转换回8b编码数据，这样做的目的是要让高速串行接口上传输的数字信号的“1”和“0”达到DC平衡状态。

4.根据权利要求3所述的高速差分信号数据传输接口的自适应调节数据延迟的方法，其特征在于：所述State_machine模块主要功能是由一个状态机来实现数据的发送与校核控制，并自动计算出端口上selectio_txN子模块的数据延时的最优配置值tap，计算出的tap值结果会被输入到port_config模块中的selectio_txN的子模块idelay延时调节端口上，使数据延时自动达到最佳状态，State_machine模块中的状态机包括有有以下若干种程序跳转状态：IDLE、TRAIN_OPPOSITE、O_TRAIN_RDY、O_SEND_K_CODE、O_SEND_D_CODE、O_TRAIN_NEXT、TRAIN_LOCAL、L_TRAIN_RDY、L_CHECK_K_CODE、L_CHECK_D_CODE、L_TRAN_NEXT、TRAIN_FAULT、FINISH。

5.根据权利要求3所述的高速差分信号数据传输接口的自适应调节数据延迟的方法，其特征在于：所述State_machine模块用于控制tap(最大tap数即为训练轮次数round，本实施例取值32)进行相位对齐，找到数据的正中心，整个程序状态机的循环过程，每循环一个轮次则需要调整一次tap值配置给selectio_txN中的idelay模块，以测试接收端数据接收状况，整个测试的过程，首先找到数据的左边边界，然后找到数据的右边边界，最后取这两个边界的中值作为最优tap值，最后把计算出的最优值配置到数据接收侧的selectio_txN中idelay子模块配置接口中，使得总线数据得以稳定的被采集。

6.根据权利要求1所述的高速差分信号数据传输接口的自适应调节数据延迟的方法，其特征在于：所述Port_Config和Bus_Data_Train这两个主模块间接口上传输的是系统中的双向数据流信号data，数据通过该接口在Bus_Data_Train和Port_Config模块之间流通，另外Bus_Data_Train这个模块计算出的tap数据延时值也要由Bus_Data_Train送入Port_Config模块的selectio_txN子模块中。

7.根据权利要求1所述的高速差分信号数据传输接口的自适应调节数据延迟的方法，其特征在于：所述电力电子智能控制系统控制板卡通过高速串行接口与总线背板总线接口模块相连并收发实时数据信息；所述背板总线接口模块用于在各板卡间建立数据通信通道。

Images