CN109495519B - 物理编码电路及高速接口协议交换芯片 - Google Patents

物理编码电路及高速接口协议交换芯片 Download PDF

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Abstract

本发明提供了一种物理编码电路及高速接口协议交换芯片；物理编码电路包括通用逻辑模块、可配置逻辑模块及配置寄存器；通用逻辑模块包括多个通用子电路；可配置逻辑模块包括多个可配置子模块；可配置子模块包括多个可配置子电路及选择器；配置寄存器接收软件定义控制电路发送的配置指令，并根据配置指令，对通用逻辑模块的参数进行设置，并通过选择器激活对应的可配置子电路；通用逻辑模块与激活的可配置子电路根据配置指令对应的高速接口协议，对软件定义控制电路发送的待编码数据进行编码，得到已编码数据，并将已编码数据发送至物理介质传输电路。本发明提高了物理编码电路的复用度，从而减小了高速接口协议交换芯片的体积、重量等参数。

Description

物理编码电路及高速接口协议交换芯片
技术领域
本发明涉及高速接口协议技术领域，尤其是涉及一种物理编码电路及高速接口协议交换芯片。
背景技术
目前，现有的高速接口协议交换芯片中的物理编码电路(也称为物理编码子层，PCS，Physical Coding Sub-layer)设计主要分为两种，一种是由于芯片本身只支持一种高速接口协议，所以内部只用单一种PCS层设计；另外一种是芯片虽支持一种以上的高速接口协议，但不同协议间电路设计完全独立，所以内部根据协议种类设计多个完全独立PCS电路。
单一协议的PCS电路设计无法满足交换芯片针对不同类型协议间的交互处理需求；而多协议独立PCS电路设计，虽解决了多协议交换问题，但由于各自PCS层独立设计，电路设计复用度低，导致交换芯片本身面积与功耗开销增加，从而直接影响系统的体积重量功耗等指标。
发明内容
有鉴于此，本发明的目的在于提供一种物理编码电路及高速接口协议交换芯片，以提高物理编码电路的复用度，从而减小高速接口协议交换芯片的体积、重量等参数。
第一方面，本发明实施例提供了一种物理编码电路，该物理编码电路设置于高速接口协议交换芯片中；物理编码电路分别与物理介质传输电路及软件定义控制电路连接；物理编码电路包括通用逻辑模块、可配置逻辑模块及配置寄存器；通用逻辑模块包括多个通用子电路；可配置逻辑模块包括至少一个可配置子模块；可配置子模块包括多个可配置子电路及选择器；配置寄存器分别与各个通用子电路及选择器连接；配置寄存器用于接收软件定义控制电路发送的配置指令；根据配置指令，对通用逻辑模块的参数进行设置，并通过选择器激活对应的可配置子电路；通用逻辑模块与激活的可配置子电路用于根据配置指令对应的高速接口协议，对软件定义控制电路发送的待编码数据进行编码，得到已编码数据，并将已编码数据发送至物理介质传输电路。
结合第一方面，本发明实施例提供了第一方面的第一种可能的实施方式，其中，上述通用逻辑模块与激活的可配置子电路还用于根据配置指令对应的高速接口协议，对物理介质传输电路发送的待解码数据进行解码，得到已解码数据，并将已解码数据发送至软件定义控制电路。
结合第一方面的第一种可能的实施方式，本发明实施例提供了第一方面的第二种可能的实施方式，其中，上述高速接口协议包括FC-AE-ASM协议，RapidIO 3.0协议，10GBASE-KR协议及1000BASE-X协议中的一种。
结合第一方面的第二种可能的实施方式，本发明实施例提供了第一方面的第三种可能的实施方式，其中，上述通用逻辑模块包括接收端极性控制子电路、接收端异步变速箱子电路、弹性buffer处理子电路、PRBS校验子电路、PRBS生成子电路、异步FIFO发送子电路，发送端异步变速箱子电路及发送端极性控制子电路；可配置逻辑模块包括编码扰码子模块及解码解扰子模块；配置寄存器分别与编码扰码子模块及解码解扰子模块连接；接收端极性控制子电路与物理介质传输电路连接；接收端极性控制子电路、接收端异步变速箱子电路、解码解扰子模块及弹性buffer处理子电路依次连接；PRBS校验子电路分别与接收端异步变速箱子电路及弹性buffer处理子电路连接；弹性buffer处理子电路及解码解扰子模块分别与软件定义控制电路连接；异步FIFO发送子电路及编码扰码子模块分别与软件定义控制电路连接；PRBS生成子电路及异步FIFO发送子电路分别与编码扰码子模块连接；PRBS生成子电路还与发送端异步变速箱子电路连接；编码扰码子模块、发送端异步变速箱子电路及发送端极性控制子电路分别连接；发送端极性控制子电路与物理介质传输电路连接。
结合第一方面的第三种可能的实施方式，本发明实施例提供了第一方面的第四种可能的实施方式，其中，上述编码扰码子模块包括RapidIO扰码子电路、第一子选择器、64B/66B编码子电路、10GBase-KR扰码子电路、FEC编码子电路、64B/67B扰码子电路、64B/67B编码子电路、第二子选择器、8B/10B编码子电路、第三子选择器；第一子选择器及第三子选择器为二选一选择器；第二子选择器为三选一选择器；第一子选择器、第二子选择器及第三子选择器与配置寄存器连接；RapidIO扰码子电路与第一子选择器的第一输入端连接；第一子选择器的第二输入端直接与PRBS生成子电路或异步FIFO发送子电路连接；第一子选择器的输出端与8B/10B编码子电路连接后，与第三子选择器的第一输入端连接；64B/66B编码子电路与10GBase-KR扰码子电路连接后，与第二子选择器的第一输入端连接；64B/66B编码子电路、10GBase-KR扰码子电路后、FEC编码子电路依次连接后，与第二子选择器的第二输入端连接；64B/67B扰码子电路与64B/67B编码子电路连接后，与第二子选择器的第三输入端连接；第二子选择器的输出端与第三子选择器的第二输入端连接；第三子选择器的输出端与发送端异步变速箱子电路连接。
结合第一方面的第四种可能的实施方式，本发明实施例提供了第一方面的第五种可能的实施方式，其中，当高速接口协议为RapidIO 3.0协议时，配置寄存器用于控制第一子选择器的输出端、第二子选择器的输出端及第三子选择器的输出端，激活RapidIO扰码子电路及8B/10B编码子电路。
结合第一方面的第三种可能的实施方式，本发明实施例提供了第一方面的第六种可能的实施方式，其中，上述解码解扰子模块包括FEC解码子电路、第四子选择器、comma处理子电路、10B/8B解码子电路、RapidIO解扰子电路、第五子选择器、同步报头检测子电路、10B Base-KR解扰子电路、66B/64B解码子电路、67B/64B解码子电路、67B/64B解扰子电路、第六子选择器及第七子选择器；第四子选择器、第五子选择器、第六子选择器及第七子选择器均为二选一选择器；第四子选择器、第五子选择器、第六子选择器及第七子选择器分别与配置寄存器连接；FEC解码子电路、第四子选择器的第一输入端及comma处理子电路分别与接收端异步变速箱子电路连接；FEC解码子电路与第四子选择器的第二输入端连接；comma处理子电路、10B/8B解码子电路及RapidIO解扰子电路依次连接后，与第五子选择器的第一输入端连接；10B/8B解码子电路与第五子选择器的第二输入端连接；第四子选择器的输出端与同步报头检测子电路连接；同步报头检测子电路、10B Base-KR解扰子电路及66B/64B解码子电路依次连接后，与第六子选择器的第一输入端连接；同步报头检测子电路、67B/64B解码子电路及67B/64B解扰子电路依次连接后，与第六子选择器的第二输入端连接；第六子选择器的输出端与弹性buffer处理子电路连接。
结合第一方面的第六种可能的实施方式，本发明实施例提供了第一方面的第七种可能的实施方式，其中，当高速接口协议为RapidIO 3.0协议时，配置寄存器用于控制第四子选择器的输出端、第五子选择器的输出端、第六子选择器的输出端及第七子选择器的输出端，激活comma处理子电路、10B/8B解码子电路及RapidIO解扰子电路。
结合第一方面，本发明实施例提供了第一方面的第八种可能的实施方式，其中，上述物理编码电路还包括配置总线；配置寄存器通过配置总线与通用逻辑模块及可配置逻辑模块连接。
第二方面，本发明实施例还提供一种高速接口协议交换芯片，包括依次连接的物理介质传输电路、上述物理编码电路、软件定义控制电路、数据链路电路及传输事务电路。
本发明实施例带来了以下有益效果：
本发明实施例提供了一种物理编码电路及高速接口协议交换芯片；物理编码电路包括通用逻辑模块、可配置逻辑模块及配置寄存器；通用逻辑模块包括多个通用子电路；可配置逻辑模块包括多个可配置子模块；可配置子模块包括多个可配置子电路及选择器；配置寄存器接收软件定义控制电路发送的配置指令，并根据配置指令，对通用逻辑模块的参数进行设置，并通过选择器激活对应的可配置子电路；通用逻辑模块与激活的可配置子电路根据配置指令对应的高速接口协议，对软件定义控制电路发送的待编码数据进行编码，得到已编码数据，并将已编码数据发送至物理介质传输电路。该方式提高了物理编码电路的复用度，从而减小了高速接口协议交换芯片的体积、重量等参数。
本发明的其他特征和优点将在随后的说明书中阐述，或者，部分特征和优点可以从说明书推知或毫无疑义地确定，或者通过实施本发明的上述技术即可得知。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施方式，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种物理编码电路的结构示意图；
图2为本发明实施例提供的一种物理编码电路的数据流示意图；
图3为本发明实施例提供的一种编码扰码子模块的数据流示意图；
图4为本发明实施例提供的一种解码解扰子模块的数据流示意图；
图5为本发明实施例提供的一种高速接口协议交换芯片的结构示意图；
图6为本发明实施例提供的当前高速接口协议电路的原理图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
目前随着数据综合处理平台对处理能力和精细度要求的日趋提升，处理平台呈现出高数据吞吐、大规模数据交互、分布式处理、异构并行等显著特征。这就要求系统同时具备强大的综合处理能力、高速的数据交换能力和根据战场环境快速的重构能力。所以，一般情况下处理平台通常采用以交换或网络为中心的体系结构。因此，交换已演变成为信号与数据综合处理平台的核心，是数据中心建立的重要基础。交换的核心部件就是即为高速接口协议交换芯片，它主要负责对来自不同数据端点的高速数据交互功能。为了实现高速接口协议的交互功能，芯片本身的内部必须设计对应的接口协议电路。然后由于目前主流的高速接口协议较多，业内还没有一款可以兼容多个协议接口电路的芯片面世。
基于此，本发明实施例提供了一种物理编码电路及高速接口协议交换芯片，可以应用于高速接口协议通讯领域或其他接口协议通讯领域。
为便于对本实施例进行理解，首先对本发明实施例所公开的一种物理编码电路进行详细介绍。
本发明实施例提供了一种物理编码电路，该物理编码电路设置于高速接口协议交换芯片中；物理编码电路1分别与物理介质传输电路2及软件定义控制电路3连接；物理编码电路包括通用逻辑模块10、可配置逻辑模块及配置寄存器30；通用逻辑模块包括多个通用子电路；可配置逻辑模块包括多个可配置子模块；可配置子模块包括多个可配置子电路及选择器；配置寄存器分别与各个通用子电路及可配置子电路连接；如图1所示，为物理编码电路的一种可能的实施例；在图1中所示的实施例中，通用逻辑模块10包括第一通用子电路100及第二通用子电路101；可配置逻辑模块20包括第一可配置子模块200、第二可配置子模块201、第一选择器21a及第二选择器21b；第一可配置子模块200包括第一可配置子电路200a及第二可配置电路200b；第二可配置子模块201包括第三可配置子电路201a及第四可配置电路201b；第一选择器21a的输入端与第一可配置子电路200a及第二可配置电路200b连接，第一选择器21a的输出端与第一通用子电路100连接；第二选择器21b的输入端与第三可配置子电路201a及第四可配置电路201b连接，第二选择器21b的输出端与第二通用子电路101连接；第一选择器21a与第二选择器21b的选择端均与配置寄存器30连接；配置寄存器30还与第一通用子电路100及第二通用子电路101连接。
配置寄存器用于接收软件定义控制电路发送的配置指令；根据配置指令，对通用逻辑模块的参数进行设置，并通过选择器激活对应的可配置子电路；通用逻辑模块与激活的可配置子电路用于根据配置指令对应的高速接口协议，对软件定义控制电路发送的待编码数据进行编码，得到已编码数据，并将已编码数据发送至物理介质传输电路；具体地，在图1中，配置寄存器接收软件定义控制电路发送的配置指令，根据该配置指令分别配置第一通用子电路及第二通用子电路的参数，并向第一选择器的选择端发送选择信号，激活第一可配置子电路或第二可配置子电路；向及第二选择器的选择端发送选择信号，激活第三可配置子电路或第四可配置子电路；然后通过激活的可配置子电路及通用子电路对待编码数据进行编码。
此外，上述通用逻辑模块与激活的可配置子电路还用于根据配置指令对应的高速接口协议，对物理介质传输电路发送的待解码数据进行解码，得到已解码数据，并将已解码数据发送至软件定义控制电路。
具体地，根据该物理编码电路的需求，即适用于哪些高速接口协议，确定上述通用子电路及可配置子电路的功能及结构。在进行电路设计的时候，首先对比目标的高速接口协议对物理编码电路的定义，确定所有高速接口协议的功能需求；然后结合软件定义(即软件可配置)的思想，通过提取四种协议在PCS子层中功能需求最大公因子做成通用逻辑模块，把差异化功能做成可配置逻辑模块，最终确定多个高速接口协议通用的物理编码电路。
通常情况下，物理编码电路的功能需求可以包括极性控制、位序控制、编解码功能、加解扰功能、变速箱功能(Gearbox)、Comma(停顿)检测、Headers(报头)检测、时钟补偿、通道绑定、PRBS(Pseudo Random Binary Sequence，伪随机二进制序列)生成/校验功能等；根据物理编码电路适用的高速接口协议的种类及数量的不同，通用子电路和可配置子电路的结构也不同。
本发明实施例提供了一种物理编码电路；物理编码电路包括通用逻辑模块、可配置逻辑模块及配置寄存器；通用逻辑模块包括多个通用子电路；可配置逻辑模块包括多个可配置子模块；可配置子模块包括多个可配置子电路及选择器；配置寄存器接收软件定义控制电路发送的配置指令，并根据配置指令，对通用逻辑模块的参数进行设置，并通过选择器激活对应的可配置子电路；通用逻辑模块与激活的可配置子电路根据配置指令对应的高速接口协议，对软件定义控制电路发送的待编码数据进行编码，得到已编码数据，并将已编码数据发送至物理介质传输电路。该方式提高了物理编码电路的复用度，从而减小了高速接口协议交换芯片的体积、重量等参数。
本发明实施例还提供了另一种物理编码电路(也可以称为支持多协议架构的PCS电路)，该电路在图1所示的电路基础上实现。该电路适用于FC-AE-ASM协议，RapidIO 3.0协议，10GBASE-KR协议及1000BASE-X协议，可以同时满足四种协议规范的PCS功能需求，并且接口协议最高速率可达10.3125Gbps；同时，支持不同绑定模式的多协议PCS物理编码子层电路。
本发明PCS电路的设计的主要步骤包括：首先对比RapidIO3.0协议，FC-AE-ASM协议、10GBASE-KR协议以及1000BASE-X协议对PCS子层的定义，提取四种协议对PCS子层的功能需求；然后结合软件定义(即软件可配置)的思想，通过提取四种协议在PCS子层中功能需求最大公因子做成通用逻辑，把差异化功能做成可配置逻辑最终能实现四个协议通用的PCS子层设计。
该物理编码电路主要实现了极性控制、位序控制、编解码功能、加解扰功能、变速箱功能(Gearbox)、Comma检测、Headers检测、时钟补偿、通道绑定、PRBS生成/校验这些功能需求，各功能模块间数据关系如图2所示。其中，通用逻辑模块包括接收端极性控制子电路(也可以称为接收端极性反转控制)、接收端异步变速箱子电路(也可以称为接收端异步Gearbox)、弹性buffer处理子电路(可以实现接收状态控制、异步FIFO-First Input FirstOutput及时钟补偿)、PRBS校验子电路(也可以称为PRBS序列校验)、PRBS生成子电路(也可以称为PRBS序列生成)、异步FIFO发送子电路(也可以称为发送异步FIFO)，发送端异步变速箱子(Gearbox)电路及发送端极性控制子电路(也可以称为发送端极性反转控制)；可配置逻辑模块包括编码扰码子模块(也可以称为编码扰码控制模块)及解码解扰子模块(也可以称为解码解扰控制模块)；配置寄存器分别与编码扰码子模块及解码解扰子模块连接；接收端极性控制子电路与物理介质传输电路(也可以称为物理介质传输子层PMA-PhysicalMedia Access)连接。
该物理编码模块的各个子电路的基本的连接关系如下：接收端极性控制子电路、接收端异步变速箱子电路、解码解扰子模块及弹性buffer处理子电路依次连接；PRBS校验子电路分别与接收端异步变速箱子电路及弹性buffer处理子电路连接；弹性buffer处理子电路及解码解扰子模块分别与软件定义控制电路连接；异步FIFO发送子电路及编码扰码子模块分别与软件定义控制电路连接；PRBS生成子电路及异步FIFO发送子电路分别与编码扰码子模块连接；PRBS生成子电路还与发送端异步变速箱子电路连接；编码扰码子模块、发送端异步变速箱子电路及发送端极性控制子电路分别连接；发送端极性控制子电路与物理介质传输电路连接。此外，在图2中，还可以看到三个二选一选择器和一个三选一选择器，都可以实现数据流的选择，如近端数据流通路选择、通道绑定数据选择、Gearbox数据源选择、、编码数据源选择、远端数据通路选择等；通道绑定状态机可以读取弹性buffer处理的状态，以辅助实现通道绑定功能。
本发明的多协议架构PCS电路，主要在编解码功能、加解扰功能、等功能模块(图2中标灰色部分模块)由于存在协议差异，所以在这些部分的电路设计模块中，进行了差异融合设计，使得这些模块可通过软件配置来满足不同协议功能要求；具体地，本实施例中将编码与扰码在发送端统一设计为一个功能模块，在接收部分将解扰与解码功能统一为一个功能模块。
上述编码扰码子模块(也可以称为发送端编码/扰码模块)的数据流示意图如图3所示；该模块包括RapidIO扰码子电路、第一子选择器、64B/66B编码子电路、10GBase-KR扰码子电路、FEC编码子电路、64B/67B扰码子电路、64B/67B编码子电路、第二子选择器、8B/10B编码子电路、第三子选择器，在图3中，上述子电路均采用简称表示，如RapidIO扰码、64B/66B编码等；第一子选择器及第三子选择器为二选一选择器；第二子选择器为三选一选择器；第一子选择器、第二子选择器及第三子选择器与配置寄存器连接。
各个部分之间的连接关系如下：RapidIO扰码子电路与第一子选择器的第一输入端连接；第一子选择器的第二输入端直接与PRBS生成子电路或异步FIFO发送子电路连接；第一子选择器的输出端与8B/10B编码子电路连接后，与第三子选择器的第一输入端连接；64B/66B编码子电路与10GBase-KR扰码子电路连接后，与第二子选择器的第一输入端连接；64B/66B编码子电路、10GBase-KR扰码子电路后、FEC编码子电路依次连接后，与第二子选择器的第二输入端连接；64B/67B扰码子电路与64B/67B编码子电路连接后，与第二子选择器的第三输入端连接；第二子选择器的输出端与第三子选择器的第二输入端连接；第三子选择器的输出端与发送端异步变速箱子电路连接。
该编码扰码子模块在工作过程中，在RapidIO协议时，需要在PCS123子层实现8B/10B编解码和64B/67B编解码，在FC-AE-ASM协议时，需要实现8B/10B编解码，在Ethernet协议(包括10GBASE-KR与1000BASE-X两种不同速率协议)时，需要实现8B/10B编解码(或FEC编码)和64B/66B编解码。由于不同协议和编解码方式下的接口信号不同，需要取各种情况下接口信号的并集作为同图2中软件定义控制器接口信号。如图3所示①为RapidIO 3.0协议发送通路；②为FC-AE-ASM及1000M-Base-X协议发送通路；③为10G-BASE-KR协议发送通路；④为RapidIO 3.1协议发送通路。
具体地，当高速接口协议为RapidIO 3.0协议时，配置寄存器用于控制第一子选择器的输出端、第二子选择器的输出端及第三子选择器的输出端，激活RapidIO扰码子电路及8B/10B编码子电路；在RapidIO3.0协议模式下，多协议PCS电路发送通路工作流程如下：
(1)芯片通过硬复位对整个PCS电路进行复位；
(2)软件定义控制器通过配置寄存器选择数据通路，满足RapidIO3.0协议要求：远端数据通路选择器，配置选择来自软件定义控制器的数据通路；编码数据源选择器配置使用来自异步FIFO数据通路，Gearbox数据源选择经过编码扰码处理后模块数据通路。
(3)软件定义控制器通过配置寄存器配置模块工作模式，满足RapidIO3.0协议要求：配置编码扰码控制模块为RapidIO扰码+8B/10B解模式(如图3中①标号数据通路所示)；配置异步Gearbox速率变换参数，适应RapidIO3.0协议传输速率要求；配置发送端极性反转模块为非反转模式，满足RapidIO3.0协议要求。
(4)软件定义控制器完成配置，开始启动数据发送，数据经过PCS处理后，通过PMA发送到物理链路中。
接收端与发送端处理比较相似，即为发送端的各协议处理的逆过程，其中SRIO(串行快速输入输出口)由于其协议物理传输的要求，需要在逆处理前添加comma的检测/对齐/同步处理，解码解扰子模块的数据流示意图如图4所示；该解码解扰子模块包括FEC解码子电路、第四子选择器、comma处理子电路(可以实现对comma的检测、对其及同步)、10B/8B解码子电路、RapidIO解扰子电路、第五子选择器、同步报头检测子电路、10B Base-KR解扰子电路、66B/64B解码子电路、67B/64B解码子电路、67B/64B解扰子电路、第六子选择器及第七子选择器，在图4中，上述子电路均采用简称表示，如FEC解码、10B/8B解码等；第四子选择器、第五子选择器、第六子选择器及第七子选择器均为二选一选择器；第四子选择器、第五子选择器、第六子选择器及第七子选择器分别与配置寄存器连接。
各个部分之间的连接关系如下：FEC解码子电路、第四子选择器的第一输入端及comma处理子电路分别与接收端异步变速箱子电路连接；FEC解码子电路与第四子选择器的第二输入端连接；comma处理子电路、10B/8B解码子电路及RapidIO解扰子电路依次连接后，与第五子选择器的第一输入端连接；10B/8B解码子电路与第五子选择器的第二输入端连接；第四子选择器的输出端与同步报头检测子电路连接；同步报头检测子电路、10B Base-KR解扰子电路及66B/64B解码子电路依次连接后，与第六子选择器的第一输入端连接；同步报头检测子电路、67B/64B解码子电路及67B/64B解扰子电路依次连接后，与第六子选择器的第二输入端连接；第六子选择器的输出端与弹性buffer处理子电路连接。图4中，①为RapidIO 3.0协议接收通路；②为FC-AE-ASM及1000M-Base-X协议接收通路；③为10G-BASE-KR协议接收通路；④为RapidIO 3.1协议接收通路。
其中，当高速接口协议为RapidIO 3.0协议时，配置寄存器用于控制第四子选择器的输出端、第五子选择器的输出端、第六子选择器的输出端及第七子选择器的输出端，激活comma处理子电路、10B/8B解码子电路及RapidIO解扰子电路；具体地，RapidIO3.0协议模式下多协议PCS电路接收通路工作流程如下：
(1)芯片通过硬复位对整个PCS电路进行复位；
(2)软件定义控制器通过配置寄存器选择数据通路，满足RapidIO3.0协议要求：近端数据通路选择器，配置选择来自PMA的数据通路；通道绑定数据选择器配置使用来自弹性Buffer处理数据通路；
(3)软件定义控制器通过配置寄存器配置模块工作模式，满足RapidIO3.0协议要求：配置解码解扰控制模块为接收comma检测/对齐/同步+RapidIO解扰码+10B/8B编码模式(如图4中①标号数据通路所示)；配置异步Gearbox速率变换参数，适应RapidIO3.0协议传输速率要求；配置接收端极性反转模块为非反转模式，满足RapidIO3.0协议要求；
(4)软件定义控制器直接使能通道绑定状态机后，弹性Buffer准备开始进行通道绑定处理；
(5)软件定义控制器完成配置，开始启动数据接收，PMA将来自物理链路的数据处理后，传输给PCS电路；同时，软件定义控制器根据弹性Buffer中FIFO状态，实时控制通道绑定处理。
接下来，以芯片配置为10GBASE-KR协议工作模式下，PCS电路数据发送工作流程与数据流为例进行说明，具体如下：
1)芯片通过配置寄存器配置工作模式，PCS电路中编码模块配置为10GBASE-KR协议模式；
2)软件定义控制电路完成配置后，数据存入异步FIFO，完成数据的跨时钟域转换；
3)经FIFO转化后的数据，输入编码模块，进行64B/66B编码、扰码以及FEC编码后，数据送出到异步Gearbox中；
4)经过Gearbox变速处理后，数据送入PMA子层电路中进行并串转换后送入物理链路。
以芯片配置为10GBASE-KR协议工作模式下，PCS电路数据接收工作流程与数据流为例进行说明：
1)芯片通过配置寄存器配置工作模式，PCS电路中解码模块配置为10GBASE-KR协议模式；
2)将由PMA子层电路接收来的，经过串并后的数据进行Gearbox变速处理，送入解码控制模块；
3)将变速处理后的数据进行FEC解码，解码后的数据进行解扰处理，最终解扰数据进行66B/64B解码；
4)解码后数据送入异步FIFO，进行数据的跨时钟转换处理后，将接收数据送入软件定义控制电路进行上层协议处理。
此外，本发明中的PCS电路模块的接口主要分为四类：数据接口、控制接口、配置接口及时钟复位接口。
数据接口：包括收发双向的数据信号及对应数据的指示信号。其中PCS通道数据位宽定义为4×64bit(64bit为单通道数据位宽，配置为1000BASE-X时数据位宽为8bit)；
控制接口：主要是指依赖对应协议的不同控制信号，例如：基于SRIO协议的绑定使能信号、通道关断信号、SRIO协议处理引擎初始化过程中所需要的复位请求信号以及通道绑定完成的指示信号等。
配置接口：主要完成PCS子层工作模式的配置及PMA功能层的预加重和均衡参数配置。该配置接口采用系统统一配置总线，可以实现电路动态软件配置。配置寄存模块采用标准AHB内部总线接口，在整个芯片内部进行总线地址空间统一编址分配，使得整个PCS电路的配置接口方便与芯片主控系统集成；配置寄存器通过配置总线与通用逻辑模块及可配置逻辑模块连接。
时钟复位接口：通过这类接口提供PCS子层所需要的全部时钟信号及复位信号。
本发明实施例提供的一种多协议架构的PCS电路可以支持多个不同高速接口协议，增加交换电路的数据交互灵活性；该多协议PCS电路采用功能上高度复用的电路设计，减少交换电路整体系统的面积与功耗开销，降低整个数据中心的体积重量功耗；同时支持软件定义动态配置，可实时进行不同协议间PCS电路的工作模式切换，增加整个交互电路的应用灵活性。
在一些实施例中，上述编码扰码子模块中的64B/66B编码子电路与64B/67B编码子电路在算法实现上相似度较高，可以采用高度复用相同电路的方式，作为替代方案实现。
对应于上述实施例，本发明实施例还提供一种高速接口协议交换芯片，其结构示意图如图5所示，包括依次连接的物理介质传输电路2、物理编码电路1、软件定义控制电路3、数据链路电路4及传输事务电路5。
目前业内普遍使用的高速接口协议电路，通常按照数据传输对象在交互过程中数据处理粒度分为三个处理层，即传输事务层、数据链路层以及物理传输子层，其原理图如图6所示；在物理传输层，数据主要以字节比特的形式进行处理；在数据链路层，数据主要以数据帧的形式进行处理；在传输事务层，数据主要以事务包的形式进行处理。不同的协议接口，通常由于其应用场景的不同，所以在传输事务与数据链路两个层次的电路设计中，存在较大的不同。物理传输层分为物理编码子层与物理传输子层，物理传输子层中的PCS部分电路的功能，不同协议接口间的功能是比较趋同的。本发明实施例通过设计兼容多协议架构PCS电路，实现了多协议接口芯片的设计。
本发明实施例提供的高速接口协议交换芯片，与上述实施例提供的物理编码电路具有相同的技术特征，所以也能解决相同的技术问题，达到相同的技术效果。
本发明实施例所提供的物理编码电路及高速接口协议交换芯片的计算机程序产品，包括存储了程序代码的计算机可读存储介质，所述程序代码包括的指令可用于执行前面方法实施例中所述的方法，具体实现可参见方法实施例，在此不再赘述。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统和/或装置的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
另外，在本发明实施例的描述中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (6)

1.一种物理编码电路，其特征在于，所述物理编码电路设置于高速接口协议交换芯片中；所述物理编码电路分别与物理介质传输电路及软件定义控制电路连接；所述物理编码电路包括通用逻辑模块、可配置逻辑模块及配置寄存器；所述通用逻辑模块包括多个通用子电路；所述可配置逻辑模块包括至少一个可配置子模块；所述可配置子模块包括多个可配置子电路及选择器；所述配置寄存器分别与各个所述通用子电路及所述选择器连接；
所述配置寄存器用于接收所述软件定义控制电路发送的配置指令；根据所述配置指令，对所述通用逻辑模块的参数进行设置，并通过所述选择器激活对应的可配置子电路；
所述通用逻辑模块与激活的所述可配置子电路用于根据所述配置指令对应的高速接口协议，对所述软件定义控制电路发送的待编码数据进行编码，得到已编码数据，并将所述已编码数据发送至所述物理介质传输电路；
所述通用逻辑模块与激活的所述可配置子电路还用于根据所述配置指令对应的高速接口协议，对所述物理介质传输电路发送的待解码数据进行解码，得到已解码数据，并将所述已解码数据发送至所述软件定义控制电路；
所述高速接口协议包括FC-AE-ASM协议，RapidIO 3.0协议，10GBASE-KR协议及1000BASE-X协议中的一种；
所述通用逻辑模块包括接收端极性控制子电路、接收端异步变速箱子电路、弹性buffer处理子电路、PRBS校验子电路、PRBS生成子电路、异步FIFO发送子电路，发送端异步变速箱子电路及发送端极性控制子电路；
所述可配置逻辑模块包括编码扰码子模块及解码解扰子模块；所述配置寄存器分别与所述编码扰码子模块及所述解码解扰子模块连接；
所述接收端极性控制子电路与所述物理介质传输电路连接；
所述接收端极性控制子电路、所述接收端异步变速箱子电路、所述解码解扰子模块及所述弹性buffer处理子电路依次连接；所述PRBS校验子电路分别与所述接收端异步变速箱子电路及所述弹性buffer处理子电路连接；
所述弹性buffer处理子电路及所述解码解扰子模块分别与所述软件定义控制电路连接；
所述异步FIFO发送子电路及所述编码扰码子模块分别与所述软件定义控制电路连接；
所述PRBS生成子电路及所述异步FIFO发送子电路分别与所述编码扰码子模块连接；所述PRBS生成子电路还与所述发送端异步变速箱子电路连接；所述编码扰码子模块、所述发送端异步变速箱子电路及所述发送端极性控制子电路分别连接；
所述发送端极性控制子电路与所述物理介质传输电路连接；
所述编码扰码子模块包括RapidIO扰码子电路、第一子选择器、64B/66B编码子电路、10GBase-KR扰码子电路、FEC编码子电路、64B/67B扰码子电路、64B/67B编码子电路、第二子选择器、8B/10B编码子电路、第三子选择器；所述第一子选择器及所述第三子选择器为二选一选择器；所述第二子选择器为三选一选择器；
所述第一子选择器、所述第二子选择器及所述第三子选择器与所述配置寄存器连接；
所述RapidIO扰码子电路与所述第一子选择器的第一输入端连接；所述第一子选择器的第二输入端直接与所述PRBS生成子电路或所述异步FIFO发送子电路连接；所述第一子选择器的输出端与所述8B/10B编码子电路连接后，与所述第三子选择器的第一输入端连接；
所述64B/66B编码子电路与10GBase-KR扰码子电路连接后，与所述第二子选择器的第一输入端连接；所述64B/66B编码子电路、10GBase-KR扰码子电路后、FEC编码子电路依次连接后，与所述第二子选择器的第二输入端连接；所述64B/67B扰码子电路与所述64B/67B编码子电路连接后，与所述第二子选择器的第三输入端连接；所述第二子选择器的输出端与所述第三子选择器的第二输入端连接；
所述第三子选择器的输出端与所述发送端异步变速箱子电路连接。
2.根据权利要求1所述的电路，其特征在于，当所述高速接口协议为RapidIO 3.0协议时，所述配置寄存器用于控制所述第一子选择器的输出端、所述第二子选择器的输出端及所述第三子选择器的输出端，激活所述RapidIO扰码子电路及所述8B/10B编码子电路。
3.根据权利要求1所述的电路，其特征在于，所述解码解扰子模块包括FEC解码子电路、第四子选择器、comma处理子电路、10B/8B解码子电路、RapidIO解扰子电路、第五子选择器、同步报头检测子电路、10B Base-KR解扰子电路、66B/64B解码子电路、67B/64B解码子电路、67B/64B解扰子电路、第六子选择器及第七子选择器；所述第四子选择器、所述第五子选择器、所述第六子选择器及所述第七子选择器均为二选一选择器；
所述第四子选择器、所述第五子选择器、所述第六子选择器及所述第七子选择器分别与所述配置寄存器连接；
所述FEC解码子电路、所述第四子选择器的第一输入端及所述comma处理子电路分别与所述接收端异步变速箱子电路连接；所述FEC解码子电路与所述第四子选择器的第二输入端连接；所述comma处理子电路、所述10B/8B解码子电路及所述RapidIO解扰子电路依次连接后，与所述第五子选择器的第一输入端连接；所述10B/8B解码子电路与所述第五子选择器的第二输入端连接；
所述第四子选择器的输出端与所述同步报头检测子电路连接；所述同步报头检测子电路、所述10B Base-KR解扰子电路及所述66B/64B解码子电路依次连接后，与所述第六子选择器的第一输入端连接；所述同步报头检测子电路、所述67B/64B解码子电路及所述67B/64B解扰子电路依次连接后，与所述第六子选择器的第二输入端连接；
所述第六子选择器的输出端与所述弹性buffer处理子电路连接。
4.根据权利要求3所述的电路，其特征在于，当所述高速接口协议为RapidIO 3.0协议时，所述配置寄存器用于控制所述第四子选择器的输出端、所述第五子选择器的输出端、所述第六子选择器的输出端及所述第七子选择器的输出端，激活所述comma处理子电路、所述10B/8B解码子电路及所述RapidIO解扰子电路。
5.根据权利要求1所述的电路，其特征在于，所述物理编码电路还包括配置总线；所述配置寄存器通过所述配置总线与所述通用逻辑模块及所述可配置逻辑模块连接。
6.一种高速接口协议交换芯片，其特征在于，包括依次连接的物理介质传输电路、如权利要求1-5任一项所述的物理编码电路、软件定义控制电路、数据链路电路及传输事务电路。
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