CN102187590A - 集成电路中的多协议通道聚合可配置收发器 - Google Patents

集成电路中的多协议通道聚合可配置收发器 Download PDF

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Abstract

本公开的实施例包括多协议收发器，其包括接收和/或发射电路的可配置布置。示例收发器可以被选择性地配置以有效地发射和/或接收数据通信，所述数据通信对应于多个高速通信协议中选择的一个。公开的另一更具体的实施例包括通过全链路物理编码子层(“PCS”)电路的可配置数据路径，PCS电路包括全链路时钟补偿、编码/解码、和加扰/解扰电路和通路条带化/去条带电路；可配置数据路径还包括全通路电路，该电路包括时钟补偿、编码/解码、接收块同步和物理介质接入子层(“PMA”)电路，可配置数据路径还包括耦合到物理介质相关(“PMD”)子层电路的比特复用/解复用电路。

Description

集成电路中的多协议通道聚合可配置收发器
技术领域
本发明一般涉及系统互连技术的领域。
背景技术
随着CPU速度接近数千兆赫(GHz)范围，系统设计者越来越关注在芯片到芯片、板到板、背板和盒到盒级别作为主要瓶颈的的系统互连。系统互连从利用具有源同步时钟或者系统同步时钟的并行I/O技术演进到具有时钟数据恢复的(“CDR”)数G比特串行I/O。通道聚合将独立的串行I/O通路结合以产生多通路链路，超过单个收发器通道的带宽限制并且提供诸如40/100吉比特以太网和第三代PCI Express(外设部件互连快递)的下一代串行协议要求的高带宽。然而，各种通信协议具有不同的功能要求。同时，对系统设计者而言，越来越需要在设计系统时具有灵活性以用相对另一个协议的一个具体协议工作。然而，协议继续发展，因此需要可以被重配置以满足高速通信协议的将来潜在变化的需要的收发器。这种协议可以在集成电路(“IC”)的产品寿命期间改变；因此，需要足够灵活以潜在地适应这种变化的可配置收发器设计。
发明内容
在一个方面，本发明的实施例包括多协议收发器，其包括接收和/或发射电路的可配置布置。收发器可以被选择性地配置以有效地发射和/或接收对应于多个高速通信协议中选择的一个的数据通信。本发明的另一更具体实施例包括通过全链路物理编码子层(“PCS”)电路的可配置数据路径，PCS电路包括全链路时钟补偿、编码/解码、和加扰/解扰电路和通路条带化/去条带电路；可配置数据路径还包括全通路电路，全通路电路包括时钟补偿、编码/解码、接收块同步和物理介质接入子层(“PMA”)电路，并且可配置数据路径还包括耦合到物理介质相关(“PMD”)子层电路的比特复用/解复用电路。
附图说明
仅仅为了示例说明，参照以下附图描述本发明的具体实施例的若干方面。
图1示例说明根据本发明的示例实施例的发射电路1000。
图2示例说明根据本发明的示例实施例的接收电路2000。
图3示例说明示例数据处理系统300，其包括可编程逻辑器件(“PLD”)310。PLD 310包括收发器301。收发器301包括根据本发明实施例的发射和接收电路，如图1和图2中示例说明的。
具体实施方式
给出以下描述是为了使得本领技术人员能够实施和使用本发明，并且在具体应用及其要求的环境中提供以下描述。对示例实施例的各种修改将对本领域人员是明显的，并且本文限定的通用原理可以应用于其它实施例和应用而不脱离本发明的实质和范围。因此，本发明不意在限制为所示出的实施例，而是符合与本文公开的原理和特征一致的最宽范围。
图1示例说明根据本发明的示例实施例的发射电路1000。发射电路1000包括物理编码子层(“PCS”)电路100。PCS电路100接收将从物理介质接入控制器(“PhyMAC”)电路发送的数据，PCS电路100包括选择电路101、全链路时钟补偿电路110、全链路编码电路120、全链路加扰电路130、选择电路102、数据路径宽度转换(“Gearboxing”)电路140、以及通路条带化电路150。全链路加扰电路包括数据加扰电路132和报头处理电路131。通路条带化电路150包括用于数据通道0-N的通路条带化子电路151。发射电路1000还包括选择电路103、全通路编码电路161、物理介质接入(“PMA”)子层电路162(示例电路块1620-N被示出；PMA电路162将数据串行化)、选择电路104、比特复用(N到M通道转换)电路170以及物理介质相关(“PMD”)子层电路181(示例电路块181 0-M被示出)。全链路编码电路120包括数据处理电路122和报头处理电路121。全链路编码电路120对数据操作并且将适当的报头附加到数据。
发射电路1000可以根据数据传输必须遵循的通信协议被不同地配置。具体地，对于给定的应用，选择电路101、102、103和104可以被配置为选择性地旁路(或者不旁路)以下中的一个或者更多个：全链路时钟补偿电路110、Gearboxing电路140、全通路编码电路161和比特复用电路170。本领域技术人员将了解，选择电路101、102、103和104可以以各种方式实现。如图所示，该电路被实现为解复用电路，其可以被配置为取决于在具体配置中功能块是否被旁路而选择不同输出。如果全链路时钟补偿电路110被旁路，选择电路101将被配置为不选择输出B而选择输出A。相反地，如果全链路时钟补偿电路110将被利用，选择电路101将被配置为不选择输出A而选择输出B。本领域技术人员将理解可以进行类似的关于选择电路102的配置选择以旁路或者不旁路Gearboxing电路140。以类似方式，选择电路103可以被配置为旁路或者不旁路全通路编码电路161。类似地，选择电路104可以被配置为旁路或者不旁路比特复用电路170。本领域技术人员还将理解在替代实施例中，可配置的旁路可以用复用器电路而不是解复用器电路实现。例如，复用器可以被用以选择从可旁路的块或者可旁路块之前的块的输入。
作为示例，发射电路1000可以被配置为按照以下方式以第三代PCI Express协议有效地工作。选择电路101将被配置为旁路全链路时钟补偿电路110。选择电路102将被配置为不旁路Gearboxing电路140。选择电路103将被配置为不旁路全通路编码电路161。并且选择电路104将被配置为旁路比特复用电路170。
作为另一示例，发射电路1000可以被配置为按照以下方式以40/100吉比特以太网协议有效地工作。选择电路101将被配置为不旁路全链路时钟补偿电路110。选择电路102将被配置为不旁路Gearboxing电路140。选择电路103将被配置为旁路全通路编码电路161。并且选择电路104将被配置为不旁路比特复用电路170。
图2示例说明根据本发明的示例实施例的接收电路2000。接收电路2000包括物理编码子层(“PCS”)接收电路200。PCS电路200包括选择电路201、全链路时钟补偿电路210、全链路解码电路220、全链路自同步解扰电路230、选择电路202、数据路径宽度转换(“Gearboxing”)电路240和通路去条带电路250。全链路解扰电路包括数据解扰电路232和报头处理电路231。通路去条带电路250包括用于数据通路0-N的通路去条带子电路251。接收电路2000还包括全通路时钟补偿和解码电路261、选择电路203、块同步电路263、物理介质接入(“PMA”)子层电路262(示例PMA电路块0-N被示出；PMA电路262将数据解串行)、比特解复用(M到N通道转换)电路270、选择电路204和物理介质相关(“PMD”)子层电路281(示例电路块2810-M被示出)。全链路解码电路220包括数据处理电路222和报头处理电路221。全链路解码电路220对数据操作并且从数据去除报头。
取决于数据传输必须遵循的通信协议，接收电路2000可以被不同地配置。具体地，对于给定的应用，选择电路201、202、203和204可以被配置为选择性地旁路(或者不旁路)以下的一个或者更多个：全链路时钟补偿电路210、Gearboxing电路240、全通路时钟补偿和解码电路261、和比特解复用电路270。本领域技术人员将理解，选择电路201、202、203和204可以以各种方式实现。如图所示，该电路被实现为解复用器电路，其可以被配置为取决于在特定配置中功能块是否被旁路来选择不同输出。如果全链路时钟补偿电路210将被旁路，选择电路201将被配置为不选择输出A而选择输出B。相反地，如果全链路时钟补偿电路210将被利用，选择电路201将被配置为不选择输出B而选择输出A。本领域技术人员将理解可以进行关于选择电路202的类似配置选择以旁路或者不旁路Gearboxing电路204。类似地，选择电路203可以被配置为旁路或者不旁路全通路时钟补偿和解码电路261。而且，选择电路204可以被配置为旁路或者不旁路比特解复用电路270。本领域技术人员还将理解，在替代实施例中，可配置的旁路将用复用器电路实现而不用解复用器电路实现。例如，复用器可以被用以选择来自可旁路块或者可旁路块之前的块的输入。
作为示例，接收电路2000可以被配置为按照以下方式以第三代PCI Express协议有效地工作。选择电路204将被配置为旁路比特解复用电路270。选择电路203将被配置为不旁路全通路时钟补偿和解码电路261。选择电路202将配置为不旁路数据路径宽度转换电路240。并且选择电路201将被配置为不旁路全链路时钟补偿电路210。
作为另一示例，接收电路2000可以被配置为按照以下方式以40/100吉比特以太网协议有效地工作。选择电路204将被配置为不旁路比特解复用电路270。选择电路203将被配置为旁路全通路时钟补偿和解码电路261。选择电路202将被配置为不旁路数据路径宽度转换电路240。并且选择电路201将被配置为不旁路全链路时钟补偿电路210。
图1所示的发射电路1000和图2所示的接收电路2000可以实现为支持收发器配置的任何IC中的收发器的一部分。这种配置可以经IC上的可编程元件中存储的数据完成。可编程元件可以包括动态或者静态RAM(随机存取存储器)、触发器、电可擦除可编程只读存储器(EEPROM)单元、闪存、熔丝、反熔丝可编程连接或者其它存储器元件。收发器配置还可以经由在IC的工作期间被IC接收的一个或者更多个外部产生的信号完成。由这种信号代表的数据在IC的工作期间可以存储或者不存储在IC上。收发器配置还可以在IC的制造期间经由掩膜编程完成。尽管相对于已经列出的一些现场可编程选项，掩膜编程可能具有缺点，但是其在特定的高容量应用中可能有用。
支持收发器配置的IC的具体示例是可编程逻辑器件(“PLD”)。PLD(还称为复杂PLD、可编程阵列逻辑、可编程逻辑阵列、现场PLA、可擦除PLD、电可擦除PLD、逻辑单元阵列、现场可编程门阵列或者其它名称)提供固定IC的优点，具有定制IC的灵活性。PLD具有配置元件(即可编程元件)，其可以被编程或者重编程。放置新数据到配置元件中将PLD的逻辑功能和相关路由路径编程或者重编程。
图3示例说明包括PLD 310的示例数据处理系统300。PLD 310包括收发器301。为了易于示例说明，仅仅示出了单个收发器。然而，诸如PLD 310的PLD可以包括多个收发器301。收发器301包括根据本发明的实施例的发射和接收电路，诸如图1所示的发射电路1000和图2所示的接收电路2000。
数据处理系统300可以包括以下额外部件中的一个或者更多个：处理器340、存储器350、输入/输出(I/O)电路320和外部器件330和/或其他部件。这些部件被系统总线365耦合到一起并且布置在终端用户系统370中包含的电路板360上。诸如系统300的数据处理系统可以包括诸如终端用户系统370的单个终端用户系统或者可以包括作为数据处理系统工作的多个系统。
系统300可以在广泛的应用中使用，诸如计算机联网、数据联网、仪表、视频处理、数字信号处理或者期望在系统设计中使用可编程或者可重编程逻辑的优点的任何其他应用。PLD 310可以被使用以执行多种不同的逻辑功能。例如，PLD 310可以被配置为与处理器340协作工作的处理器或者控制器(例如在替代实施例中，PLD可以自身用作单个系统处理器)。PLD 310还可以被用作仲裁对系统300中的共享资源的访问的仲裁器。在另一示例中，PLD 310可以被配置为处理器340和系统300中的其他部件之一之间的接口。应注意系统300仅仅是示例。
在一个实施例中，系统300是数字系统。如本文所用的，数字系统不意在被限制于纯数字系统，而还可以包括混合系统，混合系统包括数字和模拟子系统。
尽管相对于示例说明的实施例具体描述了本发明，但是应理解可以基于本公开进行各种代替、修改和适应，并且这些各种代替、修改和适应在本发明的范围内。尽管已经结合目前认为最实用和优选的实施例描述了本发明，但是应理解本发明不限于公开的实施例但仅仅受到所附权利要求的限制。

Claims (26)

1.一种可配置的收发器，包括：
多个数据处理电路块，其包括至少一些对应于物理编码子层电路的电路块；以及
可配置的选择电路，其耦合在所述数据处理电路块中的至少一些之间，所述选择电路可配置为旁路或者使能所述收发器的数据路径上的一个或者更多个所述数据处理电路块，使得所述收发器可配置为适应使用多个高速通信协议中选择的一个高速通信协议的数据通信。
2.根据权利要求1所述的可配置的收发器，其中所述可配置的选择电路可以被配置以使能或者旁路至少一个全链路数据处理电路块和至少一个全通路数据处理电路块。
3.根据权利要求1所述的可配置的收发器，其中所述多个通信协议包括40/100吉比特以太网协议。
4.根据权利要求3所述的可配置的收发器，其中所述多个通信协议包括第三代PCI Express协议。
5.根据权利要求1所述的可配置的收发器，其中所述多个数据处理电路块包括发射电路，所述发射电路至少包括：
耦合到物理介质接入控制器电路的全链路时钟补偿电路；
耦合到所述全链路时钟补偿电路的全链路编码电路；
耦合到所述全链路编码电路的全链路加扰电路；
耦合到所述全链路加扰电路的数据路径宽度转换电路；
耦合到所述数据路径宽度转换电路的通路条带化电路；
第一可配置选择电路，其耦合到所述物理介质接入控制器电路、所述全链路时钟补偿电路和所述全链路编码电路，使得所述第一可配置选择电路可以被配置为旁路或者不旁路所述发射电路的数据路径上的所述全链路时钟补偿电路；以及
第二可配置选择电路，其耦合到所述全链路加扰电路、所述数据路径宽度转换电路以及所述通路条带化电路，使得所述第二可配置选择电路可以被配置为旁路或者不旁路所述发射电路的数据路径上的所述数据路径宽度转换电路。
6.根据权利要求5所述的可配置的收发器，其中所述发射电路还至少包括：
耦合到所述通路条带化电路的全通路编码电路；
耦合到所述全通路编码电路的串行化电路；
耦合到所述串行化电路的比特复用(N到M通道转换)电路；
第三可配置选择电路，其耦合到所述通路条带化电路、所述全通路编码电路以及所述串行化电路，使得所述第三可配置选择电路可以被配置为旁路或者不旁路所述发射电路的数据路径中的所述全通路编码电路；以及
第四可配置选择电路，其耦合到所述串行化电路、所述比特复用电路以及物理介质相关电路，使得所述第四可配置选择电路可以被配置为旁路或者不旁路所述发射电路的数据路径中的所述比特复用电路。
7.根据权利要求6所述的可配置的收发器，其中所述第一、第二、第三和第四可配置选择电路包括解复用器。
8.根据权利要求6所述的可配置的收发器，其中所述第一、第二、第三和第四可配置选择电路包括复用器。
9.根据权利要求1所述的可配置的收发器，其中所述多个数据处理电路块包括接收电路，所述接收电路至少包括：
耦合到物理介质接入控制器电路的全链路时钟补偿电路；
耦合到所述全链路时钟补偿电路的全链路解码电路；
耦合到所述全链路解码电路的全链路解扰电路；
耦合到所述全链路解扰电路的数据路径宽度转换电路；
耦合到所述数据路径宽度转换电路的通路去条带电路；
第一可配置选择电路，其耦合到所述物理介质接入控制器电路、所述全链路时钟补偿电路以及所述全链路解码电路，使得所述第一可配置选择电路可以被配置为旁路或者不旁路所述接收电路的数据路径上的所述全链路时钟补偿电路；以及
第二可配置选择电路，其耦合到所述全链路解扰电路、所述数据路径宽度转换电路以及所述通路去条带电路，使得所述第二可配置选择电路可以被配置为旁路或者不旁路所述接收电路的数据路径上的所述数据路径宽度转换电路。
10.根据权利要求9所述的可配置的收发器，其中所述接收电路还至少包括：
耦合到所述通路去条带电路的全通路时钟补偿和解码电路；
耦合到所述全通路时钟补偿和解码电路的块同步电路；
耦合到所述全通路编码电路的解串行电路；
耦合到所述解串行电路的比特解复用(M到N通道转换)电路；
第三可配置选择电路，其耦合到所述通路去条带电路、所述全通路时钟补偿和解码电路以及所述块同步电路，使得所述第三可配置选择电路可以被配置为旁路或者不旁路所述接收电路的数据路径中的所述全通路解码电路；以及
第四可配置选择电路，其耦合到所述解串行电路、所述比特解复用电路以及物理介质相关电路，使得所述第四可配置选择电路可以被配置为旁路或者不旁路所述接收电路的数据路径中的所述比特解复用电路。
11.根据权利要求10所述的可配置的收发器，其中所述第一、第二、第三和第四可配置选择电路包括解复用器。
12.根据权利要求10所述的可配置的收发器，其中所述第一、第二、第三和第四可配置选择电路包括复用器。
13.一种可编程逻辑器件，包括权利要求1所述的可配置的收发器。
14.一种可编程逻辑器件，包括权利要求6所述的可配置的收发器。
15.一种可编程逻辑器件，包括权利要求10所述的可配置的收发器。
16.一种配置可配置的收发器的方法，包括：
选择所述收发器将针对其被配置的通信协议；
识别当以所选择的通信协议使用所述收发器时应被旁路的所述收发器的第一可旁路电路；
识别当以所选择的通信协议使用所述收发器时不应被旁路的所述收发器的第二可旁路电路；以及
配置所述收发器使得所述收发器的数据路径旁路所述第一可旁路电路并且不旁路所述第二可旁路电路。
17.根据权利要求16所述的方法，其中配置包括配置耦合到所述可旁路电路的选择电路以选择或者不选择耦合到所述可旁路电路的数据线。
18.根据权利要求16所述的方法，其中所述第一可旁路电路包括全链路数据处理电路并且所述第二可旁路电路包括全通路数据处理电路。
19.根据权利要求16所述的方法，其中所述第一可旁路电路包括全通路数据处理电路并且所述第二可旁路电路包括全链路数据处理电路。
20.根据权利要求16所述的方法，其中所述收发器将针对其被配置的所述通信协议是40/100吉比特以太网协议，并且配置包括通过配置选择电路以不旁路全链路时钟补偿电路、数据路径宽度转换电路和比特复用(N到M通道转换)电路并且旁路全通路编码电路来配置所述收发器的发射电路。
21.根据权利要求16所述的方法，其中所述收发器将针对其被配置的通信协议是40/100吉比特以太网协议，并且配置包括通过配置选择电路以不旁路比特解复用(M到N通道转换)电路、数据路径宽度转换电路和时钟补偿电路并且旁路全通路时钟补偿和解码电路来配置所述收发器的接收电路。
22.根据权利要求16所述的方法，其中所述收发器将针对其被配置的通信协议是第三代PCI Express协议，并且配置包括通过配置选择电路以不旁路数据路径宽度转换电路和全通路编码电路并且旁路时钟补偿电路和比特复用(N到M通道转换)电路来配置所述收发器的发射电路。
23.根据权利要求16所述的方法，其中所述收发器将针对其被配置的通信协议是第三代PCI Express协议，并且配置包括通过配置选择电路以不旁路全链路时钟补偿电路、数据路径宽度转换电路和全通路时钟补偿和解码电路并且旁路比特解复用(M到N通道转换)电路来配置所述收发器的接收电路。
24.一种收发器中的可配置数据路径，包括：
多个数据处理装置，用于根据选择的高速通信协议处理数据；
用于配置所述数据路径的装置，以使能或者旁路所述数据路径中的所述多个数据处理装置中的至少一个。
25.根据权利要求24所述的可配置数据路径，其中所述多个数据处理装置包括至少一个用于全链路数据处理的装置和至少一个用于全通路数据处理的装置。
26.根据权利要求25所述的可配置数据路径，其中所述用于配置所述数据路径的装置可配置用以旁路或者使能至少一个用于全链路数据处理的装置并且旁路或者使能至少一个用于全通路数据处理的装置。
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WO (1) WO2010045081A2 (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105681018A (zh) * 2016-01-14 2016-06-15 深圳市同创国芯电子有限公司 数据发送、接收方法和装置及pcs发送和接收设备
CN107210997A (zh) * 2014-11-19 2017-09-26 领特投资两合有限公司 物理介质相关层绑定
CN108521430A (zh) * 2018-04-24 2018-09-11 天津芯海创科技有限公司 双协议复用芯片和双协议复用方法
CN108540489A (zh) * 2018-04-24 2018-09-14 天津芯海创科技有限公司 Pcs协议复用芯片和方法
CN108574695A (zh) * 2018-04-24 2018-09-25 天津芯海创科技有限公司 协议复用芯片和协议复用方法
CN108667824A (zh) * 2018-04-24 2018-10-16 天津芯海创科技有限公司 Pcs协议复用芯片和方法
CN108667825A (zh) * 2018-04-24 2018-10-16 天津芯海创科技有限公司 Pcs协议复用芯片和方法
CN109495519A (zh) * 2019-01-09 2019-03-19 天津芯海创科技有限公司 物理编码电路及高速接口协议交换芯片
CN111858459A (zh) * 2020-06-10 2020-10-30 海光信息技术有限公司 处理器及计算机

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9531646B1 (en) 2009-12-07 2016-12-27 Altera Corporation Multi-protocol configurable transceiver including configurable deskew in an integrated circuit
US8477831B2 (en) * 2010-02-17 2013-07-02 Altera Corporation Multi-protocol multiple-data-rate auto-speed negotiation architecture for a device
US8732375B1 (en) * 2010-04-01 2014-05-20 Altera Corporation Multi-protocol configurable transceiver with independent channel-based PCS in an integrated circuit
US8488623B2 (en) * 2010-07-28 2013-07-16 Altera Corporation Scalable interconnect modules with flexible channel bonding
US8949493B1 (en) 2010-07-30 2015-02-03 Altera Corporation Configurable multi-lane scrambler for flexible protocol support
US8571059B1 (en) * 2011-07-29 2013-10-29 Altera Corporation Apparatus and methods for serial interfaces with shared datapaths
JP5799872B2 (ja) * 2012-03-28 2015-10-28 富士通株式会社 光送信器、光受信器、及び光伝送方法
US8745296B2 (en) * 2012-10-02 2014-06-03 Intel Corporation Serial storage protocol compatible frame conversion, at least in part being compatible with SATA and one packet being compatible with PCIe protocol
US9244872B2 (en) * 2012-12-21 2016-01-26 Ati Technologies Ulc Configurable communications controller
US9048889B1 (en) * 2013-11-08 2015-06-02 Altera Corporation High-speed data communications architecture
US10162789B2 (en) 2015-09-03 2018-12-25 Altera Corporation Distributed multi-die protocol application interface
US10445278B2 (en) * 2016-12-28 2019-10-15 Intel Corporation Interface bridge between integrated circuit die
US10506139B2 (en) * 2017-08-03 2019-12-10 Mediatek Inc. Reconfigurable pin-to-pin interface capable of supporting different lane combinations and/or different physical layers and associated method
US11327913B1 (en) * 2019-09-20 2022-05-10 Astera Labs, Inc. Configurable-aggregation retimer with media-dedicated controllers
US11424905B1 (en) 2019-09-20 2022-08-23 Astera Labs, Inc. Retimer with mesochronous intra-lane path controllers

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812870B1 (en) * 2003-09-11 2004-11-02 Xilinx, Inc. Enhanced 8b/10b encoding/decoding and applications thereof
US20050007996A1 (en) * 2001-09-17 2005-01-13 Altera Corporation Programmable logic devices with multi-standard byte synchronization and channel alignment for communication
US20060233172A1 (en) * 2005-04-18 2006-10-19 Ramanand Venkata Multiple data rates in programmable logic device serial interface

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6567653B1 (en) * 2000-04-12 2003-05-20 Ericsson Inc. Dual-mode communications transmitter
US6650140B2 (en) 2001-03-19 2003-11-18 Altera Corporation Programmable logic device with high speed serial interface circuitry
US6894530B1 (en) * 2003-04-28 2005-05-17 Lattice Semiconductor Corporation Programmable and fixed logic circuitry for high-speed interfaces
US7064685B1 (en) * 2004-10-20 2006-06-20 Altera Corporation Data converter with reduced component count for padded-protocol interface
JP4928732B2 (ja) * 2005-01-17 2012-05-09 株式会社リコー データ転送システム及び電子機器
US7403035B1 (en) * 2007-04-19 2008-07-22 Altera Corporation Low-power transceiver architectures for programmable logic integrated circuit devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050007996A1 (en) * 2001-09-17 2005-01-13 Altera Corporation Programmable logic devices with multi-standard byte synchronization and channel alignment for communication
US6812870B1 (en) * 2003-09-11 2004-11-02 Xilinx, Inc. Enhanced 8b/10b encoding/decoding and applications thereof
US20060233172A1 (en) * 2005-04-18 2006-10-19 Ramanand Venkata Multiple data rates in programmable logic device serial interface
CN1870435A (zh) * 2005-04-18 2006-11-29 阿尔特拉公司 可编程逻辑器件串行接口中的多数据速率

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107210997A (zh) * 2014-11-19 2017-09-26 领特投资两合有限公司 物理介质相关层绑定
CN105681018A (zh) * 2016-01-14 2016-06-15 深圳市同创国芯电子有限公司 数据发送、接收方法和装置及pcs发送和接收设备
CN105681018B (zh) * 2016-01-14 2019-01-15 深圳市紫光同创电子有限公司 数据发送、接收方法和装置及pcs发送和接收设备
CN108521430A (zh) * 2018-04-24 2018-09-11 天津芯海创科技有限公司 双协议复用芯片和双协议复用方法
CN108540489A (zh) * 2018-04-24 2018-09-14 天津芯海创科技有限公司 Pcs协议复用芯片和方法
CN108574695A (zh) * 2018-04-24 2018-09-25 天津芯海创科技有限公司 协议复用芯片和协议复用方法
CN108667824A (zh) * 2018-04-24 2018-10-16 天津芯海创科技有限公司 Pcs协议复用芯片和方法
CN108667825A (zh) * 2018-04-24 2018-10-16 天津芯海创科技有限公司 Pcs协议复用芯片和方法
CN109495519A (zh) * 2019-01-09 2019-03-19 天津芯海创科技有限公司 物理编码电路及高速接口协议交换芯片
CN109495519B (zh) * 2019-01-09 2021-07-09 天津芯海创科技有限公司 物理编码电路及高速接口协议交换芯片
CN111858459A (zh) * 2020-06-10 2020-10-30 海光信息技术有限公司 处理器及计算机

Also Published As

Publication number Publication date
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