CN103222234B - 具有灵活信道绑定的可缩放互连模块 - Google Patents

具有灵活信道绑定的可缩放互连模块 Download PDF

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Abstract

本申请公开用于增加集成电路(IC)的高速串行接口的信道利用装置和方法。公开一种新电路架构，该电路架构提供可以被灵活地编程为支持多个不同信道绑定方案的电路。根据本发明的一个方面，新架构使控制信号信道绑定粒度与数据聚合信道绑定粒度去耦合。这有利地允许优化用于两个类型的信道绑定的配置。在本发明的另一方面中，绑定的用户信道的逻辑边界与PCS模块的物理边界去耦合。这一去耦合有利地消除先前架构的硬性约束。

Description

具有灵活信道绑定的可缩放互连模块
技术领域
本发明主要地涉及系统互连技术领域。
背景技术
越来越关注于将高速串行数据通信用于在组成各种类型的系统的设备之间交换数据。有用于这样的高速串行接口(HSSI)的许多可能协议。这些协议中的一些协议可以是工业标准协议。其它协议可以针对特定系统定制设计的其它协议。
特定协议通常涉及到这样的事项：如何格式化数据；多少信道一起用来提供总通信链路；以什么速度(串行数据速率或者位速率)操作信道；如果运用多个信道以提供链路，则可以在信道之间有多少偏移(差分延迟)；等等。
工业标准协议的例子包括PCI(外围部件互连快速)、XAUI(X附件单元接口)、sRIO(串行迅速IP)和许多其它例子。PCI是加利福尼亚SantaClara的英特尔公司引入的点到点串行接口并且可以例如用作为用于计算机系统的扩展卡接口。XAUI是例如可以用作芯片到芯片接口的每秒10吉比特串行接口。sRIO是也可以用作芯片到芯片接口的高性能分组交换接口技术。
发明内容
本申请公开用于增加集成电路(IC)的高速串行接口的信道利用而又维持低偏移性能的装置和方法。公开一种新电路架构，该电路架构提供可以被灵活地编程为支持多个不同信道绑定(bonding)方案的电路。根据本发明的一个方面，新架构将控制平面信道绑定的粒度(granularity)与使数据聚合信道绑定的粒度去耦合。这有利地允许优化用于两个类型的信道绑定的配置。在本发明的另一方面中，绑定的用户信道的逻辑边界与物理编码子层(PCS)模块的物理边界去耦合。这一去耦合有利地消除先前架构的硬性约束。
附图说明
图1是根据本发明一个实施例的布置成提供多个高速串行数据信道的电路块的高级图。
图2示出了根据本发明一个实施例的包括用于数据聚合的电路块的PCS模块。
图3示出了根据本发明一个实施例的数据聚合电路块的选择部件。
图4示出了根据本发明一个实施例的阵列中的若干PCS模块。
图5A和图5B示出了根据本发明一个实施例的用于两信道(x2)数据聚合绑定的示例复用器配置模式。
图6A、图6B、图6C和图6D示出了根据本发明一个实施例的用于四信道(x4)数据聚合绑定的示例复用器配置模式。
图7A和图7B示出了根据本发明一个实施例的十二个串行信道的示例阵列。在图7A中，x2数据聚合绑定四对信道，而在图7B中x4数据聚合绑定三个信道四元组。
图8A和图8B示出了根据本发明一个实施例的十五个串行信道的示例阵列。在图8A中，x2数据聚合绑定五对信道，而在图8B中x4数据聚合绑定三个信道四元组。
图9示出了根据本发明一个实施例的十五个串行信道的例子阵列，其中x2数据聚合绑定两对信道并且x4数据聚合绑定两个信道四元组。
图10A和图10B示出了根据本发明一个实施例的用于捆绑数据信道的例子时钟和控制信号分布电路。
图11描绘了耦合到串行信道阵列的用于数据聚合的电路模块的一个替代实施例。
图12A描绘了根据替代实施例的用于x2数据聚合绑定的复用器配置模式。
图12B描绘了根据替代实施例的用于x4数据聚合绑定的复用器配置模式。
图13是可以包括本发明的一些方面的现场可编程门阵列(FPGA)的简化部分框图。
图14示出了可以实现本发明的技术的示例数字系统的框图。
图15是图示了根据本发明一个实施例的去偏移状态机可以执行的例子去偏移操作的图。
图16是图示了根据本发明一个实施例的数据聚合器的接收状态机可以执行的例子变换的图。
具体实施方式
在两个设备之间的多个串行信道可以绑定(或者聚合或者捆绑)在一起以增加带宽并且减少延时。这些绑定的串行信道作为单个更高带宽的链路协同工作。根据本发明的一个实施例，公开如下可缩放电路模块，这些可缩放电路模块在形成多个信道捆绑使得可实现高信道利用时在其灵活性上有利。此外，模块的架构可重用并且产生高效资源使用、功率节省和低面积开销。
图1是根据本发明一个实施例的布置成提供多个高速串行数据信道的电路块的高级图。示出了用于十五个数据信道的物理介质附件(PMA)电路块和用于十五个数据信道的对应物理编码子层(PCS)电路块，每个数据信道对应于向集成电路接收或者从集成电路发送的数据流。数据信道数目可以在本发明的其它实施例中不同于十五。
PCS电路块一般提供实施数据通信协议的数字逻辑功能，而PMA电路块一般提供用于数据通信的混合(模拟/数字)信号功能。例如对于某些协议，可以配置PCS电路块以执行针对将向PMA电路块发送的数据的8位(八位组)到10位编码和针对从PMA电路块接收的数据的10位到8位解码以及其它功能。可以配置成PMA电路块以执行待发送的数据的串行化(从并行向串行转换)和接收的数据的去串行化(从串行向并行转换)以及其它操作。
根据图1中所示特定实施例，将十五个PMA电路块(PMA信道)分组成各自为三个信道的五个模块(110-1、110-2、110-3、110-4和110-5)的阵列(即分组成五个PMA“三元组”模块)。每个PMA三元组模块110可以包括第一信道CH0、第二信道CMU/CH1和第三信道CH2。第二信道可以被配置成收发器信道(CH1)或者配置为发送时钟源。这样，PMA三元组模块110可以可配置成三个收发器信道或者两个收发器信道和发送时钟源。
对应地，在这一特定实施例中，有十五个PCS电路块(PCS信道)。如图所示，每个PCS信道可以表示为chnl(n)，其中n是信道编号。
当前公开的用于PCS信道绑定的电路和方法的一个有利方面是将用于“数据聚合”绑定的电路与用于“控制平面”绑定的电路去耦合和分离。在这里使用术语时，控制平面与连接的其它初始条件一起设置。控制平面绑定仅基于控制信号来设置并且独立于数据业务的内容。对照而言，数据聚合绑定不限于连接的初始化阶段。实际上，数据聚合绑定可以根据信道中的数据业务的内容在连接期间的各种时间改变状态。
下文关于图2至图9、图11和图12描述用于数据聚合绑定的灵活电路架构。下文结合图10A和10B描述用于控制平面绑定的灵活电路架构。
现在描述用于数据聚合绑定的灵活电路架构。图2示出了根据本发明一个实施例的包括用于数据聚合的电路块的PCS模块205。在某些HSSI协议之下需要这样的数据聚合绑定。
可见，PCS模块205在这一实施例中与三个PCS信道(PCS信道三元组)关联并且包括三个附加电路块。三个附加电路块是信道复用器(MUX)210、数据聚合电路和逻辑(AGG)220和信道解复用器(DEMUX)230。
在图2中，信道MUX210将用于多个数据信道的PCS电路通信地连接到数据聚合电路和逻辑220的信道输入，并且信道DEMUX230将数据聚合电路和逻辑220的信道输出连接回到多个数据信道的PCS电路。在这一特定实施例中，六个邻近数据信道chnl(n-3)至chnl(n+2)与数据聚合电路和逻辑220通信地互连。其它数目的数据信道可以在其它实施例中与数据聚合电路和逻辑220互连。
图3是示出了根据本发明一个实施例的数据聚合电路块220的选择部件的图。如图所示，部件可以包括去偏移状态机301、速率匹配电路302、接收器(RX)状态机304和发送(TX)状态机306以及其它部件。在这一例子中，有来自关联MUX210的四个信道输入和去往关联DEMUX230的四个信道输出。
在某些高速串行接口协议之下，当出于提供单个更高速度的连接而将多个数据信道(例如信道对、信道四元组或者其它信道分组)捆绑在一起时，可能需要同步和/或以别的方式协调用于那些信道的各种时钟和/或控制信号。
数据聚合电路块220执行的聚合可以涉及到基于用于多渠道(lane)配置(诸如XAUI(四渠道配置)、SRIO(X2或者X4)和某些专有协议)的每个信道的数据来变换或者控制单独PCS信道中的数据。用于多渠道配置的数据聚合电路块220可以执行的聚合功能中的一些功能包括以下功能：
去偏移控制
·协议专属(XAUI、SRIO)
·专有
速率匹配控制
·协议专属(XAUI、SRIO)
·专有
发送和接收状态机
·协议专属(XAUI)
下文结合图15描述去偏移状态机301可以执行的示例去偏移操作。下文结合图16描述数据聚合器的接收状态机304可以执行的示例变换。
图4示出了根据本发明一个实施例的若干PCS模块205。在这一特定例子中，五个数据聚合电路块220耦合到十五个串行数据信道chnl(1)至chnl(15)的阵列。如图所示，耦合由五个信道MUX电路块210和五个信道DEMUX电路块230提供。注意尽管在各种电路块之间的互连如图2中所示存在，但是为了易于图示和理解而在图4中未示出这些互连。
也注意在阵列的末端的PCS模块205将没有通向不存在的信道的互连。例如，与chnl(1)至chnl(3)关联的PCS模块205将没有与编号比chnl(1)更低的信道的互连，并且与chnl(13)至chnl(15)关联的PCS模块205将没有与编号比chnl(15)更高的信道的互连。在阵列的末端的这些PCS模块205将不可编程为如下配置，这些配置使用“遗漏(missing)”信道。
图5A和图5B示出了根据本发明一个实施例的用于两信道(x2)数据聚合绑定的示例复用器配置模式。尽管图5A和图5B示出了用于x2绑定的两个示例模式，但是可以使用这里公开的灵活电路架构来配置或者编程各种其它x2绑定模式。
图5A中所示复用器配置模块510可以用于两个相邻数据信道的数据聚合绑定。在这一情况下，PCS模块205的MUX210被配置成选择信道chnl(n+1)和chnl(n)，从而向数据聚合电路块220的信道输入中的两个信道输入传递来自那些信道的数据信号。对应地，配置相同PCS模块205的DEMUX230，从而向所选信道chnl(n+1)和chnl(n)传递回数据聚合电路块220的信道输出中的两个信道输出。这一配置由从chnl(n+1)和chnl(n)到MUX210的更粗箭头以及从DEMUX230回到chnl(n+1)和chnl(n)的更粗箭头示出。(更粗更细箭头代表通向MUX210和DEMUX230未选择的信道的连接。)此外，在chnl(n+1)旁边的“0”和在chnl(n)旁边的“1”指示x2绑定的那些信道。
图5B中所示复用器配置模块520可以用于两个非相邻数据信道的数据聚合绑定。在这一情况下，PCS模块205的MUX210被配置成选择信道chnl(n+1)和chnl(n-1)，从而向数据聚合电路块220的信道输入中的两个信道输入传递来自那些信道的数据信号。对应地，配置相同PCS模块205的DEMUX230，从而向所选信道chnl(n+1)和chnl(n-1)传递回数据聚合电路块220的信道输出中的两个信道输出。这一配置由从chnl(n+1)和chnl(n-1)到MUX210的更粗箭头以及从DEMUX230回到chnl(n+1)和chnl(n-1)的更粗箭头示出。此外，在chnl(n+1)旁边的“0”和在chnl(n-1)旁边的“1”指示x2绑定的那些信道。在chnl(n)旁边的“开放”指示与这一信道对应的电路被开放以被配置用于其它目的。例如可以配置对应PMA信道(CMU/CH)用于用作发送时钟源。
图6A、图6B、图6C和图6D示出了根据本发明一个实施例的用于四信道(x4)数据聚合绑定的示例复用器配置模式。尽管图6A至图6D示出了用于x4绑定的四个示例模式，但是可以使用这里公开的灵活电路架构来配置或者编程各种其它x4绑定模式。
图6A中所示复用器配置模块610可以用于四个相邻数据信道的数据聚合绑定。在这一情况下，MUX210被配置成选择信道chnl(n)、chnl(n-1)、chnl(n-2)和chnl(n-3)使得向数据聚合电路块220的四个信道输入传递来自那些信道的数据信号。对应地，配置DEMUX230，从而向所选信道chnl(n)至chnl(n-3)传递回数据聚合电路块220的四个信道输出。这一配置由从chnl(n)至chnl(n-3)到MUX210的更粗箭头以及从DEMUX230回到chnl(n)至chnl(n-3)的更粗箭头示出。此外，在chnl(n)旁边的“0”、在chnl(n-1)旁边的“1”、在chnl(n-2)旁边的“2”和在chnl(n-3)旁边的“3”指示x4绑定那些四个信道。
图6B中所示复用器配置模块620也可以用于四个相邻数据信道的数据聚合绑定。在这一情况下，MUX210被配置成选择信道chnl(+2)、chnl(n+1)、chnl(n)和chnl(n-1)，从而向数据聚合电路块220的四个信道输入传递来自那些信道的数据信号。对应地，配置DEMUX230，从而向所选信道chnl(n+2)至chnl(n-1)传递回数据聚合电路块220的四个信道输出。这一配置由从chnl(n+2)至chnl(n-1)到MUX210的更粗箭头以及从DEMUX230回到chnl(n+2)至chnl(n-1)的更粗箭头示出。此外，在chnl(n+2)旁边的“0”、在chnl(n+1)旁边的“1”、在chnl(n)旁边的“2”和在chnl(n-1)旁边的“3”指示x4绑定那些四个信道。
图6C中所示复用器配置模式630也可以用于四个相邻数据信道的数据聚合绑定。在这一情况下，MUX210被配置成选择信道chnl(n+1)、chnl(n)、chnl(n-1)和chnl(n-2)，从而向数据聚合电路块220的四个信道输入传递来自那些信道的数据信号。对应地，配置DEMUX230，从而向所选信道chnl(n+1)至chnl(n-2)传递回数据聚合电路块220的四个信道输出。这一配置由从chnl(n+1)至chnl(n-2)到MUX210的更粗箭头以及从DEMUX230回到chnl(n+1)至chnl(n-2)的更粗箭头示出。此外，在chnl(n+1)旁边的“0”、在chnl(n)旁边的“1”，在chnl(n-1)旁边的“2”和在chnl(n-2)旁边的“3”指示x4绑定的那些四个信道。
最后，图6D中所示复用器配置模式640可以用于四个数据信道的数据聚合绑定，其中略过一个数据信道。在这一情况下，MUX210被配置成选择信道chnl(n+2)、chnl(n+1)、chnl(n-1)和chnl(n-2)、略过chnl(n)，从而向数据聚合电路块220的四个信道输入传递来自那些所选信道的数据信号。对应地，配置DEMUX230，从而向所选信道chnl(n+2)、chnl(n+1)、chnl(n-1)和chnl(n-2)传递回数据聚合电路块220的四个信道输出。这一配置由从chnl(n+2)、chnl(n+1)、chnl(n-1)和chnl(n-2)到MUX210的更粗箭头以及从DEMUX230回到chnl(n+2)、chnl(n+1)、chnl(n-1)和chnl(n-2)的更粗箭头示出。此外，在chnl(n+2)旁边的“0”、在chnl(n+1)旁边的“1”、在chnl(n-1)旁边的“2”和在chnl(n-2)旁边的“3”指示x4绑定的那些四个信道。也注意chnl(n)是也可以例如用作单个(未绑定)信道的开放信道。
如本领域普通技术人员理解的那样，可以使用这里公开的发明电路架构来数据聚合绑定其它数目的信道(并非仅两个或者四个)。示出了图5A至图6D中的MUX210和DEMUX230电路为与六个数据信道互连，但是它们可以在其它实施例中与任何数目的数据信道互连。也示出了AGG220电路块具有四个信道输入和输出。然而，它可以具有另一数目的信道输入和输出。例如，如果将支持x8绑定，则AGG20应当具有至少八个信道输入和输出。
图7A和图7B示出了根据本发明一个实施例的十二个串行信道的例子阵列。在图7A中，x2数据聚合绑定四对信道，而在图7B中x4数据聚合绑定三个信道四元组。
更具体而言，如图7A中所示，x2数据聚合绑定chnl(2)和chnl(3)。这可以例如通过在如上文关于图5A描述的配置模式510中让MUX/DEMUX电路与那些信道互连来实现。类似地，可以使用信道对chnl(5)和chnl(6)、chnl(8)和chnl(9)以及chnl(11)和chnl(12)来配置x2数据聚合绑定连接。在这一情况下，可以使用十二个数据信道中的八个数据信道来形成四个x2数据聚合绑定连接。剩余四个信道chnl(1)、chnl(4)、chnl(7)和chnl(10)可以用作单独的(Indv)非绑定收发器信道。
如图7B中所示，x4数据聚合绑定chnl(9)至chnl(12)。这可以例如通过在如上文关于图6C描述的配置模块630中让MUX/DEMUX电路与那些信道互连来实现。此外，通过在如上文关于图6A描述的电路模式610中让MUX/DEMUX电路与chnl(5)至chnl(8)互连来x4数据聚合绑定那些信道。最后，通过在如上文关于图6B描述的配置模式620中让MUX/DEMUX电路与chnl(1)至chnl(4)互连来x4数据聚合绑定那些信道。在这一情况下，使用十二个数据信道中的十二个数据信道来形成三个x4数据聚合绑定的连接，从而提供100％信道利用率。
图8A和图8B示出了根据本发明一个实施例的十五个串行信道的例子。在图8A中，x2数据聚合绑定五对信道，而在图8B中x4数据聚合绑定三个信道四元组。
更具体而言，如图8A中所示，x2数据聚合绑定chnl(1)和chnl(3)。这可以例如通过在如上文关于图5B描述的配置模式520中让MUX/DEMUX电路与那些信道互连来实现。类似地，可以使用信道对chnl(4)和chnl(6)、chnl(7)和chnl(9)以及chnl(10)和chnl(12)配置x2数据聚合绑定的连接。在这一情况下，十五个数据信道中的十个数据信道用来形成五个x2数据聚合绑定的连接。在这一情况下，由于可以配置每个PMA三元组中的中间信道(即CMU/CH1)的PMA电路为收发器信道或者时钟源，所以图8A中所示配置允许利用五个中间信道作为五个时钟源(“clk”)。
如图8B中所示，x4数据聚合绑定chnl(12)至chnl(15)。这可以例如通过在如上文结合图6C描述的配置模式630中让MUX/DEMUX电路与那些信道互连来实现。此外，通过在如上文结合图6D描述的配置模式640中让MUX/DEMUX电路与chnl(6)、chnl(7)、chnl(9)和chnl(10)互连来x4数据聚合绑定那些信道。最后，通过如在上文关于图6B中描述的配置模式620中让MUX/DEMUX电路与chnl(1)至chnl(4)互连来x4数据聚合绑定那些信道。在这一情况下，在十五个数据信道中的十二个数据信道用来形成三个x4数据聚合绑定的连接之时，剩余三个信道chnl(5)、chnl(8)和chnl(11)，每个信道对应于PMA三元组的中间信道(CMU/CH1)。这样，图8B中所示配置允许利用这些三个剩余信道作为三个时钟源(由在PMA信道和时钟源下面的“clk”指示)。
图9示出了根据本发明一个实施例的十五个串行信道的例子阵列，其中x2数据聚合绑定两对信道并且x4数据聚合绑定两个信道四元组。图9中所示绑定是灵活电路架构如何可以用来以混合和匹配方式配置多种绑定方案的例子。
如图9中所示，x4数据聚合绑定信道chnl(12)至chnl(15)。这可以例如通过在如上文结合图6C描述的配置模式630中让MUX/DEMUX电路与那些信道互连来实现。此外，通过在如上文关于图5B描述的配置模式520中让MUX/DEMUX电路与那些信道互连来x2数据聚合绑定chnl(7)和chnl(9)。通过在如上文结合图5A描述的配置模式510中让MUX/DEMUX电路与chnl(5)和chnl(6)互连来x2数据聚合绑定那些信道。最后，通过在如上文关于图6B描述的配置模式620中让MUX/DEMUX电路与chnl(1)至chnl(4)互连来x4数据聚合绑定那些信道。在这一情况下，十五个数据信道中的八个数据信道用来形成两个x4数据聚合绑定的连接，并且四个信道用来形成两个x2数据聚合绑定的连接。此外，一个信道chnl(10)可以用来形成单个信道连接(“indv”)。两个剩余信道chnl(8)和chnl(11)各自对应于PMA三元组的中间信道(CMU/CH1)并且可以用作两个时钟源(“clk”)。
现在描述用于控制平面绑定的灵活电路架构。也在KeithDuwel等人于2009年4月22日提交、标题为“ScalableChannelBundlingwithAdaptableChannelSynchronization”的第12/427,960号美国专利申请中描述控制平面绑定。
在图10A和图10B中描绘了时钟和控制信号分布电路的例子。图10A示出了用于表示为chnl(m)和chnl(m+1)的PCS信道的时钟分布电路等例子。图10B示出了用于表示为chnl(m)和chnl(m+1)的PCS信道的控制分布电路的例子。
如图10A中所示，双向可分段时钟分布电路1020可以耦合到用于每个PCS信道的电路1010。用于每个PCS信道的电路可以包括时钟生成器1012和可编程信道时钟选择器1014。对于每个信道，时钟生成器1012可以生成表示为Clock_L的本地时钟信号。
向第一电路链提供本地时钟信号，该第一电路链可以可编程为向阵列中的更高编号的信道“向下游”分布时钟信号。第一电路链可以例如包括寄存器1021和可编程下游时钟选择器1023。用于chnl(m)的下游时钟选择器1023可以被编程为选择由下一更低编号的信道[即由chnl(m-1)]提供的下游主时钟信号(Clock_M_down)或者由chnl(m)生成的本地时钟信号(Clock_L)。向下一更高编号的信道[即向chnl(m+1)]提供所选时钟信号作为下游主时钟信号。
类似地，向第二电路链提供逻辑时钟信号，该第二电路链可以可编程为向阵列中的更高编号的信道“向上游”分布时钟信号。第二电路链可以例如包括寄存器1025和可编程上游时钟选择器1027。用于chnl(m)的上游时钟选择器1027可以被编程为选择由下一更高编号的信道[即由chnl(m+1)]提供的上游主时钟信号(Clock_M_up)或者由chnl(m)生成的本地时钟信号(Clock_L)。向下一更低编号的信道[即chnl(m-1)]提供所选时钟信号作为上游主时钟信号。
信道时钟选择器1014可以被编程为选择由该信道生成的本地时钟信号(Clock_L)或者下游主时钟信号(Clock_M_down)或者上游主时钟信号(Clock_M_up)。提供所选时钟信号用于由其它数据信道电路1016使用。
如图10B中所示，双向可分段控制信号分布电路1040可以耦合到用于每个PCS信道的电路1030。用于每个PCS信道的电路可以包括控制信号生成器1032和可编程信道控制信号选择器1014。对于每个信道，控制信号生成器1012可以生成更表示为Control_L的本地时钟信号。
向第一电路链提供本地控制信号，该第一电路链可以可编程为向阵列中的更高编号的信道“向下游”分布控制信号。第一电路链可以例如包括寄存器1041和可编程下游控制信号选择器1043。用于chnl(m)的下游控制信号选择器1043可以被编程为选择由下一更低编号的信道[即由chnl(m-1)]提供的下游主控制信号(Control_M_down)或者由chnl(m)生成的本地控制信号(Control_L)。向下一更高编号的信道[即向chnl(m+1)]提供所选控制信号作为下游主时钟信号。
类似地，向第二电路链提供本地控制信号，该第二延迟链可以可编程为向阵列中的更高编号的信道“向上游”分布控制信号。第二电路链可以例如包括寄存器1045和可编程上游时钟选择器1047。用于chnl(m)的上游控制信号选择器1047可以被编程为选择由下一更高编号的信道[即由chnl(m+1)]提供的上游主控制信号(Control_M_up)或者由chnl(m)生成的本地控制信号(Control_L)。向下一更低编号的信道[即向chnl(m-1)]提供所选控制信号作为上游主控制信号。
信道控制信号选择器1034可以被编程为选择由该信道生成的本地控制信号(Control_L)或者下游主控制信号(Control_M_down)或者上游主控制信号(Control_M_up)。提供所选控制信号用于由用于数据信道电路1036的控制电路使用。
尽管上文出于示例的目的而结合图10B讨论通用控制信号的分布，但是将理解可以使用这样的电路来可编程地分布各种必需控制信号。这样的控制信号可以例如包括读取使能信号和写入使能信号。可以例如结合写入和读取FIFO缓冲器1038利用这样的读取和写入使能信号。在该情况下，例如当写入使能信号为高时，用于写入FIFO的写入控制电路然后可以生成具有与写入FIFO缓冲器中的特定位置对应的值的写入指针信号。类似地，当读取使能信号为高时，用于读取FIFO的读取控制电路然后可以生成具有与读取FIFO缓冲器中的特定位置对应的值的读取指针信号。
注意，某些串行通信协议需要控制信号PCS信道绑定，但是无需PCS数据聚合绑定。这样的协议无需这里公开的数据聚合电路的处理。
其它串行通信协议需要控制信号PCS信道绑定和PCS数据聚合绑定。这些协议例如包括XAUI。这样的协议利用数据聚合电路的处理。
图11描绘了耦合到串行信道阵列的用于数据聚合的电路模块的一个替代实施例。在这一实施例中，PMA电路被布置成两信道模块，每个模块包括一对信道CH0和CH1。对应地，PCS电路也布置成两信道PCS模块1105。每个两信道PCS模块1105包括三个附加电路块。三个附加电路块是信道复用器(MUX)1110、数据聚合电路和逻辑(AGG)1120和信道解复用器(DEMUX)1130。这些附加块与图2的三个附加块(210、220和230)相似。然而如图12A和12B中所示，MUX/DEMUX电路块各自与四个PCS信道互连。
图12A描绘了根据替代实施例的用于x2数据聚合绑定的复用器配置模式1200。图12A中所示复用器配置模式1200可以用于一对数据信道的数据聚合绑定(即用于x2数据聚合绑定)。在这一情况下，PCS模块1105的MUX1110被配置成选择信道chnl(n+1)和chnl(n)，从而向数据聚合电路块1120的信道输入中的两个信道输入传递来自那些信道的数据信号。对应地，配置相同PCS模块1105的DEMUX1130，从而向所选信道chnl(n+1)和chnl(n)传递回数据聚合电路块1120的信道输出中的两个信道输出。这一配置由从chnl(n+1)和chnl(n)到MUX1110的更粗箭头以及从DEMUX1130回到chnl(n+1)和chnl(n)的更粗箭头示出。(更细箭头代表通向MUX1110和DEMUX1130未选择的信道的连接。)此外，在chnl(n+1)旁边的“0”和在chnl(n)旁边的“1”指示x2绑定的那些信道。
图12B描绘了根据替代实施例的用于x4数据聚合绑定的复用器配置模块1202。图12B中所示复用器配置模式1202也可以用于四个数据信道的数据聚合绑定。在这一情况下，MUX1110被配置成选择信道chnl(n+1)、chnl(n)、chnl(n-1)和chnl(n-2)，从而向数据聚合电路块1120的四个信道输入传递来自那些信道的数据信号。对应地，配置DEMUX1130，从而向所选信道chnl(n+1)至chnl(n-2)传递回数据聚合电路块1120的四个信道输出。这一配置由从chnl(n+1)至chnl(n-2)到MUX1110的更粗箭头以及从DEMUX1130回到chnl(n+1)至chnl(n-2)的更粗箭头示出。此外，在chnl(n+1)旁边的“0”、在chnl(n)旁边的“1”、在chnl(n-1)旁边的“2”和在chnl(n-2)旁边的“3”指示x4键合的那些四个信道。
图13是可以包括本发明的方面的现场可编程门阵列(FPGA)1300的简化部分框图。应当理解本发明的实施例可以使用于许多类型的集成电路、比如现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、复杂可编程逻辑器件(CPLD)、可编程逻辑阵列(PLA)和专用集成电路(ASIC)中。
FPGA1300包括由可变长度和速度的列和行互连导体的网络互连的可编程逻辑阵列块(或者LAB)1302的二维阵列。LAB1302包括多个(例如10个)逻辑单元(或者LE)。
LE是提供高效实施用户限定的逻辑功能的可编程逻辑块。FPGA具有可以被配置成实施各种组合和依序功能的许多逻辑单元。逻辑单元具有对可编程互连结构的访问。可编程互连结构可以被编程为在几乎任何希望的配置中互连逻辑单元。
FPGA1300也包括分布式存储器结构，该分布式存储器结构包括遍布阵列提供的可变大小的随机存取存储器(RAM)块。RAM块例如包括块1304、块1306和块1308。这些存储器块也可以包括移位寄存器和FIFO缓冲器。
FPGA1300还包括数字信号处理(DSP)块1310，这些DSP块可以例如用加法或者减法特征实施乘法器。例如位于芯片的外围周围的输入/输出单元(IOE)1312支持许多单端和差分输入/输出标准。每个IOE1312耦合到FPGA1300的外部端子(即管脚)。例如可以如图所示布置上文讨论的PCS信道阵列。将理解这里仅出于示例目的而描述FPGA1300并且本发明可以实施于许多不同类型的PLD、FPGA和ASIC中。
本发明也可以实施于具有FPGA作为若干部件之一的系统中。图14示出了可以实现本发明的技术的示例数字系统1400的框图。系统1400可以是编程的数字计算机系统、数字信号处理系统、专门化的数字交换网络或者其它处理系统。另外，可以针对广泛多种应用、比如电信系统、汽车系统、控制系统、消费者电子装置、个人计算机、因特网通信和联网以及其它应用设计这样的系统。另外，可以在单个板上、在多个板上或者在多个罩内提供系统1400。
系统1400包括由一个或者多个总线互连在一起的处理单元1402、存储器单元1404和输入/输出(I/O)单元1406。根据这一示例实施例，FPGA1408嵌入于处理单元1402中。FPGA1408可以服务于图14中的系统内的许多不同目的。FPGA1408可以例如是处理单元1402的逻辑构建块，该逻辑构建块支持该处理单元的内部和外部操作。FPGA1408被编程为实施为了实现它在系统操作中的特定作用而必需的逻辑功能。FPGA1408可以通过连接1410专门地耦合到存储器1404并且通过连接1412专门地耦合到I/O单元1406。
处理单元1402可以将数据引向适当系统部件用于处理或者存储、执行存储器1404中存储的程序、经由I/O单元1406接收和发送数据或者其它相似功能。处理单元1402可以是中央处理单元(CPU)、微处理器、浮点协同处理器、图形协同处理器、硬件控制器、微控制器、为了用作控制器、网络控制器或者任何其它类型的处理器或者控制器而编程的现场可编程门阵列。
例如一个或者多个FPGA1408而不是CPU可以控制系统的逻辑操作。作为另一例子，FPGA1408充当可以如需要的那样重新编程为处置特定计算任务的可重新配置处理器。取而代之，FPGA1408本身可以包括嵌入式微处理器。存储器单元1404可以是随机存取存储器(RAM)、只读存储器(ROM)、固定或者灵活盘介质、闪存、磁带或者任何其它存储装置或者这些存储装置的任何组合。
图15是图示了根据本发明一个实施例的去偏移状态机(去偏移聚合器逻辑)301可以执行的例子去偏移操作的图。该图示出了进入用于四个信道(CH0、CH1、CH2和CH3)的先入先出存储器缓冲器(FIFO)1504中的输入数据流1502和用于相同四个信道的输出流1506。
去偏移聚合器逻辑301针对每个单独信道例如基于表示为|A|的对准符号执行在信道之间的数据对准。去偏移状态机301控制向FIFO存储器缓冲器1504中缓冲数据，并且从FIFO存储器缓冲器1504读出缓冲的数据。基于每个单独信道发现的|A|的指示来控制读出缓冲的数据。当用于信道的电路发现对准符号|A|时，用于该信道的FIFO存储器缓冲器1504开始缓冲|A|和在它之后的字节，并且向去偏移状态机301发送指示。去偏移状态机301等待来自每个信道的最准符号|A|的指示，然后实现读出所有信道中的FIFO存储器缓冲器1504。因而对准用于四个信道的输出数据流1506。一旦实现初始信道对准，(用于协议专属或者专有状态机的)聚合器逻辑也保持检测在初始对准之后的数据是否保持于对准状态中。如果数据变成脱离对准，则去偏移状态机301可以被布置成再次开始对准过程。
图16是根据本发明一个实施例的数据聚合器220的接收状态机304可以执行的例子变换的图。该图示出了用于四个信道(CH0、CH1、CH2、CH3)的输入数据流1602和输出数据流1604的例子。
在这一情况下，用于四个信道的传入数据流1602由数据聚合器220聚合地监视，以便确定是否将执行转换(变换)。在向协议栈中的上层向上发送数据之前执行变换。
在这一例子中，在对准所有信道之前(即在成功完成去偏移操作之前)，接收状态机304替换具有局部缺陷的字符(如图16中的具有|Q|符号的列所示)。由于无论输入数据如何都指示局部缺陷，所以指示在对准之后的输入列为“不考虑(DC)”。一旦对准信道，接收状态机304：
(a)校验信道以检查信道是否具有相同字符并且无错误。如果是这样，则接收状态机304将分组间间隙(IPG)字符|A|、|K|和|R|变换成空闲列(如具有|I|字符的列所示)。在图16中的标注为5、6、8和9的列中描绘了在实现对准之后的这一转换。
(b)如果数据信道具有错误(如图16中的|E|符号所示)，则接收状态机304用指定的错误字符或者图案替换错误字符。在图16中所示特定例子中，错误字符替换为|FE|字符，该|FE|字符是按照XAUI规范指定的错误图案，并且剩余字符保持不变。在图16中的标注为7的列中描绘了指定的错误图案对错误字符的这一替换，其中|E|符号替换为|FE|字符。
(c)在IPG期间，如果所有信道无相同字符，则每个信道让字符不变并且输出接收的相同字符。在图10中的标注为10的列中示出了这一点，如接收|K|、|K|、|R|和|K|字符的那样输出它们。
上文描述公开了本发明的各种实施例和特征。下文概括公开的实施例中的一些实施例。也公开其它实施例和特征。
一个实施例涉及一种具有可编程高速串行接口的集成电路(IC)，该可编程高速串行接口包括多个数据信道。该IC包括多个PMA信道电路(每个PMA信道电路与数据信道关联)、多个PCS电路(每个PCS信道电路与PMA信道电路关联)和至少一个数据聚合模块。信道复用器电路耦合到多个PCS信道电路和数据聚合模块，并且信道解复用器电路耦合到数据聚合模块和多个PCS信道电路。信道复用器电路可编程为以灵活方式向数据聚合模块的输入提供来自多个PCS信道电路的子集的数据，而信道解复用器电路可编程为向多个PCS信道电路的所述子集提供来自数据聚合模块的输出的数据。
另一实施例涉及一种为集成电路的高速串行接口提供数据信道的灵活聚合的方法。复用器电路被配置成选择待绑定的数据信道电路子集，从而向数据聚合电路模块提供来自子集的数据作为输入数据。此外，配置解复用器电路使得向相同数据信道子集提供回来自数据聚合电路模块的输出数据。
另一实施例涉及一种包括可编程高速串行接口的集成电路，该可编程高速串行接口包括多个数据信道。该IC包括信道电路阵列，每个信道电路与数据信道关联。包括可配置成向信道电路阵列的不同分段分布划分的主时钟信号的可分段时钟分布电路。此外，包括可配置成向信道电路阵列的不同分段分布不同主控制信号的可分段控制信号分布电路。
在上文描述中，给出许多具体细节以提供对本发明实施例的透彻理解。然而对本发明的所示实施例的上文描述并非旨在于穷举本发明或者使本发明限于公开的精确形式。本领域技术人员将认识到无具体细节中的一个或者多个具体细节或者用其它方法、部件等也可以实现本发明。
在其它实例中，未具体示出或者描述公知结构或者操作以免模糊本发明的方面。尽管这里出于示例目的而描述本发明的具体实施例和用于本发明的例子，但是如本领域技术人员将认识的那样，各种等效修改在本发明的范围内是可能的。可以按照上文具体描述对本发明进行这些修改。

Claims (17)

1.一种集成电路，包括：
可编程高速串行接口，包括多个串行数据信道；
多个串行信道电路，每个串行信道电路与数据信道关联；
数据聚合模块，可编程为将来自所述多个的串行信道电路的集合的不同子集绑定以提供单个更高速度的数据信道；
信道复用器电路，耦合到串行信道电路的所述集合和所述数据聚合模块，其中所述信道复用器电路可编程为向所述数据聚合模块的输入提供来自串行信道电路的所述集合的所述不同子集的数据；以及
信道解复用器电路，耦合到所述数据聚合模块和串行信道电路的所述集合，其中所述信道解复用器电路可编程为向串行信道电路的所述集合的所述不同子集提供来自所述数据聚合模块的输出的数据。
2.根据权利要求1所述的集成电路，其中所述数据聚合模块包括去偏移状态机和速率匹配电路。
3.根据权利要求2所述的集成电路，其中所述数据聚合模块还包括接收和发送状态机。
4.根据权利要求1所述的集成电路，其中所述集成电路包括多个数据聚合模块以及对应信道复用器和解复用器电路。
5.根据权利要求1所述的集成电路，其中所述信道复用器和解复用器电路可配置成提供用于串行信道电路阵列中的两个相邻串行信道电路的数据聚合绑定。
6.根据权利要求1所述的集成电路，其中所述信道复用器和解复用器电路可配置成提供用于串行信道电路阵列中的两个非相邻串行信道电路的数据聚合绑定。
7.根据权利要求6所述的集成电路，其中在所述两个非相邻串行信道电路之间的串行信道电路可配置为时钟源而不是收发器信道。
8.根据权利要求1所述的集成电路，其中所述信道复用器和解复用器电路可配置成提供用于串行信道电路阵列中的四个相邻串行信道电路的数据聚合绑定。
9.根据权利要求1所述的集成电路，其中所述信道复用器和解复用器电路可配置成提供用于串行信道电路阵列中的未都彼此相邻的四个串行信道电路的数据聚合绑定。
10.根据权利要求9所述的集成电路，其中在所述四个串行信道电路中的两个串行信道电路之间的串行信道电路可配置为时钟源而不是收发器信道。
11.根据权利要求1所述的集成电路，还包括：
双向时钟分布电路，可配置为向耦合到所述信道复用器和解复用器电路的串行信道电路的所述集合中的每个串行信道电路分布主时钟信号；以及
双向时钟信号分布电路，可配置成向耦合到所述信道复用器和解复用器电路的串行信道电路的所述集合中的每个串行信道电路分布主控制信号。
12.根据权利要求11所述的集成电路，其中每个串行信道电路包括生成时钟信号的时钟信号生成器，所述时钟信号可编程地可用作为用于该串行信道电路的本地时钟信号并且也可编程地可用作为用于其它串行信道电路的主时钟信号。
13.根据权利要求11所述的集成电路，其中每个串行信道电路包括生成控制信号的控制信号生成器，所述控制信号可编程地可用作为用于该串行信道电路的本地控制信号并且也可编程地可周作为用于其它串行信道电路的主控制信号。
14.根据权利要求1所述的集成电路，其中每个串行信道电路包括物理介质附件(PMA)信道电路和物理编码子层(PCS)信道电路。
15.根据权利要求1所述的集成电路，其中所述集成电路包括现场可编程门阵列。
16.一种为集成电路的高速串行接口提供串行数据信道的灵活聚合的方法，所述方法包括：
配置复用器电路以选择待绑定的串行数据信道电路的集合的子集，从而向数据聚合电路模块提供来自所述子集的数据作为输入数据；以及
配置解复用器电路，从而向串行数据信道电路的所述集合的子集提供回来自所述数据聚合电路模块的输出数据；以及
将所述串行数据信道电路的子集绑定以提供单个更高速度的数据信道；
其中所述子集中的所述串行数据信道电路可编程为利用主时钟和控制信号以便形成所述单个更高速度的数据信道。
17.根据权利要求16所述的方法，其中所述集成电路包括现场可编程门阵列，并且其中通过所述集成电路的串行编程来执行所述方法。
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