CN207571741U - 时钟树单元、时钟网络结构及fpga时钟结构 - Google Patents

Abstract

本实用新型涉及一种时钟树单元、时钟网络结构及FPGA时钟结构，其中所述时钟树单元包括：横向驱动模块、多个纵向接口模块、多个可编程逻辑单元，所述可编程逻辑单元中设置有横向分支驱动；横向驱动模块，电连接至多个所述纵向接口模块；所述纵向接口模块，与所述横向分支驱动对应连接；所述横向分支驱动用于使所述待传输信号在多个所述可编程逻辑单元之间传递。本实用新型技术方案通过在可编程逻辑单元中设置横向分支驱动，使得可编程逻辑单元从纵向接口模块接收到的待传输信号能够相互传递，而不同于现有技术中的第二驱动向可编程逻辑单元发送全部的待传输信号，因此缩小了芯片面积，而且避免了资源浪费。

Description

时钟树单元、时钟网络结构及FPGA时钟结构

技术领域

本实用新型属于电子技术领域，具体涉及一种时钟树单元、时钟网络结构及FPGA时钟结构。

背景技术

FPGA是由许多的逻辑单元构成的逻辑器件，其中逻辑单元包括门、查找表和触发器，它具有丰富硬件资源、强大并行处理能力和灵活可重配置能力，在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。

随着工艺制造水平的飞速发展，芯片尺寸在不断缩小，集成度在快速提高。为跟上数字芯片的快速发展，人们对性能提出的要求也越来越高，而时钟信号对系统的功能、性能及稳定性起着决定性的作用。因此在设计过程中，时钟网络的设计成了决定时钟网络好坏的关键因素。

如图1所示的现有时钟网络结构主要包括：

a：中央时钟选择器(MUX)：用于传递时钟信号，通过配置FPGA来选择所需的时钟源；中央时钟选择器的输出时钟个数是固定的，也即整个时钟网络所能传递时钟的最大数目N个。

b：第一驱动(A-buffer)：MUX输出的N个时钟信号(Nclk)传递到A-buffer，通过A-buffer驱动第二驱动(B-buffer)模块。

c：第二驱动(B-buffer)：接收A-buffer传递的Nclk，并将该Nclk驱动相应区域的可编程逻辑单元(basic unit)的时钟模块。

然而上述现有技术存在如下问题：1、能够传递的时钟数目是固定的，如果要增加时钟数目，则要增大时钟网络的规模，增大芯片体积，提高成本，而且在小规模应用时，部分时钟网络资源会空闲，造成资源浪费。2、现有的时钟结构，只能用于传递时钟信号，而对于用户需要高速传递的自定义信号不能传递。

在高速数字处理器中，大部分的功耗消耗在时钟网络中，因此时钟网络的设计尤为引起人们的关注。因此，研究出一种有利于缩小芯片面积，且能够降低功耗的时钟网络结构，是本领域的热点研究方向。

实用新型内容

针对以上存在的问题，本实用新型提出了一种时钟树单元、时钟网络结构及FPGA时钟结构，具体的实施方式如下。

具体的，本实用新型实施例提供一种时钟树单元，其中，所述时钟树单元包括：横向驱动模块、多个纵向接口模块、多个可编程逻辑单元，所述可编程逻辑单元中设置有横向分支驱动；

横向驱动模块，电连接至多个所述纵向接口模块，用于向所述纵向接口模块发送待传输信号；

所述纵向接口模块，与所述横向分支驱动对应连接，用于向所述横向分支驱动发送所述待传输信号；

所述横向分支驱动用于使所述待传输信号在多个所述可编程逻辑单元之间传递。

在本实用新型的一个实施例中，所述横向驱动模块的输出端设置有多个输出引线，每一个所述输出引线传输一个所述待传输信号；

每一个所述纵向接口模块与多个所述输出引线中的至少一个电连接，用于接收所述输出引线传递的所述待传输信号。

在本实用新型的一个实施例中，所述纵向接口模块中设置有所述横向分支驱动，多个所述纵向接口模块通过所述横向分支驱动电连接，所述横向分支驱动用于使所述待传输信号在多个所述纵向接口模块之间传递。

在本实用新型的一个实施例中，所述横向驱动模块设置有N个输出引线，每一个所述纵向接口模块电连接H个所述输出引线，M个所述纵向接口模块为一组，其中N＝H*M，N、H、M为大于等于1的正整数；

每组所述纵向接口模块相互传递所述待传输信号，以使每一所述纵向接口模块接收到N个所述待传输信号；

与M个所述纵向接口模块对应连接的M个所述可编程逻辑单元为一组，所述M个所述可编程逻辑单元通过所述横向分支驱动连接，以使每一所述可编程逻辑单元接收到N个所述待传输信号。

本实用新型的另一实施例提供一种时钟网络结构，其中，包括上述任一项实施例所述的时钟树单元，其中，

所述时钟网络还包括信号选择器，所述信号选择器电连接至横向驱动模块，用于向所述横向驱动模块发送待传输信号；

所述信号选择器设置有选择信号端，所述选择信号端用于输入第一选择信号；所述信号选择器根据所述第一选择信号选择输入的待传输信号，所述待传输信号包括时钟信号和全局配置信号。

在本实用新型的一个实施例中，所述横向驱动模块还设置有第二选择信号端，所述第二选择信号端用于输入第二选择信号；所述横向驱动模块根据所述第二选择信号，接收外部信号，并传递至所述纵向接口模块。

本实用新型的另一实施例提供一种FPGA时钟结构，其中，包括上述任一项实施例所述的时钟网络结构。

本实用新型的有益效果为：

1、本实用新型技术方案通过对纵向接口进行复用，构成纵向接口驱动，用以驱动可编程逻辑单元，减少了专门的驱动设置，降低了产品成本；并且通过在可编程逻辑单元中设置横向分支驱动，使得可编程逻辑单元从纵向接口模块接收到的待传输信号能够相互传递，而不同于现有技术中的第二驱动向可编程逻辑单元发送全部的待传输信号，因此缩小了芯片面积，而且避免了资源浪费。

2、本实用新型实施例通过在信号选择器上增设选择信号端，使得本实用新型实施例提供的时钟网络结构不仅可以传输时钟信号，还可以传输全局配置信号，缩短了配置全局FPGA的时间，而且时间偏差较小，有利于系统高速应用。

3、本实用新型实施例通过在横向驱动模块增设第二选择信号端，使得横向驱动模块不但具有接收信号选择器传递的信号，而且具有接收外部信号的功能，能够实现用户将需要高速传递的自定义信号传递至纵向接口模块的目的，为用户传递所需高速信号提供更多的路径选择，提高了工作效率。

附图说明

图1为现有的时钟网络结构的结构示意图；

图2为本实用新型实施例提供的时钟树单元的结构示意图；

图3为本实用新型实施例提供的时钟网络结构的结构示意图一；

图4为本实用新型实施例提供的时钟网络结构的结构示意图二；

图5为本实用新型实施例提供的信号选择器的结构示意图；

图6为本实用新型实施例提供的横向驱动模块的结构示意图。

附图标记说明：

纵向接口模块：200；

可编程逻辑单元：100。

具体实施方式

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。

实施例一

如图2所示，图2为本实用新型实施例提供的时钟树单元的结构示意图；其中，所述时钟树单元包括：横向驱动模块、多个纵向接口模块、多个可编程逻辑单元，所述可编程逻辑单元中设置有横向分支驱动；

横向驱动模块，电连接至多个所述纵向接口模块，用于向所述纵向接口模块发送待传输信号；

所述纵向接口模块，与所述横向分支驱动对应连接，用于向所述横向分支驱动发送所述待传输信号；

所述横向分支驱动用于使所述待传输信号在多个所述可编程逻辑单元之间传递。

横向驱动模块同时连接多个纵向接口模块200，然后，每一个纵向接口模块200对应电连接多个可编程逻辑单元100，具体的，纵向接口模块200电连接至可编程逻辑单元100内部的横向分支驱动，横向分支驱动按照一定算法规律电连接多个可编程逻辑单元100，使得具有连接关系的可编程逻辑单元100之间可以进行待传输信号的相互传递。这样在待传输信号传递的过程中，横向驱动模块只需要向每一个纵向接口模块200传递部分待传输信号，然后通过横向分支驱动将可编程逻辑单元100接收到的待传输信号传递给其他与之具有连接关系的可编程逻辑单元100中，使得每一个可编程逻辑单元100最终接收到全部的待传输信号，因此解决了现有技术中，第一驱动和第二驱动均需一次性传递全部的待传输信号，导致传输线路多，时钟网络结构面积大的技术问题。

此外，本实用新型实施例中的纵向接口模块200，其实质为多个纵向接口，通过将纵向接口和横向驱动模块以及可编程逻辑单元100电连接，并结合FPGA进行配置，使得纵向接口具有纵向驱动的功能，因此本实用新型实施例中，不需要增加额外的驱动，而是利用现有接口通过资源配置实现驱动可编程逻辑单元100中的横向分支驱动和时钟模块的功能，利用已有部件实现所需功能，而并不增大结构体积，降低了成本。

实施例二

结合图2可见，所述横向驱动模块的输出端设置有多个输出引线，每一个所述输出引线传输一个所述待传输信号；

每一个所述纵向接口模块200与多个所述输出引线中的至少一个电连接，用于接收所述输出引线传递的所述待传输信号。

具体的，横向驱动模块通过多个输出引线与每一个纵向接口模块200连接，每一个输出引线输出一个不同的待传输信号，纵向接口模块200连接其中的某一条或者某几条输出引线，那么该纵向接口模块200即接收该条或者该几条输出引线发送的待传输信号；然后该纵向接口将从横向驱动模块接收到的待传输信号传递给与之对应连接的可编程逻辑单元100中。

需要说明的是，横向分支驱动按照一定的算法规律电连接至多个可编程单元，其目的是为了保证每一个可编程逻辑单元100最终从纵向接口模块200和从其他与之具有电连接关系的可编程逻辑单元100中接收到的待传输信号的总数目与横向驱动模块的输出端输出的待传输信号的总数目相同。因此，当纵向接口模块200连接的横向驱动模块的输出引线的方式不同，例如纵向接口模块200连接一个输出引线或者连接两个输出引线时，对应的，横向分支驱动的算法规律就要适应性地进行调整和变化，具体的包括：连接的多个可编程逻辑单元100的个数、信号发送方式等，其变化原则以最终实现每一个可编程逻辑单元100接收到全部的待传输信号为准。

举例而言，假定横向驱动模块具有8条输出引线，传递8个信号，然后，每一个纵向接口模块200只与一条输出引线连接，第一纵向接口模块200连接第一输出引线接收第一信号，然后第一纵向接口模块200将第一信号发送给第一可编程逻辑单元100中的第一横向分支驱动，此时，第一横向分支驱动将多个可编程逻辑单元100电连接的连接关系具体可以是：分别向左依次连接3个可编程逻辑单元100，向右依次连接4个可编程逻辑单元100；信号发送方式为：将第一信号分别向左和向右依次发送给具有连接关系的7个可编程逻辑单元100，同时，第一可编程逻辑单元100接收到其他横向驱动分支发送来的信号，这样第一可编程逻辑单元100中就接收到了全部的待传输信号，以使得可编程逻辑单元100中的时钟模块完成相应的功能。详细的算法规律用于很多种可选方式，任何能够使可编程逻辑单元100通过相互间的信号发送和接收，实现获取全部的待传输信号的连接方式均在本实用新型技术方案的保护范围内，在此不一一赘述。

进一步的，每一个所述纵向接口模块200与多个所述输出引线中的至少一个电连接，具体的，由于每一个纵向接口模块200与横向驱动模块电连接的连接线越多，则会导致芯片体积增大，并不利于节约面积，并且若每一个纵向接口模块200与横向驱动模块具有多个连接线，那么当传递的时钟信号较少时，就会出现连接线空闲，造成资源浪费；而若每一个纵向接口模块200仅与横向驱动模块的一个信号输出引线连接，那么当发送的信号较多时，则相应地需要较多个纵向接口模块200，也会导致芯片体积增大，因此，纵向接口模块200与横向驱动模块的多个输出引线的具体连接个数，需要综合考虑信号的总个数、纵向接口模块200的个数以及芯片体积而定。

由于每一个可编程逻辑单元100需要全部的待传输信号，以利于其完成具体功能，对应的，每一个纵向接口模块200也需要全部的待传输信号，以支持其完成具体功能，因此，本实用新型实施例中，在纵向接口模块200中，也设置有所述横向分支驱动，同样的，横向分支驱动根据一定的算法规律电连接多个纵向接口模块200，然后横向分支驱动将从横向驱动模块接收到的待传输信号传递给具有连接关系的其他纵向接口模块200中，其具体的连接结构和待传输信号发送过程可以参考可编程逻辑单元100中的待传输信号传递过程，最终使得每一个纵向接口模块200能够接收到全部的待传输信号。

进一步的，本实用新型实施例中的待传输信号的详细传输过程如下：

所述横向驱动模块设置有N个输出引线，每一个所述纵向接口模块200电连接H个所述输出引线，M个所述纵向接口模块200为一组，其中N＝H*M，N、H、M为大于等于1的正整数；

每组所述纵向接口模块200相互传递所述待传输信号，以使每一所述纵向接口模块200接收到N个所述待传输信号；

与M个所述纵向接口模块200对应连接的M个所述可编程逻辑单元100为一组，所述M个所述可编程逻辑单元100通过所述横向分支驱动连接，以使每一所述可编程逻辑单元100接收到N个所述信号。

本实用新型实施例中，假定每一个横向驱动模块输出9个信号，具有9个输出引线，优选的，每一个纵向接口模块200连接三条输出引线，具体的，横向驱动模块将这9个信号分为3组，具体为：hs<8:0>信号分成hs0、hs3和hs6；hs1、hs4和hs7；hs2、hs5和hs8，实际的分组方式并不限于本实施例中所给出的这种形式。每一个纵向接口模块200连接三条输出引线，并接收其对应的一组信号。此时，第一横向分支驱动将其余两个可编程逻辑单元100电连接的连接关系具体可以是：第一横向分支驱动向左侧电连接第二可编程逻辑单元100，向右侧电连接第三可编程逻辑单元100；信号发送方式为：第一横向分支驱动将第一组信号分别向左和向右发送给第二和第三可编程逻辑单元100，对应的，第二和第三可编程逻辑单元100也通过各自内部设置的第二、第三横向分支驱动向第一可编程逻辑单元100发送第二组和第三组信号，因此使得第一可编程逻辑单元100能接收到三组信号，以完成相应的功能。

需要说明的是，每一个横向分支驱动连接多个可编程逻辑单元100，其连接方式并不限于本实用新型实施例所列举的，其他任何能够实现信号发送的连接方式均可接受。

实施例三

本实用新型的另一实施例还提供一种时钟网络结构，如图3-6所示，图3为本实用新型实施例提供的时钟网络结构的结构示意图一；图4为本实用新型实施例提供的时钟网络结构的结构示意图二；图5为本实用新型实施例提供的信号选择器的结构示意图；图6为本实用新型实施例提供的横向驱动模块的结构示意图。所述时钟网络结构包括上述实施例中任一项所述的时钟树单元，其中，

所述时钟网络还包括信号选择器，所述信号选择器电连接至横向驱动模块，用于向所述横向驱动模块发送待传输信号；

所述信号选择器设置有选择信号端，所述选择信号端用于输入第一选择信号；所述信号选择器根据所述第一选择信号选择输入的待传输信号，所述待传输信号包括时钟信号和全局配置信号。

具体的，如图3所示，信号选择器用于向整个时钟网络结构发送待传输信号，其输出端电连接至横向驱动模块；横向驱动模块分别向左和向右驱动纵向接口模块，左侧的纵向接口模块为第一组，右侧的纵向接口模块为第二组，每一个纵向接口模块200分别向上和向下连接多个可编程逻辑单元100。图3中示意性的给出了三个横向驱动模块，及与之对应的六组纵向接口模块。

需要说明的是，如图4所示，本技术方案中并不限制横向驱动模块以及纵向接口模块、可编程逻辑单元的数目，图4中A、B、C为大于0正整数，且C小于等于B，B小于等于A；所述横向驱动模块具有多个，每一个横向驱动模块与向左和向右连接的纵向接口模块组的连接关系相同，横向驱动模块的个数并不对本实用新型实施例提供的时钟网络结构产生实质性影响。对应的，与纵向接口模块200连接的可编程逻辑单元100的个数的变化并不影响二者之间的信号传输方式，其具体传输方式请参照实施例一和实施例二，进一步的，图4中多个横向驱动模块、多个纵向接口模块以及多个可编程逻辑单元，分别用对应位置的省略号表示。

进一步的，本实用新型实施例中，如图5所示，信号选择器具有两种输入源，其中一种输入源输入的是时钟信号，另一种输入源输入的是全局配置信号，本实用新型实施例中，通过在信号选择器中设置选择信号端，用以控制信号选择器的输入源类型，一般情况下，选择信号端的输入信号默认为低电平，信号选择器的输入源默认为时钟信号，而当选择信号端接收到的输入信号为高电平时，则信号选择器的输入源转换为全局配置信号。

现有的配置FPGA全局配置信号的传输路径需要花费较长时间，而且传输的时间偏差较大，而本实用新型实施例中，通过时钟网络结构传输全局配置信号，一方面利用了时钟网络不发送时钟信号时间空隙，避免了资源浪费，同时大大节省了全局配置信号的传输时间；另一方面，利用了时钟网络传输信号时时间偏差小的特点，更有利于FPGA的高速应用。

进一步的，如图6所示，本实用新型实施例提供的时钟网络结构中，所述横向驱动模块还设置有第二选择信号端，所述第二选择信号端用于输入第二选择信号；所述横向驱动模块根据所述第二选择信号，接收外部信号，并传递至所述纵向接口模块200。

具体的，一般情况第二选择信号端接收到的第二选择信号为低电平，横向驱动模块的工作模式为模式1：接收时钟信号，并将时钟信号发送给纵向接口模块200；而当用户自定义的信号需要高速传递时，第二选择信号端接收到的第二选择信号为高电平，则横向驱动模块的工作模式转换为模式2：接收外部信号，并将外部信号传递给纵向接口模块200，该外部信号可以是时钟信号，也可以是用户自定义配置的其他任何信号，本实施例对此不做限制。

举例而言，结合图3和图6，模式1中信号的传输路径为，信号选择器向横向驱动模块发送9个信号，然后横向驱动模块向左和向右分别将9个信号发送至不同的纵向接口模块200中，具体的发送方式详见实施例一和

实施例二；然后纵向接口模块200则向上和向下分别将待传输信号发送至可编辑逻辑单元。

而当第二选择信号端接收到的第二选择信号为高电平时，横向驱动模块的工作模式调整为模式2，具体的，可以是，横向驱动模块停止将来自信号选择器的时钟信号发送给纵向接口模块200，与此同时，用户自定义的需要快速传输的信号，也即外部信号通过FPGA传递到如图3所示的左侧的纵向接口模块200输入，纵向接口模块200将该自定义信号发送至横向驱动模块，横向驱动模块将该自定义信号发送至右侧的纵向接口模块200，然后再由纵向接口模块200发送至可编程逻辑单元100，完成信号的高速发送。本实用新型实施例中，也可以实现从右侧纵向接口模块200向左侧纵向接口模块200的传递。本实施例为用户传递信号提供更多的路径选择，提高了工作效率。

本实用新型还提供一种FPGA时钟结构，包括如上述实施例任一项所述的时钟网络结构。上述时钟网络结构基于FPGA的可配置性，不但可以实现对高性能时钟的扩展，还可以实现全局配置信息无偏差传递，而且可配置不同模式的横向驱动模块，通过复用纵向接口，更能传递用户自定义的信号。

综上所述，本文中应用了具体个例对本实用新型实施例提供的一种时钟树单元、时钟网络结构及FPGA时钟结构的实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的方案及其核心思想；同时，对于本领域的一般技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本实用新型的限制，本实用新型的保护范围应以所附的权利要求为准。

Claims (7)

1.一种时钟树单元，其特征在于，所述时钟树单元包括：横向驱动模块、多个纵向接口模块、多个可编程逻辑单元，所述可编程逻辑单元中设置有横向分支驱动；

横向驱动模块，电连接至多个所述纵向接口模块，用于向所述纵向接口模块发送待传输信号；

所述纵向接口模块，与所述横向分支驱动对应连接，用于向所述横向分支驱动发送所述待传输信号；

所述横向分支驱动用于使所述待传输信号在多个所述可编程逻辑单元之间传递。

2.根据权利要求1所述的时钟树单元，其特征在于，所述横向驱动模块的输出端设置有多个输出引线，每一个所述输出引线传输一个所述待传输信号；

每一个所述纵向接口模块与多个所述输出引线中的至少一个电连接，用于接收所述输出引线传递的所述待传输信号。

3.根据权利要求2所述的时钟树单元，其特征在于，所述纵向接口模块中设置有所述横向分支驱动，多个所述纵向接口模块通过所述横向分支驱动电连接，所述横向分支驱动用于使所述待传输信号在多个所述纵向接口模块之间传递。

4.根据权利要求3所述的时钟树单元，其特征在于，

所述横向驱动模块设置有N个输出引线，每一个所述纵向接口模块电连接H个所述输出引线，M个所述纵向接口模块为一组，其中N＝H*M，N、H、M为大于等于1的正整数；

每组所述纵向接口模块相互传递所述待传输信号，以使每一所述纵向接口模块接收到N个所述待传输信号；

与M个所述纵向接口模块对应连接的M个所述可编程逻辑单元为一组，所述M个所述可编程逻辑单元通过所述横向分支驱动连接，以使每一所述可编程逻辑单元接收到N个所述待传输信号。

5.一种时钟网络结构，其特征在于，包括权利要求1-4任一项所述的时钟树单元，其中，

所述时钟网络还包括信号选择器，所述信号选择器电连接至横向驱动模块，用于向所述横向驱动模块发送待传输信号；

所述信号选择器设置有选择信号端，所述选择信号端用于输入第一选择信号；所述信号选择器根据所述第一选择信号选择输入的待传输信号，所述待传输信号包括时钟信号和全局配置信号。

6.根据权利要求5所述的时钟网络结构，其特征在于，所述横向驱动模块还设置有第二选择信号端，所述第二选择信号端用于输入第二选择信号；所述横向驱动模块根据所述第二选择信号，接收外部信号，并传递至所述纵向接口模块。

7.一种FPGA时钟结构，其特征在于，包括权利要求5-6任一项所述的时钟网络结构。