CN112989748A - 一种降低走线数量的集成电路 - Google Patents

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陈冲
韩赛飞
匡正阳
张锐
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Abstract

本发明公开一种降低走线数量的集成电路，涉及集成电路设计领域，包括采用串行通信设计的集成电路本体，集成电路本体各子系统的输入输出端口增加串\并转换和并\串转换模块，集成电路本体各子系统之间串行通信的物理层，采用定制化或非定制化的低摆幅信号传输，集成电路本体各子系统之间串行通信的物理层采用的低摆幅信号为单端信号或差分信号中的一种。通过在子系统间采用串行信号传输，可有效减少走线数量，提高布线效率，降低后端设计的复杂度，通过在子系统间采用串行信号传输，并进一步采用片上低压信号传输的方式，可大幅降低信号传输过程中的能量损耗，同时可提高子系统间的通信速率。

Description

一种降低走线数量的集成电路
技术领域
本发明涉及集成电路设计领域，具体为一种降低走线数量的集成电路。
背景技术
随着集成电路的发展，SoC技术成为超大规模集成电路设计普遍采用的设计方法及手段。SoC技术以IP复用为基础，可降低研发成本，加快开发周期。IP复用技术重复利用IP提高设计能力，压缩设计与制造之前的鸿沟，利用经过硅验证的IP可降低设计风险及成本。
大型SoC所使用的IP数目逐年激增，且IP的功能、性能差异巨大，设计人员对多类型IP同时熟悉的可能性大幅度降低，因此在设计大型SoC时，往往将其划分为多个子系统，然后使用总线将各个子系统进行连接。但随着SoC功能越来越强大，内部子系统越来越多，需要的连线越来越多，导致在有限的SoC面积内，需要排列的走线越来越多，大幅提高了后端设计过程中的布线难度，导致在给定的面积要求下无法完成布线，而被迫增加SoC面积，使得SoC的面积无效率的增加，从而产生浪费。
当前在信号传输领域，由于并行信号传输时，除了并行数据位外，还包括很多的控制信号，在达到接收端时控制信号与数据信号的相位需严格满足要求，否则所需传输的含义可能就发生改变；各数据信号之间的相位也需要严格满足要求，否则接收端会产生数据采集错误。这种现象成为限制并行数据传输速率提升的因素之一。另外，并行信号传输时，基本采用的是满电源摆幅输出，一方面导致输出功耗无法大幅度下降，同时也成为限制并行数据传输速率提升的另一关键因素，因此特提出一种能够降低走线量，并能够提升传输速率的集成电路以解决上述问题。
发明内容
本发明的目的在于提供一种降低走线数量的集成电路，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：一种降低走线数量的集成电路，包括采用串行通信设计的集成电路本体，集成电路本体各子系统的输入输出端口增加串\并转换和并\串转换模块。
优选的，所述集成电路本体各子系统之间串行通信的物理层，采用定制化或非定制化的低摆幅信号传输。
优选的，所述集成电路本体的串行数据传输采用时钟信号或采用无时钟设计均可。
优选的，所述集成电路本体各子系统之间串行通信的物理层采用的低摆幅信号为单端信号或差分信号中的一种。
与现有技术相比，本发明的有益效果是：
本发明记载了一种降低走线数量的集成电路，通过在子系统的输入输出端增加串\并转换和并\串转换模块，无需更改子系统内部的相关模块，降低了设计的复杂度，也可以充分利用现有各类IP，通过在子系统间采用串行信号传输，可有效减少走线数量，提高布线效率，降低后端设计的复杂度，通过在子系统间采用串行信号传输，并进一步采用片上低压信号传输的方式，可大幅降低信号传输过程中的能量损耗，同时可提高子系统间的通信速率。
附图说明
图1为本发明实施例SoC系统框图；
图2为本发明实施例系统框图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
请参阅图1-2，本实施例提供了一种降低走线数量的集成电路，包括采用串行通信设计的集成电路本体，集成电路本体各子系统的输入输出端口增加串\并转换和并\串转换模块，将原来用于连接各子系统的并行总线改为串行总线，有效减少走线的数量，降低后端布线难度，缩小芯片面积。这样既保留了子系统内部的并行性，也实现了子系统之间的串行化，从而实现全局串行局部并行。
优选的，子系统将接收到的串行数据通过串\并转换转换为并行数据在本地进行进一步的并行化处理；子系统内部将并行化处理完毕的数据通过并\串转换转化为串行数据后对外输出，保证子系统内部数据处理的并行性。
其中，子系统即功能相对比较完整的一个功能单元，一般上其可以独立完成某项功能，从而在设计上将其作为一个独立的子系统进行考虑，串\并转换接口模块，将串行总线发送至该子系统的串行数据转换为并行数据，然后将并行数据交于子系统处理，并\串转换接口模块，将子系统的并行输出数据转换成串行数据，并通过串行总线发送出去。
请参阅图1，各子系统均通过并行总线与其它子系统进行通信，在子系统数量骤增的情况下，导致后端布线在芯片面积较小时出现难以布通的困难。
请参阅图2，为降低走线数量，对子系统的输出接口来说，增加并\串转换模块，将原来的并行数据输出转换为串行数据输出，有效减少子系统对外输出的走线数量。
对子系统的输入接口来说，增加串\并转换的模块，将来自其它子系统的串行数据转换为并行数据，将转换后的并行数据交于该子系统进行处理。在有效减少子系统之间走线数量的同时，保证子系统内处理的是并行数据，降低了子系统内的工作频率。
在子系统内增加串\并转换和并\串转换的同时，将原来的并行总线改为串行总线，以实现各子系统之间的通信串行化，有效降低走线数量。
所述集成电路本体各子系统之间串行通信的物理层，采用定制化或非定制化的低摆幅信号传输。
所述集成电路本体的串行数据传输采用时钟信号或采用无时钟设计均可，其中，采用无时钟设计时需要在串\并模块的数据接收端增加时钟回复模块。
所述集成电路本体各子系统之间串行通信的物理层采用的低摆幅信号为单端信号或差分信号中的一种。
目前在高速通信领域已全部采用高速串行信号，其具有以下几个优点：1、数据信号线数目大幅度降低，降低布线难度；2、采用无时钟传输设计，接收端采用数据回复时钟设计，降低时钟和数据信号之间相位偏差对速率提升的影响；3、采用低压差分信号传输，降低功耗的同时，也有利于传输速率的提升。
通过上述设计，串行信号传输在I/O上的应用已经比较成熟，形成了多类型的高速串行传输规范，如PCIe、SRIO等，这些均为高速串行传输在集成电路内部子系统间的通信传输应用提供了宝贵的经验。同时，串行传输所需传输线很少，提高了芯片后端布线的效率。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (4)

1.一种降低走线数量的集成电路，包括采用串行通信设计的集成电路本体，其特征在于：集成电路本体各子系统的输入输出端口增加串\并转换和并\串转换模块。
2.根据权利要求1所述的一种降低走线数量的集成电路，其特征在于：所述集成电路本体各子系统之间串行通信的物理层，采用定制化或非定制化的低摆幅信号传输。
3.根据权利要求1所述的一种降低走线数量的集成电路，其特征在于：所述集成电路本体的串行数据传输采用时钟信号或采用无时钟设计均可。
4.根据权利要求1所述的一种降低走线数量的集成电路，其特征在于：所述集成电路本体各子系统之间串行通信的物理层采用的低摆幅信号为单端信号或差分信号中的一种。
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