CN101179340A

CN101179340A - 低摆幅差分信号总线传输数字中频的方法和装置

Info

Publication number: CN101179340A
Application number: CN 200710191200
Authority: CN
Inventors: 王洪强
Original assignee: Nanjing Panda Electronics Co Ltd; Panda Electronics Group Co Ltd; Nanjing Panda Handa Technology Co Ltd
Current assignee: Nanjing Panda Electronics Co Ltd; Panda Electronics Group Co Ltd; Nanjing Panda Handa Technology Co Ltd
Priority date: 2007-12-12
Filing date: 2007-12-12
Publication date: 2008-05-14
Anticipated expiration: 2027-12-12
Also published as: CN101179340B

Abstract

LVDS低摆幅差分信号总线传输数字中频的方法，前端中频采样处理单元是AD芯片、DSP和FPGA控制芯片组构成的，基带处理是在FPGA内部处理；LVDS差分传输控制单元是由LVDS驱动芯片+FPGA芯片控制组成，由FPGA和LVDS驱动芯片构成的控制器实现双向数据传输，LVDS差分传输控制单元还包括信号处理板和信道板，设有并/串转换发送模块和串/并转换接收模块，两块板通过平衡变换差分电缆连接；在收信工作时，将模拟中频信号经高速A/D采样后的数字信号经中频数字化处理后通过外部总线输出到FPGA缓冲存储器内，在FPGA内完成数据的组帧解帧转换控制，并通过LVDS控制器接口经差分平衡输出到信号处理板。

Description

低摆幅差分信号总线传输数字中频的方法和装置

一、技术领域

本发明涉及到抗干扰数字中频信号的传输及实现方法和装置。

二、背景技术

在现代通信系统中，通常用模拟信号作为中频，采用射频线或离散线的方式进行信号传输。随着软件无线电台的掀起和高速抗干扰总线技术的发展，寻求一种新的传输中频的技术就显得尤为迫切。

目前大量采用的是传统的射频线的数字信号传输的方式，其在损耗、抗干扰性、对外干扰、可控速率等几个方面越来越不能满足通信系统的数字化和抗干扰的要求。

如果采用普通的点对点物理层接口如RS-422、RS-485、SCSI以及其它数据传输标准，由于其在速度、噪声/EMI、功耗、成本等方面所固有的限制越来越难以胜任任务。

三、发明内容

本发明目的是：提出一种LVDS低摆幅差分信号总线技术传输数字中频的方法和装置，方便实现数字中频的抗干扰、低损耗、高速(且速率可调)的传输。

LVDS低摆幅差分信号总线技术传输数字中频的方法，前端中频采样处理单元是AD芯片、DSP和FPGA控制芯片组构成的，AD芯片的控制由DSP和FPGA配合的方式进行的；基带处理是在FPGA内部处理；LVDS差分传输控制单元是由LVDS驱动芯片+FPGA芯片控制组成，其控制由FPGA内部软件实现，由FPGA+LVDS驱动芯片构成的控制器实现双向数据传输，LVDS差分传输控制单元还包括信号处理板和信道板，设有并/串转换发送模块和串/并转换接收模块，两块板通过平衡变换差分电缆连接；此外，在信号处理板上，DSP处理机通过外部总线向FPGA发送缓存区内写入数据，FPGA通过DSP的主机口完成与DSP存储空间的数据交换。在信道板上，FPGA通过LVDS控制器和信号处理板进行数据交换；在收信工作时，将模拟中频信号经高速A/D采样后的数字信号经中频数字化处理后通过外部总线输出到FPGA缓冲存储器内，在FPGA内完成数据的组帧解帧转换控制，并通过LVDS控制器接口经差分平衡输出到信号处理板；在发信工作时，数据通过平衡电缆传输至信道接收板，在信道接收板内，数据经串/并转换后，送至DSP接口控制电路进行中频数据解调。

本发明的装置是：整个硬件系统包括4个部分构成，一个是DSP处理装置，包括1片DSP芯片及EEPROM、SDRAM等；二是FPGA器件；三是LVDS器件；四是AD和DA及外围控制电路等，LVDS器件包括LVDS控制器、前端中频采样处理及基带处理和基带LVDS差分传输控制器单元，中频采样及基带处理及LVDS差分控制器单元基本的单元是DSP、FPGA芯片组和LVDS驱动芯片构成。FPGA器件和LVDS器件构成LVDS差分控制单元，LVDS驱动芯片构成的控制器实现双向数据传输，LVDS差分传输控制单元还包括信号处理板和信道板，设有并/串转换发送模块和串/并转换接收模块，两块板通过平衡变换差分电缆连接；LVDS差分控制单元采用3.3V供电电压。

在传输距离大于10米的情况下，实际单通道数据传输速率高达40Mbps，16个通道总的串行传输速率高达720Mbps。

本发明具有以下功能、特点和有益效果：

a)采用抗干扰总线传输数字中频方式，本发明能有效传输速率高达2.56Gbps的25～80MHz数字中频的信号，通过高速采样与数字上下变频，使得中频信号有效的传输。

b)高速传输数字中频本发明可根据需要调整传输的位数调整串行传输的速率。

c)抗脉冲干扰、宽带干扰、单音干扰本发明的差分平横传输的特点可有效的抗干扰，并且通过高速采样变频组帧数字化后的抗干扰能力得到大幅的提高。差分数据传输方式比单线数据传输对共模输入噪声有更强的抵抗能力。

d)低功耗、传输距离远。差分控制器采用3.3V供电电压。由于采用了抗干扰的总线技术，我们通过新型的LVDS(Low Voltage Differential Signaling)低摆幅差分信号总线技术实现了数字中频的传输。这种传输技术后，实现了数字中频的抗干扰、低损耗、高速的传输，对于实现新一代中频数字化的传输技术有着重要意义。与传统通过一根射频线传输模拟中频的方法比较，本发明采用的技术具有低噪声、低电磁抗干扰、低功耗、高速(且速率可调)的传输能力、速率可配置、无插损的优点。尤其是本发明能准确传输数字中频信号充分体现了抗干扰的优点，并能根据需要调整传输速率。

四、附图说明

图1是本发明数字中频信号LVDS总线传输的硬件方框图

图2是本发明LVDS数据传输的工作原理框图

图3是本发明主程序流程图

图4是本发明FPGA主程序流程图

图5是本发明LVDS接口控制器电路图

图6-7均是本发明FPGA接口电路

图8是DSP电路

图9是前端中频采样处理单元框图，

图10一路采样的时间图

图11数据与时间的时序图

图12模拟中频信号在基带处理过程的流程框图

图13FPGA内部组成帧的框图

五、具体实施方式

1、本发明的硬件原理框图

本发明的硬件由前端中频采样处理及基带处理和基带LVDS差分传输两大部分组成，组成框图如图1所示。

整个硬件系统包括4个部分。一个是DSP处理系统，包括1片DSP芯片及EEPROM、SDRAM等，常规的DSP芯片均可以，如TM系列芯片；二是FPGA器件，常规的FPGA或CPLD均可，配以接口电路即可；三是LVDS器件，主要是LVDS差分传输驱动芯片，可参见图5；四是AD和DA及外围控制电路等。

2.1本发明的工作原理

关于LVDS总线技术传输的方式从物理层就有别于传统的射频线的方式，使用非常低的幅度信号(约350mV)通过一对差分PCB走线或平衡电缆传输数据。这里就不一一详细介绍，以下重点介绍本发明点利用LVDS总线传输数字中频的技术的工作原理。

本发明LVDS差分平衡传输数字中频的基本思路是：由于FPGA是通过DSP处理机的外部总线获得数据的，其数据形式是并行的，所以发送前应将其转换为串行比特流。由于数据传输是双向的，信号处理板和信道板都有并/串转换发送模块和串/并转换接收模块(均由FPGA+LVDS控制器实现)，两块板卡通过平衡变换差分电缆连接。此外，在信号处理板上，DSP处理机通过外部总线向FPGA发送缓存区内写入数据，FPGA通过DSP的主机口完成与DSP存储空间的数据交换。在信道板上，FPGA通过LVDS控制器和信号处理板进行数据交换。

系统工作原理表述如下：

在收信工作时，将模拟中频信号经高速A/D采样后的数字信号经中频数字化处理后通过外部总线输出到FPGA缓冲存储器内，在FPGA内完成数据的组帧解帧转换控制，并通过LVDS控制器接口经差分平衡输出到信号处理板。在发信工作时，数据通过平衡电缆传输至信道接收板。在信道接收板内，数据经串/并转换后，送至DSP接口控制电路进行中频数据解调。在传输距离大于10米的情况下，实际单通道数据传输速率高达40Mbps，16个通道总的串行传输速率高达720Mbps。

2.2本发明的硬件组成

本发明硬件由中频处理和中频传输两大部分组成。

2.2.1中频处理部分

中频处理部分完成中频信号的处理，包括收中频信号的放大、滤波等。

中频信号的处理采用现有方法：经高速A/D采样后，进行数字下变频、抽取，其输出的I、Q信号用于差分传输提高信道抗干扰的情况。

具体包括以下几部分：

①DSP主要通过软件完成A/D、D/A的控制、总线数据解析等功能。

②FPGA+LVDS控制器主要实现数字中频的传输。

2.2.2LVDS并/串转换实现

增加一个抗干扰差分通道，理论上，设立一个独立的差分输出就可提高传输性能，可这样线缆太多，我们采用并行转串行再差分平衡输出的传输方式。

如图2的LVDS数据传输的工作原理框图，DIN[]为并行数据，经MUX运算后再平衡变换出D+D-两路差分信号，当local_le为高电平时允许到loopback模式DIN[]数据同时转到ROUT[]出口从而形成环流。同理R+R两路差分信号经平衡变换后经MUX运算后输出到ROUT[]口并行输出，当line_le为高电平时允许到loopback模式R+R的数据传输到D+D-口从而形成环流。

时钟的管理，TCLK发送参考时钟用于DIN[]数据发送的闸门触发时钟。Lock接收锁相环的状态，当为高电平时PLL关闭反之打开。Refclk接收频率参考时钟。Rclk复位时钟，从内部时钟恢复的收数据的恢复时钟，用于收数据的闸门时钟。

图5所示，采用DS92芯片，差分接插件及LVDS控制器尽量靠近来自信号处理板数字中频，其中J7脚是差分LVDS信号的输入端，J8脚是数字中频的输出(通过差分接插件tyco twinnax031-0098-001)，即差分LVDS信号出信道板去信号处理板的数字中频信号。

图6-7中FPFA采用EP1S25F780芯片，其连接见图。DSP芯片见图8。

图9前端中频采样处理单元，图中AD924采样芯片是一个3MSPS，14位模数转换器，高速的CMOS处理器。它包含高执行性能的低噪声的采样抽取保持型的放大器(SHA)和可编程的电压参考。芯片的微分输入结构在通信系统中很好的执行了不同的多样化的动态输入，并允许输入有较大范围的变化。通过模数转换后，数据输出呈现出直接的二进位的格式。out-of-range(OTR)标志位具有重要的作用来标明数据是否溢出。从图1可以看出数据时钟之间的关系，再由图2来说明他们之间的时序关系就可简要的说明了A/D采样抽取的一个过程。

本案采用一路采样，如时间图10所示，可以看出模拟信号的采样抽取的时序图，可以很直观的表示出模拟信号的波形随时间的变化转变为数字二进制式的数据格式送到FPGA中。

D/A的过程采用的是AD9857芯片，它是14Bit数模转换器，有200Mhz的内部时钟，它处理的过程是A/D的一个反过程，是将二进制的数据转换成模拟信号的过程。

由图11反应了数据与时间的时序图，再根据一定的算法可以计算出要输出的模拟信号的幅度，随着时间的变化连续的输出波形从而得到了连续的模拟中频的信号。

下行信号的FPGA处理过程

由图12模拟中频信号在基带处理过程的流程框图，采样后的信号下变频后的数字信号在FPGA内部处理成数字的基带信号由以下形式Icos(w)+Qsin(w)或Icos(w)-Qsin(w)，分别送出FPGA，到LVDS驱动器中。

上行信号的FPGA处理过程

LVDS驱动器来的I、Q信号在FPGA内部处理后，首先，内插滤波：(输入采样率，内插率，输出采样率)其次，抽取滤波：(输入采样率，内插率，输出采样率)，最后，内插滤波：(输入采样率，内插率，输出采样率)，遵循上述三步骤进行移位处理后将数字中频信号送到D/A芯片中。

LVDS控制器单元

LVDS控制器单元由FPGA部分和LVDS驱动器部分组成。将数字的I和Q信号在FPGA中实现组帧后形成并行数据再送到LVDS驱动器。LVDS驱动器实现并行转串行的过程，并形成差分的信号传输。

如图13所示，体现了在FPGA内部组成帧的框图，形成可转换得符合LVDS驱动器转换的数据，再按照LVDS(DS92)驱动器的工作原理由FPGA控制后进行并串转换。

LVDS驱动器的工作原理前面有叙述。

2、本发明的软件设计

本发明的软件包括FPGA软件及DSP软件。DSP软件主要包括：主程序、几个中断服务程序、管理程序、与LVDS控制器的接口程序等组成。DSP主程序如图3所示。

本发明的主要技术难点及解决办法：

3.1模拟中频转换成便于传输的数字中频信号

比较以往的一根射频线传输中频的不同，本发明采用LVDS技术传输数字中频。大致方法如下；

采用FPGA+LVDS控制器实现，采用CMOS输出的4通道12位A/D转换器位，经FPGA进行下变频后抽取从而组帧变换成数字中频发送至LVDS控制器。反之，下行信号的过程，经LVDS控制器送到FPGA解帧后下变频内插后变换成数字中频送14位D/A转换器从而出模拟中频信号给信道。

3.2确保用LVDS总线传输数字中频信号的正确机制

由于信号在总线上传输的速率很高，如何保证其能够正确的发射接收。

本发明确保正确传输的机制大致是这样的：①采用CRC校验机制，接收到数据后都要进行CRC校验②采用发送同时LOOPBACK环流检测的方式，确保信号正确发送出去。③采用10Mbps的LVDS同步串口传送同步指示及在不同步时传送强制同步LOCK信号，使得720Mbps的LVDS总线再次同步从而实现自恢复同步的过程控制。

3.3LVDS总线传输电路设计

由于LVDS总线的传输速率达到720Mbps，对PCB布线等方面要求特别高。

本发明考虑了传输线阻抗设计、端接匹配、差分信号布线，同时考虑了布板布线的对LVDS传输线的影响。FPGA片内的数控阻抗(Digitally Controlled Impedance)，在FPGA+LVDS部分实现端接匹配。这样做不仅以方便修改端接阻抗值大小，使端接电阻很好地匹配，而且端接电阻与接收端非常靠近。

3.4LVDS差分电缆的选择

在LVDS传输电路设计当中应当选用适合差分信号的高速接插件，接插件的特征参数能够与LVDS信号阻抗匹配，通过接插件的信号畸变很小；LVDS信号的电压摆幅只有350mV，为电流驱动的差分信号工作方式，最长的传输距离可以达到10m以上。为了确保信号在传输线中传播时，不受反射信号的影响，LVDS信号要求传输线阻抗受控，差分阻抗为100欧。

本发明采用平衡电缆实现长距离传输，然而，由于LVDS特殊的阻抗匹配要求和极低的时序偏置要求，传统的电缆不能用于LVDS数据传输。

试验证实差分同轴电缆的传输性能最优，其次屏蔽双绞线电缆性能较佳。目前国内比较容易采购的是屏蔽双绞电缆，矩距离(大约0.5m)应用时CAT3平衡双绞线电缆效果最佳。而高于0.5m以及数据率大于500MHz时，CAT5平衡电缆效果最好。最后，如果上述电缆都没有，可采用漆包线双绞的形式每1毫米缠绕6圈，可有效传输1米的距离。

从试验情况看，本发明采用的是LVDS总线传输数字中频的方法，相对模拟中频的传输，实现数字中频的传输后，抗干扰性能提高了，实现了模块化设计的理念；采用总线协议的传输方式，软件实现了可重构，升级方便。明显地区性提高了中频的传输能力，实现软件无线电台中频数字化设计的要求，进而提升了通信的抗干扰能力，增强了通信系统的实际应用范围和灵活应用能力。

本发明是一项针对带有中频通信装备的实用成果，已在试验中使用，在中频通信抗干扰装备研究和应用上得到了验证，对提升通信装备的抗干扰性能，具有重要意义。

Claims

1.LVDS低摆幅差分信号总线技术传输数字中频的方法，前端中频采样处理单元是AD芯片、DSP和FPGA控制芯片组构成的，AD芯片的控制由DSP和FPGA配合的方式进行的；基带处理是在FPGA内部处理；LVDS差分传输控制单元是由LVDS驱动芯片+FPGA芯片控制组成，其控制由FPGA内部软件实现，由FPGA和LVDS驱动芯片构成的控制器实现双向数据传输，LVDS差分传输控制单元还包括信号处理板和信道板，设有并/串转换发送模块和串/并转换接收模块，两块板通过平衡变换差分电缆连接；此外，在信号处理板上，DSP处理机通过外部总线向FPGA发送缓存区内写入数据，FPGA通过DSP的主机口完成与DSP存储空间的数据交换。在信道板上，FPGA通过LVDS控制器和信号处理板进行数据交换；在收信工作时，将模拟中频信号经高速A/D采样后的数字信号经中频数字化处理后通过外部总线输出到FPGA缓冲存储器内，在FPGA内完成数据的组帧解帧转换控制，并通过LVDS控制器接口经差分平衡输出到信号处理板；在发信工作时，数据通过平衡电缆传输至信道接收板，在信道接收板内，数据经串/并转换后，送至DSP接口控制电路进行中频数据解调。

2.根据权利要求1所述的LVDS低摆幅差分信号总线技术传输数字中频的方法，其特征是中频信号的处理经高速A/D采样后，进行数字下变频、抽取，其输出的I、Q信号用于差分传输提高信道抗干扰。

3.根据权利要求1所述的LVDS低摆幅差分信号总线技术传输数字中频的方法，其特征是增加一个抗干扰差分通道。

4.LVDS低摆幅差分信号总线技术传输数字中频的装置，整个硬件系统包括4个部分构成，一个是DSP处理装置，包括1片DSP芯片及EEPROM、SDRAM等；二是FPGA器件；三是LVDS器件；四是AD和DA及外围控制电路等，LVDS器件包括LVDS控制器、前端中频采样处理及基带处理和基带LVDS差分传输控制器单元，中频采样及基带处理及LVDS差分控制器单元基本的单元是DSP、FPGA芯片组和LVDS驱动芯片构成。FPGA器件和LVDS器件构成LVDS差分控制单元，LVDS驱动芯片构成的控制器实现双向数据传输，LVDS差分传输控制单元还包括信号处理板和信道板，设有并/串转换发送模块和串/并转换接收模块，两块板通过平衡变换差分电缆连接；LVDS差分控制单元采用3.3V供电电压。