CN102262604B - 一种并发访问方法、系统及接口装置 - Google Patents

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Abstract

本发明提供一种并发访问方法、系统及接口装置。所述并发访问系统包括：主设备、接口装置和多个从设备，所述主设备通过数据总线与所述接口装置连接，所述接口装置通过多条SPI总线分别与每个从设备连接，其中：所述主设备用于，将所述多个从设备的串行数据按照时钟周期转换为并行数据后，通过所述数据总线输出到所述接口装置，以及，将用于对所述多个从设备进行选择的片选数据通过所述数据总线输出到所述接口装置；所述接口装置用于，将所述并行数据和所述片选数据转换为电平信号后，通过相应的SPI总线输出到相应的从设备。依照本发明，能够提高SPI接口上挂接多个设备时的访问效率。

Description

一种并发访问方法、系统及接口装置
技术领域
本发明涉及嵌入式系统设计领域，更具体的说，是一种在现有SPI接口技术上，实现嵌入式CPU对一组从设备进行并发访问的方法、系统及接口装置。
背景技术
串行外围设备接口(Serial Peripheral Interface，SPI)是一种应用于电子技术领域的串行传输接口，目前在嵌入式系统的设计中有广泛的应用。通常的SPI接口是由4种逻辑信号组成，分别为：时钟信号SCLK；主设备输出、从设备输入信号MOSI；主设备输入、从设备输出信号MISO；片选信号SS。SPI接口传输数据的原理是：主设备在时钟信号SCLK驱动下通过MOSI给从设备发送数据，同时在MISO上采集从设备传输给主设备的数据，通过SS可以输出片选信号实现从设备的多选一。其中，SPI接口的串行时钟频率通常在1～70MHz。
很多设计中，系统中会存在多个从设备，主设备需要通过SPI对一组相同的从设备进行访问。一种典型的应用场景是主CPU(Host CPU)通过SPI接口对一组处理数据的芯片进行寄存器配置和状态轮询等操作。在通常的SPI接口设计中，Host CPU可以对相应从设备输出片选信号，选中之后单独进行数据传输，完成之后选择下一个，直到所有从设备都被遍历一次。假设SPI时钟频率为Fsclk，SPI上挂接的设备数为N，一次传输的比特数为Nb，总共传输花费的时间估算有N*(1/Fsclk)*Nb。实际应用中，当设备组的数量比较庞大，访问比较频繁时，系统在SPI访问上的时间花销会显得非常巨大，特别是对那种使用Host CPU的IO管脚产生SPI时序的设计，对系统性能会有比较明显的影响。
尽管SPI接口的访问频率可以到70MHz左右，但不能通过无限提高SPI的时钟频率来提高访问效率，因为实际上运行的频率会受到诸多条件限制，运行的频率通常会在10MHz以下。基于这个问题，开发一种并发的SPI访问系统就显得很有必要。
发明内容
本发明的目的在于提供一种并发访问方法、系统及接口装置，以提高SPI接口上挂接多个设备时的访问效率。
为实现上述目的，本发明提供技术方案如下：
一种并发访问系统，包括主设备、接口装置和多个从设备，所述主设备通过数据总线与所述接口装置连接，所述接口装置通过多条SPI总线分别与每个从设备连接，其中：
所述主设备用于，将所述多个从设备的串行数据按照时钟周期转换为并行数据后，通过所述数据总线输出到所述接口装置，以及，将用于对所述多个从设备进行选择的片选数据通过所述数据总线输出到所述接口装置；
所述接口装置用于，将所述并行数据和所述片选数据转换为电平信号后，通过相应的SPI总线输出到相应的从设备。
上述的并发访问系统，其中：
所述接口装置还用于，从所述SPI总线上采集各从设备输出的电平信号，并将所述电平信号转换为输入数据；
所述主设备还用于，通过所述数据总线从所述接口装置中获取所述输入数据，并将多个时钟周期的所述输入数据转换为各从设备的串行数据。
上述的并发访问系统，其中，所述接口装置包括：
多个MOSI端口，每个MOSI端口与一个从设备的MOSI端口连接；
多个MISO端口，每个MISO端口与一个从设备的MISO端口连接；
多个SS端口，每个SS端口与一个从设备的SS端口连接；
输出寄存器，用于存储所述并行数据，其每个比特位对应一个从设备；
输入寄存器，用于存储所述输入数据，其每个比特位对应一个从设备；
片选寄存器，用于存储所述片选数据，其每个比特位对应一个从设备；
逻辑转换单元，用于将所述并行数据转换为电平信号后通过MOSI端口输出，将所述片选数据转换为电平信号后通过SS端口输出，将从MISO端口采集的电平信号转换为所述输入数据。
上述的并发访问系统，其中，所述主设备包括提供时钟信号的SCLK端口，所述SCLK端口与每个从设备的SCLK端口连接。
上述的并发访问系统，其中：所述接口装置包括提供时钟信号的SCLK端口，所述SCLK端口与每个从设备的SCLK端口连接，所述时钟信号由所述主设备通过所述数据总线传输到所述接口装置的SCLK端口。
上述的并发访问系统，其中，所述主设备为CPU，所述接口装置为CPLD。
一种接口装置，与主设备通过数据总线连接，用于主设备对多个从设备的并发访问，所述接口装置包括：
多个MOSI端口，每个MOSI端口与一个从设备的MOSI端口连接；
多个SS端口，每个SS端口与一个从设备的SS端口连接；
输出寄存器，用于存储所述主设备通过所述数据总线输出的多个从设备的并行数据，其每个比特位对应一个从设备；
片选寄存器，用于存储所述主设备通过所述数据总线输出的用于对多个从设备进行选择的片选数据，其每个比特位对应一个从设备；
逻辑转换单元，用于将所述并行数据转换为电平信号后通过MOSI端口输出，将所述片选数据转换为电平信号后通过SS端口输出。
上述的接口装置，其中，还包括：
多个MISO端口，每个MISO端口与一个从设备的MISO端口连接；
输入寄存器，用于存储输入数据，其每个比特位对应一个从设备；
所述逻辑转换单元还用于：将从MISO端口采集的电平信号转换为所述输入数据。
上述的接口装置，其中，还包括：
提供时钟信号的SCLK端口，所述SCLK端口与每个从设备的SCLK端口连接，所述时钟信号由所述主设备通过所述数据总线传输到所述接口装置的SCLK端口。
一种并发访问方法，应用于包括主设备、接口装置和多个从设备的系统中，所述主设备通过数据总线与所述接口装置连接，所述接口装置通过多条SPI总线分别与每个从设备连接，所述方法包括：
所述主设备将所述多个从设备的串行数据按照时钟周期转换为并行数据后，通过所述数据总线输出到所述接口装置，并将用于对所述多个从设备进行选择的片选数据通过所述数据总线输出到所述接口装置；
所述接口装置将所述并行数据和所述片选数据转换为电平信号后，通过相应的SPI总线输出到相应的从设备。
上述的并发访问方法，其中，还包括：
所述接口装置从所述SPI总线上采集各从设备输出的电平信号，并将所述电平信号转换为输入数据；
所述主设备通过所述数据总线从所述接口装置中获取所述输入数据，并将多个时钟周期的所述输入数据转换为各从设备的串行数据。
与现有的SPI传输方法相比，本发明在主设备和从设备之间增加了一接口装置，所述接口装置通过数据总线与所述主设备连接，并通过多条SPI总线分别与每个从设备连接，充分利用了主设备数据总线的宽度优势和运算能力，使得主设备能够通过所述接口装置对一组从设备进行并发的访问，访问效率得到了显著的提高。本发明同时也保留了对单个从设备的访问能力，适合多种应用场景的需要。
附图说明
图1是本发明的并发访问系统的结构示意图；
图2是本发明的并发访问系统的一个具体实例示意图；
图3是图2所示的并发访问系统的工作流程示意图；
图4是图2所示的并发访问系统中数据转换方式示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图及具体实施例对本发明进行详细描述。
通过分析CPU对数据处理芯片组的访问特点，可以发现，CPU的访问需求大都是批量/并发的。也就是说，CPU总是在同一时间需要对所有的数据处理芯片发起相同的操作。例如某个时间，CPU需要发起一个对所有芯片的状态轮询操作，然后根据这个读到的状态，决定是否需要接着读芯片传输出来的数据。如果能将这些批量/并发的访问放在一个SPI访问周期里进行，将会极大提高访问效率，本发明实施例就是根据这个理论来设计的。
图1是本发明实施例的并发访问系统的结构示意图，参照图1，所述并发访问系统包括：主设备1、接口装置3和多个从设备5，所述主设备1通过数据总线2与所述接口装置3连接，所述接口装置3通过多条SPI总线4分别与每个从设备5连接。
所述主设备1可以是CPU或者微控制器等，所述从设备5是通过SPI与所述主设备1通信的外围芯片，所述接口装置3可以采用可编程逻辑器件(Complex Programmable LogicDevice，CPLD)实现，在应用中也可以采用微处理器、数字信号处理芯片等具有可编程功能的芯片加上适当的外围辅助电路来代替所述CPLD。
所述主设备1中包括数据转换模块、片选信号产生模块和时钟信号产生模块。所述数据转换模块能够将所述多个从设备5的串行数据按照时钟周期转换为并行数据，还能够将多个时钟周期的各从设备5的输入数据转换为各从设备5的串行数据；所述片选信号产生模块能够产生用于对所述多个从设备5进行选择的片选数据；所述时钟信号产生模块用于产生时钟信号。所述主设备1支持数据访问总线，能够通过数据总线2将所述并行数据和所述片选数据发送到所述接口装置3，并通过所述数据总线2从所述接口装置中4获取各从设备5的输入数据。
所述接口装置3提供一组寄存器供所述主设备1访问，并提供逻辑转换单元来完成数据信号(包括所述并行数据和所述片选数据)到电平信号的逻辑转换，以及，完成从MISO信号线上采集到的电平信号转换为输入数据的工作，实现寄存器的比特位与SPI的MISO/MOSI/SS信号线状态进行透传。其中，寄存器的每一个比特为对应一个所述从设备5。
所述接口装置3通过多条SPI总线4分别与每个从设备5连接，每条SPI总线4均具有MISO信号线、MOSI信号线和SS信号线。每个从设备5均具有MISO端口、MOSI端口、SS端口和SCLK端口。相应地，所述接口装置3还包括：多个MOSI端口，每个MOSI端口与一个从设备5的MOSI端口连接；多个MISO端口，每个MISO端口与一个从设备5的MISO端口连接；多个SS端口，每个SS端口与一个从设备5的SS端口连接。
如果时钟信号直接由所述主设备1输出到所述从设备5，则所有从设备5的SCLK端口均与所述主设备1的SCLK端口连接；如果时钟信号是由所述主设备1控制所述接口装置3输出到所述从设备5，则所述接口装置3还包括一个SCLK端口，所有从设备5的SCLK端口均与所述接口装置3的SCLK端口连接。
上述并发访问系统的一个基本工作流程如下：
主设备将用于对所述多个从设备进行选择的片选数据通过所述数据总线输出到所述接口装置；
主设备将所述多个从设备的串行数据按照时钟周期转换为并行数据后，通过所述数据总线输出到所述接口装置；
所述接口装置将所述并行数据和所述片选数据转换为电平信号后，通过相应的SPI总线输出到相应的从设备；
所述接口装置从所述SPI总线上采集各从设备输出的电平信号，并将所述电平信号转换为输入数据；
所述主设备通过所述数据总线从所述接口装置中获取所述输入数据，并将多个时钟周期的所述输入数据转换为各从设备的串行数据。
图2是本发明的并发访问系统的一个具体实例示意图。参照图2，在本具体实例中，主设备为CPU，接口装置为CPLD，CPU通过数据总线(Host Bus)与CPLD连接，CPLD提供给CPU三组SPI逻辑转换寄存器，分别为：输出寄存器DataOutReg N(R/W)、输入寄存器DataInRegN(RO)和片选寄存器SSReg N(R/W)。能够并行访问的SPI从设备数由CPU数据总线位宽W(也是寄存器的位宽)和每组寄存器的寄存器数目N决定，为N*W，其中，N与W均为大于1的整数。寄存器组的一个比特位，分别组合成为数据信号DataOutReg[0:(N*W-1)]，DataInReg[0:(N*W-1)]，SSReg[0:(N*W-1)]，每个比特位分别对应一个从设备的相应SPI信号线。
CPLD提供逻辑转换，将DataOutReg[0:(N*W-1)]的每个bit位转换成高低电平，输出到每个从设备对应的MOSI上；将从设备的MISO上的电平值采集输入到DataInReg[0:(N*W-1)]的每个bit位上；将SSReg[0:(N*W-1)]的每个bit位转换成高低电平，输出到每个从设备对应的SS上。
CPU通过通用输入输出(GPIO)端口或者控制CPLD产生统一的SPI时钟信号，输出到从设备。
图3是图2所示的并发访问系统的工作流程示意图。参照图3，包括如下步骤：
步骤301：当CPU发起一个并发访问时，将原始数据序列D转换为数据序列B；
本步骤中，数据转换方式如图4所示，图中变量说明如下：
D：需要传输的原始数据
Wd：需要传输的原始数据的bit长度
B：转换后的数据
N：CPLD每个寄存器组中寄存器的数量
W：CPU到CPLD数据总线的位宽(也是CPLD寄存器的位宽)。
步骤302：CPU将片选信号组合成N个W位宽的数字，通过数据总线写入SSReg寄存器组对应的每个寄存器中，以选定要访问的从设备；
步骤303：CPU将在一个时钟周期需要发送到从设备组的数据Bn，通过数据总线写入DataOutReg寄存器组对应的每个寄存器中；
步骤304：CPU输出一个时钟信号，数据Bn被并行地送到从设备，同时从设备传回来的数据也被采集进入DataInReg寄存器组；
本步骤中，数据Bn被并行地送到从设备是指，CPLD将数据Bn的每个bit值转换为并行的电平信号，输出到每个从设备对应的MOSI信号线上。
本步骤中，CPLD还在时钟驱动下采集所有MISO的电平信号，将电平信号转换为输入数据后存入DataInReg寄存器组，以供CPU读取。
步骤305：CPU从DataInReg寄存器组中读入一组数据，完成一个时钟周期的数据传输；
步骤306：判断是否传输完成，若是，进入步骤307，若否，返回步骤303，执行对下一组数据Bn+1的操作；
步骤307：CPU对SSReg寄存器组进行设置，使所有片选无效；
步骤308：CPU对每次读到的DataInReg[0:(N*W-1)]比特位进行拆分组合，得到各从设备传到CPU的二进制数据，组合方式为图4所示方式的逆过程，这里不做赘述。
至此，CPU完成了对各从设备的并发访问。
与现有的SPI传输方法相比，本发明实施例在主设备和从设备之间增加了一接口装置，所述接口装置通过数据总线与所述主设备连接，并通过多条SPI总线分别与每个从设备连接，充分利用了主设备数据总线的宽度优势和运算能力，使得主设备能够通过所述接口装置对一组从设备进行并发的访问，访问效率得到了显著的提高。本发明实施例同时也保留了对单个从设备的访问能力，适合多种应用场景的需要。
最后应当说明的是，以上实施例仅用以说明本发明的技术方案而非限制，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神范围，其均应涵盖在本发明的权利要求范围当中。

Claims (9)

1.一种并发访问系统，其特征在于，包括主设备、接口装置和多个从设备，所述主设备通过数据总线与所述接口装置连接，所述接口装置通过多条SPI总线分别与每个从设备连接，其中：
所述主设备用于，将所述多个从设备的串行数据按照时钟周期转换为并行数据后，通过所述数据总线输出到所述接口装置，以及，将用于对所述多个从设备进行选择的片选数据通过所述数据总线输出到所述接口装置；
所述接口装置用于，将所述并行数据和所述片选数据转换为电平信号后，通过相应的SPI总线输出到相应的从设备；
所述接口装置还用于，从所述SPI总线上采集各从设备输出的电平信号，并将所述电平信号转换为输入数据；
所述主设备还用于，通过所述数据总线从所述接口装置中获取所述输入数据，并将多个时钟周期的所述输入数据转换为各从设备的串行数据。
2.如权利要求1所述的并发访问系统，其特征在于，所述接口装置包括：
多个MOSI端口，每个MOSI端口与一个从设备的MOSI端口连接；
多个MISO端口，每个MISO端口与一个从设备的MISO端口连接；
多个SS端口，每个SS端口与一个从设备的SS端口连接；
输出寄存器，用于存储所述并行数据，其每个比特位对应一个从设备；
输入寄存器，用于存储所述输入数据，其每个比特位对应一个从设备；
片选寄存器，用于存储所述片选数据，其每个比特位对应一个从设备；
逻辑转换单元，用于将所述并行数据转换为电平信号后通过MOSI端口输出，将所述片选数据转换为电平信号后通过SS端口输出，将从MISO端口采集的电平信号转换为所述输入数据。
3.如权利要求2所述的并发访问系统，其特征在于：
所述主设备包括提供时钟信号的SCLK端口，所述SCLK端口与每个从设备的SCLK端口连接。
4.如权利要求2所述的并发访问系统，其特征在于：
所述接口装置包括提供时钟信号的SCLK端口，所述SCLK端口与每个从设备的SCLK端口连接，所述时钟信号由所述主设备通过所述数据总线传输到所述接口装置的SCLK端口。
5.如权利要求1所述的并发访问系统，其特征在于：
所述主设备为CPU，所述接口装置为CPLD。
6.一种接口装置，与主设备通过数据总线连接，用于主设备对多个从设备的并发访问，其特征在于，所述接口装置包括：
多个MOSI端口，每个MOSI端口与一个从设备的MOSI端口连接；
多个SS端口，每个SS端口与一个从设备的SS端口连接；
输出寄存器，用于存储所述主设备通过所述数据总线输出的多个从设备的并行数据，其每个比特位对应一个从设备；
片选寄存器，用于存储所述主设备通过所述数据总线输出的用于对多个从设备进行选择的片选数据，其每个比特位对应一个从设备；
逻辑转换单元，用于将所述并行数据转换为电平信号后通过MOSI端口输出，将所述片选数据转换为电平信号后通过SS端口输出。
7.如权利要求6所述的接口装置，其特征在于，还包括：
多个MISO端口，每个MISO端口与一个从设备的MISO端口连接；
输入寄存器，用于存储输入数据，其每个比特位对应一个从设备；
所述逻辑转换单元还用于：将从MISO端口采集的电平信号转换为所述输入数据。
8.如权利要求7所述的接口装置，其特征在于，还包括：
提供时钟信号的SCLK端口，所述SCLK端口与每个从设备的SCLK端口连接，所述时钟信号由所述主设备通过所述数据总线传输到所述接口装置的SCLK端口。
9.一种并发访问方法，应用于包括主设备、接口装置和多个从设备的系统中，所述主设备通过数据总线与所述接口装置连接，所述接口装置通过多条SPI总线分别与每个从设备连接，其特征在于，所述方法包括：
所述主设备将所述多个从设备的串行数据按照时钟周期转换为并行数据后，通过所述数据总线输出到所述接口装置，并将用于对所述多个从设备进行选择的片选数据通过所述数据总线输出到所述接口装置；
所述接口装置将所述并行数据和所述片选数据转换为电平信号后，通过相应的SPI总线输出到相应的从设备；
所述并发访问方法还包括：
所述接口装置从所述SPI总线上采集各从设备输出的电平信号，并将所述电平信号转换为输入数据；
所述主设备通过所述数据总线从所述接口装置中获取所述输入数据，并将多个时钟周期的所述输入数据转换为各从设备的串行数据。
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