TWI812194B - 序列周邊介面相容性擴展切換方法與使用其之嵌入式系統 - Google Patents

序列周邊介面相容性擴展切換方法與使用其之嵌入式系統 Download PDF

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Abstract

本發明關於一種序列周邊介面相容性擴展切換方法與使用其之嵌入式系統，此序列周邊介面相容性擴展切換方法包括：對序列周邊介面處理器進行一啟動重置；對序列周邊介面處理器的序列周邊介面主裝置輸出從裝置輸入資料端、序列周邊介面主裝置輸出從裝置輸入資料端以及序列周邊介面時脈端至少其中之一，給予一第一邏輯電壓；以及根據外部操作時脈，透過序列周邊介面處理器的一序列周邊介面埠傳送或接收資料。

Description

序列周邊介面相容性擴展切換方法與使用其之嵌入式系統
本發明係關於一種序列周邊介面之應用技術，更進一步來說，本發明係關於一種序列周邊介面相容性擴展切換方法與使用其之嵌入式系統。
SPI是Serial Peripheral Interface的縮寫,中文意思是序列周邊介面，此介面是由Motorola公司設計發展的高速同步串列介面，原先是應用在其68xx系列的8位元處理器上，用以連接類比數位轉換器(ADC)、數位類比轉換器(DAC)、電子抹除式可複寫唯讀記憶體(EEPROM)、通訊傳輸積體電路……等週邊晶片。由於具備有低接腳數、結構單純、傳輸速度快、簡單易用…… 等特性，目前已經成為業界慣用標準。不只是單晶片微控制器上有，許多新的系統單晶片(SoC)直接就支援多組序列周邊介面，甚至普及到連模組化的產品(如手機用的液晶顯示模組(序列數位介面)、相機模組)及3C產品(如數位相機用的記憶卡)也都是使用序列周邊介面。
第1圖繪示為先前技術的序列周邊介面系統之系統方塊圖。請參考第1圖，此序列周邊介面系統包括一序列周邊介面處理器101、一序列周邊介面儲存裝置102以及週邊裝置103。由於晶片短缺，目前多數產品採用非內建記憶體的處理器，而使用者程式(User Code)與資源(Resource)完全被放置在外部序列周邊介面儲存裝置102的架構，在此實施例中，序列周邊介面處理器101是做為主控晶片，透過序列周邊介面(Serial Peripheral Interface)的介面從外部序列周邊介面處理器101讀取使用者程式(User Code)與資源(Resource)。
由於少了內部記憶體，不僅降低了晶片成本，更可以將省下的空間用來擴展輸入輸出(I/O)的特殊功能(例如：2nd SPI,UART,觸控感測,…etc.)，而由於具備功能豐富，使得序列周邊介面處理器101經常被考慮做為另一顆主控晶片的附屬，提供輸入輸出(I/O)或是功能的延伸，如第2圖所示，第2圖繪示為先前技術的序列周邊介面系統之系統方塊圖。此序列周邊介面系統包 括一外部處理器201、一序列周邊介面處理器101以及週邊裝置103。
然而因為外部處理器201必須以序列周邊介面從設備(SPI slave)的角色提供序列周邊介面處理器101所需要執行的程式，且序列周邊介面處理器101的時脈(SPI Clock)最慢的頻率為5MHz，這表示外部處理器201僅有0.2uS左右的時間來判斷序列周邊介面處理器101所發出的記憶體位址(memory address)並準備好對應的資料提供給序列周邊介面處理器101，這嚴重的限制了外部處理器201的硬體規格，若無法即時解析序列周邊介面處理器101所發出的序列周邊介面命令(SPI command)與記憶體位址(memory address)並提供資料，序列周邊介面處理器101將無法被考慮作為延伸IO與功能的使用。
本發明的一目的在於提出一種序列周邊介面相容性擴展切換方法與使用其之嵌入式系統，此序列周邊介面可以判斷並切換主裝置與從裝置，使其他晶片可工作在序列周邊介面主裝置模式下，降低其他晶片的硬體與效能(performance)門檻。
本發明提出一種嵌入式系統，此嵌入式系 統包括一主控中央處理單元以及序列周邊介面設備。此主控中央處理單元包括一序列周邊介面埠，此序列周邊介面埠包括一序列周邊介面主裝置輸出從裝置輸入資料端、一序列周邊介面主裝置輸入從裝置輸出資料端、一序列周邊介面時脈端以及一序列周邊介面致能端。序列周邊介面設備包括一序列周邊介面處理器。此序列周邊介面處理器包括至少一第一序列周邊介面埠，其中，此第一序列周邊介面埠包括一第一序列周邊介面主裝置輸出從裝置輸入資料端、一第一序列周邊介面主裝置輸入從裝置輸出資料端、一第一序列周邊介面時脈端以及一第一序列周邊介面致能端。
第一序列周邊介面主裝置輸出從裝置輸入資料端耦接主控中央處理單元的序列周邊介面主裝置輸出從裝置輸入資料端。第一序列周邊介面主裝置輸入從裝置輸出資料端耦接主控中央處理單元的序列周邊介面主裝置輸入從裝置輸出資料端。第一序列周邊介面時脈端耦接主控中央處理單元的序列周邊介面時脈端。第一序列周邊介面致能端耦接主控中央處理單元的序列周邊介面致能端。主控中央處理單元具有一第一操作時脈，序列周邊介面處理器具有一第二操作時脈。當第一序列周邊介面致能端為禁能，序列周邊介面處理器偵測第一序列周邊介面主裝置輸出從裝置輸入資料端、第一序列周邊介面主裝置輸入從 裝置輸出資料端以及該第一序列周邊介面時脈端至少其中之一為一第一邏輯電壓時，將序列周邊介面處理器的第一序列周邊介面埠設置為從裝置，藉此，根據主控中央處理單元所輸出的第一操作時脈，序列周邊介面處理器由主控中央處理單元的序列周邊介面主裝置輸出從裝置輸入資料端接收資料。
本發明另外提出一種序列周邊介面相容性擴展切換方法，適用於一嵌入式系統，此序列周邊介面相容性擴展切換方法包括：提供一主控中央處理單元，具有一第一操作時脈；提供一序列周邊介面處理器，具有一第二操作時脈；對該序列周邊介面處理器進行一啟動重置；對該序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸出從裝置輸入資料端、該序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸入從裝置輸出資料端以及該序列周邊介面處理器的序列周邊介面埠的序列周邊介面時脈端的至少其中之一，給予一第一邏輯電壓；以及根據該第一操作時脈，透過該序列周邊介面處理器的一序列周邊介面埠傳送或接收資料。
本發明另外提出一種序列周邊介面相容性擴展切換方法，適用於一嵌入式系統，此序列周邊介面相容性擴展切換方法包括：提供一主控中央處理單元，具有一第一操作時脈；提供一序列周邊介面處理器，具有一第 二操作時脈；當該序列周邊介面處理器進行一啟動重置時，判斷該序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸出從裝置輸入資料端、該序列周邊介面處理器的序列周邊介面埠的序列周邊介面主裝置輸入從裝置輸出資料端以及該序列周邊介面處理器的序列周邊介面埠的序列周邊介面時脈端的至少其中之一之邏輯電壓；以及當上述該序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸出從裝置輸入資料端、該序列周邊介面處理器的序列周邊介面埠的序列周邊介面主裝置輸入從裝置輸出資料端以及該序列周邊介面處理器的序列周邊介面埠的序列周邊介面時脈端的至少其中之一為一第一邏輯電壓，根據該第一操作時脈，透過該序列周邊介面處理器的一序列周邊介面埠傳送或接收資料。
依照本發明較佳實施例所述之序列周邊介面相容性擴展切換方法與使用其之嵌入式系統，上述序列周邊介面處理器更包括一第二序列周邊介面埠，此第二序列周邊介面埠包括一第二序列周邊介面主裝置輸出從裝置輸入資料端、一第二序列周邊介面主裝置輸入從裝置輸出資料端、一第二序列周邊介面時脈端以及多個第二序列周邊介面致能端。在一較佳實施例中，上述第二序列周邊介面埠更耦接多個從週邊裝置，第I個週邊裝置耦接第I個第二序列周邊介面致能端，其中，I為自然數，I小於等 於第二序列周邊介面致能端的數目。
依照本發明較佳實施例所述之序列周邊介面相容性擴展切換方法與使用其之嵌入式系統，上述序列周邊介面處理器更包括一重置接腳，其中，當對該序列周邊介面處理器進行啟動重置時，該主控中央處理單元輸出一重置訊號給該重置接腳，並且，在該主控中央處理單元的該序列周邊介面主裝置輸出從裝置輸入資料端、該主控中央處理單元的該序列周邊介面主裝置輸入從裝置輸出資料端以及該主控中央處理單元的該序列周邊介面時脈端的至少其中之一輸出該第一邏輯電壓。
依照本發明較佳實施例所述之序列周邊介面相容性擴展切換方法與使用其之嵌入式系統，上述嵌入式系統包括多數個序列周邊介面設備，每一序列周邊介面設備包括序列周邊介面處理器，序列周邊介面處理器包括一第一序列周邊介面埠以及一第三序列周邊介面埠，其中，序列周邊介面處理器第一序列周邊介面埠包括一第一序列周邊介面主裝置輸出從裝置輸入資料端、第一序列周邊介面主裝置輸入從裝置輸出資料端、一第一序列周邊介面時脈端以及一第一序列周邊介面致能端。上述序列周邊介面處理器第三序列周邊介面埠包括一第三序列周邊介面主裝置輸出從裝置輸入資料端、一第三序列周邊介面主裝置輸入從裝置輸出資料端、一第三序列周邊介面時脈端以 及一第三序列周邊介面致能端。
在一較佳實施例中，第J+1個序列周邊介面設備的序列周邊介面處理器之第一序列周邊介面埠的第一序列周邊介面主裝置輸出從裝置輸入資料端耦接第J個序列周邊介面設備的序列周邊介面處理器之第三序列周邊介面埠的第三序列周邊介面主裝置輸出從裝置輸入資料端。第J+1個序列周邊介面設備的序列周邊介面處理器之第一序列周邊介面埠的第一序列周邊介面主裝置輸入從裝置輸出資料端耦接第J個序列周邊介面設備的序列周邊介面處理器之第三序列周邊介面埠的第三序列周邊介面主裝置輸入從裝置輸出資料端。第J+1個序列周邊介面設備的序列周邊介面處理器之第一序列周邊介面埠的第一序列周邊介面時脈端耦接第J個序列周邊介面設備的序列周邊介面處理器之第三序列周邊介面埠的第三序列周邊介面時脈端。第J+1個序列周邊介面設備的序列周邊介面處理器之第一序列周邊介面埠的第一序列周邊介面致能端耦接第J個序列周邊介面設備的序列周邊介面處理器之第三序列周邊介面埠的第三序列周邊介面致能端，其中，J為自然數，J小於序列周邊介面設備的數目。
依照本發明較佳實施例所述之序列周邊介面相容性擴展切換方法與使用其之嵌入式系統，上述每一序列周邊介面設備的序列周邊介面處理器更包括一重置接 腳，其中，當該嵌入式系統啟動時，第J個序列周邊介面設備的序列周邊介面處理器輸出一重置訊號給第J+1個序列周邊介面設備的序列周邊介面處理器的重置接腳，並且，在第J個序列周邊介面設備的序列周邊介面處理器的該第三序列周邊介面主裝置輸出從裝置輸入資料端以及第J個序列周邊介面設備的序列周邊介面處理器的該第三序列周邊介面主裝置輸出從裝置輸入資料端以及第J個序列周邊介面設備的序列周邊介面處理器的該第三序列周邊介面時脈端至少其中之一輸出該第一邏輯電壓。
依照本發明較佳實施例所述之序列周邊介面相容性擴展切換方法與使用其之嵌入式系統，上述序列周邊介面處理器的第一序列周邊介面埠之第一序列周邊介面主裝置輸出從裝置輸入資料端耦接一第二邏輯電壓維持電路，其中，當該第一序列周邊介面主裝置輸出從裝置輸入資料端所耦接的電路為高阻抗時，該序列周邊介面處理器的第一序列周邊介面埠之第一序列周邊介面主裝置輸出從裝置輸入資料端被設為一第二邏輯電壓。在一較佳實施例中，上述序列周邊介面處理器的第一序列周邊介面埠之第一序列周邊介面主裝置輸入從裝置輸出資料端耦接一第二邏輯電壓維持電路，其中，當該第一序列周邊介面主裝置輸入從裝置輸出資料端所耦接的電路為高阻抗時，該序列周邊介面處理器的第一序列周邊介面埠之第一序列周邊 介面主裝置輸入從裝置輸出資料端被設為一第二邏輯電壓。
本發明的精神在於利用判斷序列周邊介面輸出入接腳在未被選定時的邏輯狀態，判斷序列周邊介面處理器是否轉換工的模式為主裝置模式或從裝置模式，藉此，當序列周邊介面處理器耦接其他控制晶片時，使其他晶片可工作在序列周邊介面主裝置模式下，降低所耦接的其他晶片的硬體與效能(performance)門檻。故可以讓裝置相容性更好。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
101:序列周邊介面處理器
102:序列周邊介面儲存裝置
103:週邊裝置
201、601:外部處理器
31:主控中央處理單元
32:序列周邊介面設備
MOSI:序列周邊介面主裝置輸出從裝置輸入資料端
MISO:序列周邊介面主裝置輸入從裝置輸出資料端
CLK1:第一操作時脈
CS:序列周邊介面致能端
321:序列周邊介面處理器
322:週邊設備
CLK2:第二操作時脈
RST:重置訊號
CS1~CS3:第二序列周邊介面致能端
411~413:週邊設備
51-1:序列周邊介面處理器
50:儲存裝置
51-1~51-N、61-1~61-N:序列周邊介面處理器
S700~S703:本發明一較佳實施例的序列周邊介面相容性擴展切換方法的主控中央處理單元的運作流程步驟
S800~S805:本發明一較佳實施例的序列周邊介面相容性擴展切換方法的序列周邊介面處理器的運作流程步驟
第1圖繪示為先前技術的序列周邊介面系統之系統方塊圖。
第2圖繪示為先前技術的序列周邊介面系統之系統方塊圖。
第3圖繪示為本發明一較佳實施例的嵌入式系統的電路方塊圖。
第4圖繪示為本發明一較佳實施例的嵌入式系統的電 路方塊圖。
第5A圖繪示為本發明一較佳實施例的嵌入式系統的電路方塊圖。
第5B圖繪示為本發明一較佳實施例的嵌入式系統的電路方塊圖。
第6A圖繪示為本發明一較佳實施例的嵌入式系統的電路方塊圖。
第6B圖繪示為本發明一較佳實施例的嵌入式系統的電路方塊圖。
第7圖繪示為本發明一較佳實施例的序列周邊介面相容性擴展切換方法的主控中央處理單元的運作流程圖。
第8圖繪示為本發明一較佳實施例的序列周邊介面相容性擴展切換方法的序列周邊介面處理器的運作流程圖。
第3圖繪示為本發明一較佳實施例的嵌入式系統的電路方塊圖。請參考第3圖，此嵌入式系統包括一主控中央處理單元31以及序列周邊介面設備32。此主控中央處理單元31包括一序列周邊介面埠(SPI port)，此序列周邊介面埠包括一序列周邊介面主裝置輸出從裝置 輸入資料端(master out slave in，MOSI)、一序列周邊介面主裝置輸入從裝置輸出資料端(master in slave out，MISO)、一序列周邊介面時脈端(CLK1)以及一序列周邊介面致能端(CS)。
序列周邊介面設備32包括一序列周邊介面處理器321以及週邊設備322。此序列周邊介面處理器321包括一第一序列周邊介面埠，其中，此第一序列周邊介面埠包括一第一序列周邊介面主裝置輸出從裝置輸入資料端(MOSI)、一第一序列周邊介面主裝置輸入從裝置輸出資料端(MISO)、一第一序列周邊介面時脈端(CLK2)以及一第一序列周邊介面致能端(CS)。
序列周邊介面處理器321的第一序列周邊介面主裝置輸出從裝置輸入資料端(MOSI)耦接主控中央處理單元31的序列周邊介面主裝置輸出從裝置輸入資料端(MOSI)。序列周邊介面處理器321的第一序列周邊介面主裝置輸入從裝置輸出資料端(MISO)耦接主控中央處理單元31的序列周邊介面主裝置輸入從裝置輸出資料端(MISO)。序列周邊介面處理器321的第一序列周邊介面時脈端耦接主控中央處理單元31的序列周邊介面時脈端。序列周邊介面處理器321的第一序列周邊介面致能端耦接主控中央處理單元31的序列周邊介面致能端。
在此實施例中，主控中央處理單元31運作 於一第一操作時脈(CLK1)，而序列周邊介面處理器321運作於一第二操作時脈(CLK2)。一般來說，序列周邊介面處理器321的序列周邊介面埠最低運作時脈是5MHz，而主控中央處理單元31則不一定運作在如此高頻。
又，一般序列周邊介面設備32的序列周邊介面處理器321需要收到程式碼才能運行週邊設備322，故在先前技術的作法上，開機後，序列周邊介面處理器321進行完畢啟動重置程序(Power-On Reset)後，便會以5MHz的時脈頻率的運作速度，向主控中央處理單元31要求程式碼資料。然而，在此實施例中，假設主控中央處理單元31的硬體規格並未達到要求，導致主控中央處理單元31並未完成啟動重置程序，或者即便主控中央處理單元31完成啟動重置程序亦無法解析出所要求的資料位址。故在此實施例中，主控中央處理單元31會發出重置訊號RST給序列周邊介面處理器321的重置端，同時，主控中央處理單元31將其序列周邊介面主裝置輸出從裝置輸入資料端(MOSI)以及序列周邊介面主裝置輸入從裝置輸出資料端(MISO)設定為邏輯高電壓。
序列周邊介面處理器321收到重置訊號RST後，會重新進行啟動重置程序。此時，第一序列周邊介面致能端為禁能狀態(一般來說是邏輯高電壓)。由於序列周邊介面規格規定，序列周邊介面致能端為禁能狀態 時，對應的從裝置(Slave)必須將序列周邊介面主裝置輸出從裝置輸入資料端(MOSI)、序列周邊介面主裝置輸入從裝置輸出資料端(MISO)以及序列周邊介面時脈端設定為高阻抗狀態。而預設為主裝置模式(Master mode)的序列周邊介面處理器321的第一序列周邊介面主裝置輸出從裝置輸入資料端(MOSI)以及第一序列周邊介面主裝置輸入從裝置輸出資料端(MISO)皆具有放電電阻。故第一序列周邊介面埠所耦接的裝置為從裝置(Slave)，第一序列周邊介面主裝置輸出從裝置輸入資料端(MOSI)以及第一序列周邊介面主裝置輸入從裝置輸出資料端(MISO)應當檢測到邏輯低電壓。然而，此時，序列周邊介面處理器321的第一序列周邊介面主裝置輸出從裝置輸入資料端(MOSI)以及第一序列周邊介面主裝置輸入從裝置輸出資料端(MISO)檢測到由主控中央處理單元31所輸出的邏輯高電壓，故序列周邊介面處理器321自己將第一序列周邊介面埠設定為從裝置，並且由主控中央處理單元31依照第一運作時脈，傳送程式碼給序列周邊介面處理器321。並且，主控中央處理單元31之後無論傳送或接收資料皆以主控中央處理單元31的第一運作時脈運作。
由上述實施例可以看出，序列周邊介面處理器321對於主控中央處理單元31來說，運作於從裝置 模式(Slave mode)，然而，對於序列周邊介面處理器321所耦接的週邊設備322來說，序列周邊介面處理器321仍是主裝置模式(Master mode)。
上述實施例中，雖然序列周邊介面處理器321的第一序列周邊介面主裝置輸出從裝置輸入資料端(MOSI)以及第一序列周邊介面主裝置輸入從裝置輸出資料端(MISO)具有放電電阻，然所屬技術領域具有通常知識者應當知道，放電電阻除了可以內建在序列周邊介面處理器321內部，也可以耦接在序列周邊介面主裝置輸出從裝置輸入資料端(MOSI)以及第一序列周邊介面主裝置輸入從裝置輸出資料端(MISO)的傳輸線上，故本發明不以此為限。
再者，上述實施例是以第一序列周邊介面主裝置輸出從裝置輸入資料端(MOSI)以及第一序列周邊介面主裝置輸入從裝置輸出資料端(MISO)預設放電到邏輯低電壓做舉例，若從第一序列周邊介面主裝置輸出從裝置輸入資料端(MOSI)以及第一序列周邊介面主裝置輸入從裝置輸出資料端(MISO)檢測到邏輯高電壓則表示序列周邊介面處理器321需被設置為從裝置模式。然而，所屬技術領域具有通常知識者應當知道，若第一序列周邊介面主裝置輸出從裝置輸入資料端(MOSI)以及第一序列周邊介面主裝置輸入從裝置輸出資料端(MISO) 預設充電到邏輯高電壓，設計者亦可以設計主控中央處理單元31從序列周邊介面主裝置輸出從裝置輸入資料端(MOSI)以及序列周邊介面主裝置輸入從裝置輸出資料端(MISO)輸出邏輯低電壓，讓序列周邊介面處理器321判斷並進入從裝置模式。此為設計上的選擇，故本發明並不以邏輯高電壓或邏輯低電壓為限。
另外，上述實施例中，雖然在實施例中，序列周邊介面處理器321的第一序列周邊介面主裝置輸出從裝置輸入資料端(MOSI)以及第一序列周邊介面主裝置輸入從裝置輸出資料端(MISO)檢測到由主控中央處理單元31所輸出的邏輯高電壓，故序列周邊介面處理器321自己將第一序列周邊介面埠設定為從裝置。然而，實際上，在設計時，序列周邊介面處理器321只要設計在啟動重置期間，三個腳位(第一序列周邊介面主裝置輸出從裝置輸入資料端、第一序列周邊介面主裝置輸入從裝置輸出資料端以及第一序列周邊介面時脈端)其中之一是邏輯高電壓就可以判斷並設定為從裝置。同樣的道理，主控中央處理單元31只將其序列周邊介面主裝置輸出從裝置輸入資料端(MOSI)、序列周邊介面主裝置輸入從裝置輸出資料端(MISO)或序列周邊介面時脈端其中一設定為邏輯高電壓，便可以執行。本發明上述實施例僅是為了讓本領域具有通常知識者可以了解本發明的精神。然而，本發 明並不以此為限。同樣的道理，上述實施例中，邏輯高電壓改為邏輯低電壓亦可以實現本發明，故本發明同樣不以此為限。另外，在較佳實施例中，亦可以在序列周邊介面處理器321的第一序列周邊介面時脈端設置放電電阻。本發明不以此為限。
第4圖繪示為本發明一較佳實施例的嵌入式系統的電路方塊圖。請參考第4圖，在此實施例中，此嵌入式系統包括一主控中央處理單元31以及序列周邊介面設備32。此主控中央處理單元31同樣包括一序列周邊介面埠(SPI port)。序列周邊介面設備32包括一序列周邊介面處理器321以及三個週邊設備411~413。三個週邊設備322分別耦接在第二序列周邊介面埠。第二序列周邊介面埠包括一第二序列周邊介面主裝置輸出從裝置輸入資料端MOSI2、一第二序列周邊介面主裝置輸入從裝置輸出資料端MISO2、一第二序列周邊介面時脈端CLK2以及三個第二序列周邊介面致能端CS1~CS3。每一個週邊設備411~413皆對應地獨立耦接一個第二序列周邊介面致能端CS1~CS3。
由上述實施例可以看出，對於主控中央處理單元31來說，序列周邊介面設備32的序列周邊介面處理器321為從裝置，但對於序列周邊介面處理器321來說，三個週邊設備411~413皆是從裝置模式，且對於三 個週邊設備411~413來說，序列周邊介面處理器321為主裝置模式。在此實施例中，主控中央處理單元31仍然是利用重置訊號RST以及上述實施例的第一序列周邊介面主裝置輸出從裝置輸入資料端(MOSI)以及第一序列周邊介面主裝置輸入從裝置輸出資料端(MISO)設定到邏輯高電壓的方式，讓序列周邊介面處理器321由主裝置模式轉換為從裝置模式。由於上述實施例已經說明，故在此不予贅述。同樣的，如上述補充說明，第一序列周邊介面時脈端亦可以用以判斷是否由主裝置模式轉換為從裝置模式。由於上述實施例已經說明，故在此不予贅述。
第5A圖繪示為本發明一較佳實施例的嵌入式系統的電路方塊圖。請參考第5A圖，在此實施例中，是以序列周邊介面處理器51-1作為主控中央處理單元，且儲存裝置50作為儲存運作用的程式碼。另外，每一個序列周邊介面處理器51-1~51-N皆具有獨立的第一序列周邊介面埠(SPI port)以及獨立的第三序列周邊介面埠(SPI port)，每一個獨立的序列周邊介面埠(SPI port)皆具有序列周邊介面主裝置輸出從裝置輸入資料端(MOSI)、序列周邊介面主裝置輸入從裝置輸出資料端(MISO)、序列周邊介面時脈端CLK2以及序列周邊介面致能端CS。又，每一個序列周邊介面處理器51-1~51-N皆分別代表一個獨立的序列周邊介面設備。
第K+1個序列周邊介面設備的序列周邊介面處理器51-(K+1)之第一序列周邊介面埠的第一序列周邊介面主裝置輸出從裝置輸入資料端耦接第K個序列周邊介面設備的序列周邊介面處理器51-K之第三序列周邊介面埠的第三序列周邊介面主裝置輸出從裝置輸入資料端。第K+1個序列周邊介面設備的序列周邊介面處理器51-(K+1)之第一序列周邊介面埠的第一序列周邊介面主裝置輸入從裝置輸出資料端耦接第K個序列周邊介面設備的序列周邊介面處理器51-K之第三序列周邊介面埠的第三序列周邊介面主裝置輸入從裝置輸出資料端。
第K+1個序列周邊介面設備的序列周邊介面處理器之第一序列周邊介面埠的第一序列周邊介面時脈端耦接第K個序列周邊介面設備的序列周邊介面處理器之第三序列周邊介面埠的第三序列周邊介面時脈端。第K+1個序列周邊介面設備的序列周邊介面處理器51-(K+1)之第一序列周邊介面埠的第一序列周邊介面致能端耦接第K個序列周邊介面設備的序列周邊介面處理器51-K之第三序列周邊介面埠的第三序列周邊介面致能端。
另外，第K個序列周邊介面設備的序列周邊介面處理器51-K輸出一重置訊號RST給第K+1個序列周邊介面設備的序列周邊介面處理器51-(K+1)的重置端。藉由此種串接關係，以依序重置下一個序列周邊介面設備 的序列周邊介面處理器，並依序將所耦接的序列周邊介面設備的序列周邊介面處理器設置為從裝置模式。
由上述實施例中，可以看出，本發明實施例利用串接的方式，可以無限的擴展並控制更多週邊裝置。
第5B圖繪示為本發明一較佳實施例的嵌入式系統的電路方塊圖。請參考第5A圖以及第5B圖，此第5B圖的實施例和第5A圖的實施例的差別在於，第5B圖是採用並聯的方式。在此實施例同樣是以序列周邊介面處理器51-1作為主控中央處理單元，且儲存裝置50作為儲存運作用的程式碼。另外，每一個序列周邊介面處理器51-1~51-3皆具有獨立的第一序列周邊介面埠(SPI port)。主控的序列周邊介面處理器51-1具有三個序列周邊介面埠(SPI port)分別電性連接序列周邊介面處理器51-2~51-4。主控的序列周邊介面處理器51-1分別輸出三個重置訊號RST_0~RST_2，用以依序重置序列周邊介面處理器51-2~51-4，並用上述實施例的方式，使序列周邊介面處理器51-2~51-4被設定成從裝置模式。之後，序列周邊介面處理器51-1依序致能序列周邊介面處理器51-2~51-4，並依序傳送資料給序列周邊介面處理器51-2~51-4。
第6A圖繪示為本發明一較佳實施例的嵌 入式系統的電路方塊圖。請參考第6A圖，在此實施例中，是以外部主控中央處理單元601控制多個序列周邊介面設備的序列周邊介面處理器61-1~61-N。同樣的道理，每一個序列周邊介面處理器61-1~61-N皆具有獨立的第一序列周邊介面埠(SPI port)以及獨立的第三序列周邊介面埠(SPI port)，每一個獨立的序列周邊介面埠(SPI port)皆具有序列周邊介面主裝置輸出從裝置輸入資料端(MOSI)、序列周邊介面主裝置輸入從裝置輸出資料端(MISO)、序列周邊介面時脈端CLK2以及序列周邊介面致能端CS。又，每一個序列周邊介面處理器61-1~61-N皆分別代表一個獨立的序列周邊介面設備。
同樣的道理，由上述實施例中，可以看出，本發明實施例利用串接的方式，可以無限的擴展並控制更多週邊裝置。且主控中央處理單元601並不限定一定要是序列周邊介面處理器。
第6B圖繪示為本發明一較佳實施例的嵌入式系統的電路方塊圖。請參考第5A圖、第6A圖以及第6B圖，此第6B圖的實施例和第5A圖、第6A圖的實施例的差別在於，第6B圖是採用並聯的方式。在此實施例同樣是以外部主控中央處理單元601作為主控中央處理單元。另外，每一個序列周邊介面處理器61-1~61-3皆具有獨立的第一序列周邊介面埠(SPI port)。主控的主控 中央處理單元601具有三個序列周邊介面埠(SPI port)分別電性連接序列周邊介面處理器61-1~61-3。主控中央處理單元601分別輸出三個重置訊號RST_0~RST_2，用以依序重置序列周邊介面處理器61-1~61-3，並用上述實施例的方式，使序列周邊介面處理器61-1~61-3被設定成從裝置模式。之後，主控中央處理單元601依序致能序列周邊介面處理器61-1~61-3，並依序傳送資料給序列周邊介面處理器61-1~61-3。
上述第5B圖以及6B圖的實施例，雖然是分別用三個重置訊號RST_0~RST_2重置三個序列周邊介面處理器。然而，所屬技術領域具有通常知識者應當知道，只要用一個重置訊號RST同時重置三個序列周邊介面處理器便可以讓三個序列周邊介面處理器同時進行啟動重置(Power on Reset)，且只要MOSI、MISO、CLK任一個接腳被設定成邏輯高電壓，在啟動重置期間被三個序列周邊介面處理器偵測到，便可以讓三個序列周邊介面處理器都進入從裝置模式(Slave Mode)。上述說明雖然是三個序列周邊介面處理器，所屬技術領域具有通常知識者應當知道，兩個或多個序列周邊介面處理器都可以實施，故本發明不以此為限。同樣的，上述說明雖然是以「邏輯高電壓」做說明，但是，所屬技術領域具有通常知識者應當知道，「邏輯高電壓」與「邏輯低電壓」只是設計上的選 擇，若MOSI、MISO、CLK接腳設定充電電路，讓每個接腳在高阻抗情況下會被充電到「邏輯高電壓」，主控中央處理單元601或序列周邊介面處理器51-1亦可以選擇將MOSI、MISO、CLK任一個接腳設定成邏輯「低」電壓，讓耦接的三個序列周邊介面處理器偵測到邏輯「低」電壓便進入從裝置模式(Slave Mode)。故上述說明僅是為了讓本領域具有通常知識者能夠了解本發明的精神，然本發明不以上述說明為限。
第7圖繪示為本發明一較佳實施例的序列周邊介面相容性擴展切換方法的主控中央處理單元的運作流程圖。請參考第7圖，此序列周邊介面相容性擴展切換方法的主控中央處理單元的運作包括下列步驟：
步驟S700：開始。
步驟S701：輸出一重置訊號。藉此，對序列周邊介面處理器進行一啟動重置。
步驟S702：對序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸出從裝置輸入資料端以及該序列周邊介面處理器的序列周邊介面埠的序列周邊介面主裝置輸入從裝置輸出資料端，給予一第一邏輯電壓。同樣的道理，此步驟亦可以修改為「對序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸出從裝置輸入資料端、序列周邊介面處理器的序列周邊介面埠 的序列周邊介面主裝置輸入從裝置輸出資料端以及序列周邊介面處理器的序列周邊介面埠的序列周邊介面時脈端的至少其中之一，給予一第一邏輯電壓」。在實施上，只要給予任一個第一邏輯電壓，序列周邊介面處理器便可以判斷是否進入從裝置模式。
步驟S703：根據第一操作時脈，透過序列周邊介面處理器的一序列周邊介面埠傳送或接收資料。
第8圖繪示為本發明一較佳實施例的序列周邊介面相容性擴展切換方法的序列周邊介面處理器的運作流程圖。請參考第8圖，此序列周邊介面相容性擴展切換方法的序列周邊介面處理器的運作包括下列步驟：
步驟S800：開始。
步驟S801：判斷是否收到重置訊號。若收到，則進行步驟S802。
步驟S802：進行一啟動重置(Power On Reset)。
步驟S803：判斷序列周邊介面埠的序列周邊介面主裝置輸出從裝置輸入資料端以及該序列周邊介面處理器的序列周邊介面埠的序列周邊介面主裝置輸入從裝置輸出資料端的焊墊(PAD)之電壓。若判斷為第二邏輯電壓，進行步驟S804。若判斷為第一邏輯電壓，進行步驟S805。同樣的道理，在此實施例中，步驟803亦可以 修改為「判斷序列周邊介面埠的序列周邊介面主裝置輸出從裝置輸入資料端、序列周邊介面處理器的序列周邊介面埠的序列周邊介面主裝置輸入從裝置輸出資料端或序列周邊介面埠的序列周邊介面時脈端其中之一的焊墊(PAD)之電壓」。只要其中之一的焊墊(PAD)之電壓是第一邏輯電壓，便可以進行步驟S805。
步驟S804：維持主裝置模式。使用第二時脈送出位址並接收程式碼。
步驟S805：轉為從裝置模式。請外部主控中央處理單元使用第一時脈給予程式碼。
綜上所述，本發明的精神在於利用判斷序列周邊介面輸出入接腳在未被選定時的邏輯狀態，判斷序列周邊介面處理器是否轉換工的模式為主裝置模式或從裝置模式，藉此，當序列周邊介面處理器耦接其他控制晶片時，使其他晶片可工作在序列周邊介面主裝置模式下，降低所耦接的其他晶片的硬體與效能(performance)門檻。故可以讓裝置相容性更好。
在較佳實施例之詳細說明中所提出之具體實施例僅用以方便說明本發明之技術內容，而非將本發明狹義地限制於上述實施例，在不超出本發明之精神及以下申請專利範圍之情況，所做之種種變化實施，皆屬於本發明之範圍。因此本發明之保護範圍當視後附之申請專利範 圍所界定者為準。
S800~S805:本發明一較佳實施例的序列周邊介面相容性擴展切換方法的序列周邊介面處理器的運作流程步驟

Claims (15)

  1. 一種嵌入式系統，包括：一主控中央處理單元，包括一第一序列周邊介面埠，該序列周邊介面埠包括：一序列周邊介面主裝置輸出從裝置輸入資料端；一序列周邊介面主裝置輸入從裝置輸出資料端；一序列周邊介面時脈端；以及一序列周邊介面致能端；以及一序列周邊介面設備，包括：一序列周邊介面處理器，包括至少一第一序列周邊介面埠，其中，該第一序列周邊介面埠包括：一第一序列周邊介面主裝置輸出從裝置輸入資料端，耦接該主控中央處理單元的序列周邊介面主裝置輸出從裝置輸入資料端；一第一序列周邊介面主裝置輸入從裝置輸出資料端，耦接該主控中央處理單元的序列周邊介面主裝置輸入從裝置輸出資料端；一第一序列周邊介面時脈端，耦接該主控中央處理單元的序列周邊介面時脈端；以及一第一序列周邊介面致能端，耦接該主控中央處理單元的序列周邊介面致能端； 其中，該主控中央處理單元具有一第一操作時脈，該序列周邊介面處理器具有一第二操作時脈，其中，當該第一序列周邊介面致能端為禁能，該序列周邊介面處理器偵測該第一序列周邊介面主裝置輸出從裝置輸入資料端、該第一序列周邊介面主裝置輸入從裝置輸出資料端以及該第一序列周邊介面時脈端至少其中之一為一第一邏輯電壓時，將該序列周邊介面處理器的該第一序列周邊介面埠設置為從裝置，藉此，根據該主控中央處理單元所輸出的該第一操作時脈，該序列周邊介面處理器由該主控中央處理單元的序列周邊介面主裝置輸出從裝置輸入資料端接收資料。
  2. 如請求項第1項所記載之嵌入式系統，其中，該序列周邊介面處理器更包括：一第二序列周邊介面埠，包括：一第二序列周邊介面主裝置輸出從裝置輸入資料端；一第二序列周邊介面主裝置輸入從裝置輸出資料端；一第二序列周邊介面時脈端；以及多個第二序列周邊介面致能端。
  3. 如請求項第2項所記載之嵌入式系統，其中，該第一序列周邊介面埠更耦接多個從週邊裝置，第I個週邊裝置耦接第I個第三序列周邊介面致能端，其中，I為自然數，I小於等於上述第二序列周邊介面致能端的數目。
  4. 如請求項第1項所記載之嵌入式系統，其中，該序列周邊介面處理器更包括一重置接腳，其中，當對該序列周邊介面處理器進行啟動重置時，該主控中央處理單元輸出一重置訊號給該重置接腳，並且，在該主控中央處理單元的該序列周邊介面主裝置輸出從裝置輸入資料端以及該主控中央處理單元的該序列周邊介面主裝置輸入從裝置輸出資料端以及該主控中央處理單元的該序列周邊介面時脈端的至少其中之一輸出該第一邏輯電壓。
  5. 如請求項第1項所記載之嵌入式系統，其中，該嵌入式系統包括：多數個序列周邊介面設備，每一該些序列周邊介面設備包括： 一序列周邊介面處理器，包括一第一序列周邊介面埠以及一第三序列周邊介面埠，其中，該序列周邊介面處理器第一序列周邊介面埠包括：一第一序列周邊介面主裝置輸出從裝置輸入資料端；一第一序列周邊介面主裝置輸入從裝置輸出資料端；一第一序列周邊介面時脈端；一第一序列周邊介面致能端；其中，該序列周邊介面處理器第三序列周邊介面埠包括：一第三序列周邊介面主裝置輸出從裝置輸入資料端；一第三序列周邊介面主裝置輸入從裝置輸出資料端；一第三序列周邊介面時脈端；一第三序列周邊介面致能端；其中，第J+1個序列周邊介面設備的序列周邊介面處理器之第一序列周邊介面埠的第一序列周邊介面主裝置輸出從裝置輸入資料端耦接第J個序列周邊介面設備的序列周邊介面處理器之第三序列周邊介面埠的第三序列周邊介面主裝置輸出從裝置輸入資料端， 其中，第J+1個序列周邊介面設備的序列周邊介面處理器之第一序列周邊介面埠的第一序列周邊介面主裝置輸入從裝置輸出資料端耦接第J個序列周邊介面設備的序列周邊介面處理器之第三序列周邊介面埠的第三序列周邊介面主裝置輸入從裝置輸出資料端，其中，第J+1個序列周邊介面設備的序列周邊介面處理器之第一序列周邊介面埠的第一序列周邊介面時脈端耦接第J個序列周邊介面設備的序列周邊介面處理器之第三序列周邊介面埠的第三序列周邊介面時脈端，其中，第J+1個序列周邊介面設備的序列周邊介面處理器之第一序列周邊介面埠的第一序列周邊介面致能端耦接第J個序列周邊介面設備的序列周邊介面處理器之第三序列周邊介面埠的第三序列周邊介面致能端，其中，J為自然數，J小於序列周邊介面設備的數目。
  6. 如請求項第5項所記載之嵌入式系統，其中，每一該些序列周邊介面設備的序列周邊介面處理器更包括一重置接腳，其中，當該嵌入式系統啟動時，第J個序列周邊介面設備的序列周邊介面處理器輸出一重置訊號給第J+1個序列周邊介面設備的序列周邊介面處理器的重置接腳， 並且，在第J個序列周邊介面設備的序列周邊介面處理器的該第三序列周邊介面主裝置輸出從裝置輸入資料端、第J個序列周邊介面設備的序列周邊介面處理器的該第三序列周邊介面主裝置輸入從裝置輸出資料端以及第J個序列周邊介面設備的序列周邊介面處理器的該第三序列周邊介面時脈端至少其中之一輸出該第一邏輯電壓。
  7. 如請求項第1項所記載之嵌入式系統，其中，該序列周邊介面處理器的第一序列周邊介面埠之第一序列周邊介面主裝置輸出從裝置輸入資料端耦接一第二邏輯電壓維持電路，其中，當該第一序列周邊介面主裝置輸出從裝置輸入資料端所耦接的電路為高阻抗時，該序列周邊介面處理器的第一序列周邊介面埠之第一序列周邊介面主裝置輸出從裝置輸入資料端被設為一第二邏輯電壓。
  8. 如請求項第1項所記載之嵌入式系統，其中，該序列周邊介面處理器的第一序列周邊介面埠之第一序列周邊介 面主裝置輸入從裝置輸出資料端耦接一第二邏輯電壓維持電路，其中，當該第一序列周邊介面主裝置輸入從裝置輸出資料端所耦接的電路為高阻抗時，該序列周邊介面處理器的第一序列周邊介面埠之第一序列周邊介面主裝置輸入從裝置輸出資料端被設為一第二邏輯電壓。
  9. 如請求項第1項所記載之嵌入式系統，其中，該第一操作時脈不等於該第二操作時脈。
  10. 一種序列周邊介面相容性擴展切換方法，適用於一嵌入式系統，該序列周邊介面相容性擴展切換方法包括：提供一主控中央處理單元，具有一第一操作時脈；提供一序列周邊介面處理器，具有一第二操作時脈；對該序列周邊介面處理器進行一啟動重置；對該序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸出從裝置輸入資料端、該序列周邊介面處理器的序列周邊介面埠的序列周邊介面主裝置輸入從裝置輸出資料端以及該序列周邊介面處理器的序列 周邊介面埠的序列周邊介面時脈端的至少其中之一，給予一第一邏輯電壓；以及根據該第一操作時脈，透過該序列周邊介面處理器的一序列周邊介面埠傳送或接收資料。
  11. 如請求項第10項所記載之序列周邊介面相容性擴展切換方法，更包括：在該序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸出從裝置輸入資料端耦接一第二邏輯電壓維持電路，其中，當該序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸出從裝置輸入資料端所耦接的電路為高阻抗時，該序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸出從裝置輸入資料端被設為一第二邏輯電壓。
  12. 如請求項第10項所記載之序列周邊介面相容性擴展切換方法，更包括： 在該序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸入從裝置輸出資料端耦接一第二邏輯電壓維持電路，其中，當該序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸入從裝置輸出資料端所耦接的電路為高阻抗時，該序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸入從裝置輸出資料端被設為一第二邏輯電壓。
  13. 一種序列周邊介面相容性擴展切換方法，適用於一嵌入式系統，該序列周邊介面相容性擴展切換方法包括：提供一主控中央處理單元，具有一第一操作時脈；提供一序列周邊介面處理器，具有一第二操作時脈；當該序列周邊介面處理器進行一啟動重置時，判斷該序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸出從裝置輸入資料端、該序列周邊介面處理器的序列周邊介面埠的序列周邊介面主裝置輸入從裝置輸出資料端以及該序列周邊介面處理器的序列周邊介面埠的序列周邊介面時脈端的至少其中之一之邏輯電壓；以及 當上述該序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸出從裝置輸入資料端、該序列周邊介面處理器的序列周邊介面埠的序列周邊介面主裝置輸入從裝置輸出資料端以及該序列周邊介面處理器的序列周邊介面埠的序列周邊介面時脈端的至少其中之一為一第一邏輯電壓，根據該第一操作時脈，透過該序列周邊介面處理器的一序列周邊介面埠傳送或接收資料。
  14. 如請求項第13項所記載之序列周邊介面相容性擴展切換方法，更包括：在該序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸出從裝置輸入資料端耦接一第二邏輯電壓維持電路，其中，當該序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸出從裝置輸入資料端所耦接的電路為高阻抗時，該序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸出從裝置輸入資料端被設為一第二邏輯電壓。
  15. 如請求項第13項所記載之序列周邊介面相容性擴展切換方法，更包括：在該序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸入從裝置輸出資料端耦接一第二邏輯電壓維持電路，其中，當該序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸入從裝置輸出資料端所耦接的電路為高阻抗時，該序列周邊介面處理器的一序列周邊介面埠的序列周邊介面主裝置輸入從裝置輸出資料端被設為一第二邏輯電壓。
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