CN111444128A - 一种支持多设备端数据读写总线及其数据读取、写入方法 - Google Patents
一种支持多设备端数据读写总线及其数据读取、写入方法 Download PDFInfo
- Publication number
- CN111444128A CN111444128A CN202010140018.7A CN202010140018A CN111444128A CN 111444128 A CN111444128 A CN 111444128A CN 202010140018 A CN202010140018 A CN 202010140018A CN 111444128 A CN111444128 A CN 111444128A
- Authority
- CN
- China
- Prior art keywords
- data
- bus
- slave
- interface
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F2213/0016—Inter-integrated circuit (I2C)
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
本发明提供了一种支持多设备端数据读写总线及其数据读取、写入方法，所述主设备端包括第一时钟接口和第一数据接口，所述第一数据接口为主设备端能够同时读取或写入的一组数据接口；每一从设备端包括第二时钟接口和一个第二数据接口，第二时钟接口和第二数据接口组合为符合串行总线协议的接口；所有从设备端的第二时钟接口复用同一组时钟线与主设备端的第一时钟接口连接，各从设备端的第二数据接口分别连接到主设备端第一数据接口的不同数据线。通过本发明的总线结构设计，能够使得总线的主设备端在同一时间点同时对多个从设备端的数据读写从串行变为并行读写，从而大大提高了数据读写效率。
Description
技术领域
本发明涉及芯片电路领域，特别涉及一种支持多设备端数据读写总线及其数据读取、写入方法。
背景技术
I2C总线是由SCL、SDA两根信号线组成的双向主从模式总线，其支持一主多从，通过从设备地址进行选通设备，并通过时分复用实现主机对从设备的逐个通信。由于I2C总线设计简单合理，已经被大量使用在各种控制、信息收集等功能的芯片上。SPI总线是一种高速的、全双工、同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，越来越多的芯片集成了这种通信协议，比如AT91RM9200。
在一些应用场景，需要在同一块或同一组电路板中使用大量的同类型功能芯片，如电路测试板中，可能需要同时使用十几路的电量采集芯片对硬件系统中使用的各路电流情况进行采集；另外，在一些物联网设备中，可能需要同时采集多路温度、湿度或者速度、方向等类似传感器信息。
以I2C总线为例，按照已有的I2C总线的设计方式，主设备端在读取数据时只能逐个设备地读取从设备数据，读取效率较低，对于有采样率要求的系统将会影响其采样速率。同时，同一种I2C总线的器件一般使用同一个设备地址，如果直接在同一个IC总线操作，会出现数据冲突，需要使用多个I2C才能访问多个相同地址的I2C总线。
发明内容
为此，需要提供一种支持多设备端数据读写的技术方案，用以解决现有主设备端在读写多个从设备数据时效率低，影响系统采样率的问题。
为实现上述目的，发明人提供了一种支持多设备端数据读写总线，包括主设备端和多个从设备端，所述主设备端包括第一时钟接口和第一数据接口，所述第一数据接口为主设备端能够同时读取或写入的一组数据接口；每一从设备端包括第二时钟接口和一个第二数据接口，第二时钟接口和第二数据接口组合为符合串行总线协议的接口；
所有从设备端的第二时钟接口复用同一组时钟线与主设备端的第一时钟接口连接，各从设备端的第二数据接口分别连接到主设备端第一数据接口的不同数据线。
作为一种可选的实施例，所述主设备端为CPU。
作为一种可选的实施例，所述从设备端的数量为8个。
作为一种可选的实施例，所述总线为I2C总线或SPI总线。
作为一种可选的实施例，所述支持多设备端数据读写总线为如前文任一项所述的支持多设备端数据读写总线；
所述方法包括以下步骤：
将主机端待发送给各从设备端的数据转换为二进制数据；
根据二进制位数逐位编码所有从设备端的二进制数据，形成待写入的多组组数据；
驱动主设备端输出周期时钟；在每个时钟周期内，向第一数据接口从设备端写入一组组数据，直至从设备端所有组数据全部写入完成组数据从设备端。
作为一种可选的实施例，所述方法包括以下步骤：
调用数据发送程序发送预设位数地址加写位数据；
调用数据接收程序接收从设备端的第一数据回执；
调用数据发送程序发送从设备端寄存器地址；
调用数据接收程序接收从设备端的第二数据回执；
调用数据发送程序发送数据；
调用数据接收程序接收从设备端的第三数据回执。
作为一种可选的实施例，所述串行总线协议支持多个从设备端，读写通讯时钟均由主机端提供，通讯方式是一主一从对数据总线进行分时复用。
作为一种可选的实施例，所述支持多设备端数据读写总线为如权利要求1至4任一项所述的支持多设备端数据读写总线；
所述方法根据如权利要求1至4任一项所述的串行总线协议进行数据通讯，其中对多设备同时读取的方法包括以下步骤：
驱动主设备端输出周期时钟；在每个时钟周期内，读取一组组数据，直至所有组数据全部读取完成；所述组数据为根据二进制位数逐位对所有从设备端的二进制数据进行编码后得到的数据；
根据读取顺序对读取的所有组数据进行转换，得到各设备端对应的数据。
数据从设备端组数据
作为一种可选的实施例，所述方法包括以下步骤：
调用数据发送程序发送预设位数地址加写位数据；
调用数据接收程序接收从设备端的第三数据回执；
调用数据发送程序发送从设备端寄存器地址；
调用数据接收程序接收从设备端的第四数据回执；
调用数据接收程序接收数据；
调用数据发送程序发送第五数据回执。
作为一种可选的实施例，所述串行总线协议支持多个从设备端，读写通讯时钟均由主机端提供，通讯方式是一主一从对数据总线进行分时复用。
区别于现有技术，本发明涉及的支持多设备端数据读写总线及其数据读取、写入方法，所述主设备端包括第一时钟接口和第一数据接口，所述第一数据接口为主设备端能够同时读取或写入的一组数据接口；每一从设备端包括第二时钟接口和一个第二数据接口，第二时钟接口和第二数据接口组合为符合串行总线协议的接口；所有从设备端的第二时钟接口复用同一组时钟线与主设备端的第一时钟接口连接，各从设备端的第二数据接口分别连接到主设备端第一数据接口的不同数据线。通过本发明的总线结构设计，能够使得总线的主设备端在同一时间点同时对多个从设备端的数据读写从串行变为并行读写，从而大大提高了数据读写效率。
附图说明
图1为本发明一实施例涉及的支持多设备端数据读写总线的电路结构示意图；
图2为本发明另一实施例涉及的支持多设备端数据读写总线的电路结构示意图；
图3为本发明一实施例涉及的支持多设备端数据读写总线的数据写入方法的流程图；
图4为本发明另一实施例涉及的支持多设备端数据读写总线的数据写入方法的流程图；
图5为本发明另一实施例涉及的支持多设备端数据读写总线的数据读取方法的流程图；
图6为本发明另一实施例涉及的支持多设备端数据读写总线的数据读取方法的流程图；
附图标记：
10、主设备端；
101、第一时钟接口；
102、第一数据接口；
20、从设备端；
201、第二时钟接口；
202、第二数据接口。
具体实施方式
为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
请参阅图1，本发明提供了一种支持多设备端数据读写总线，包括主设备端10和多个从设备端20，所述主设备端10包括第一时钟接口101和一个第一数据接口102，每一从设备端20包括第二时钟接口201和一个第二数据接口202；所述第一数据接口为能够在主设备端同时被读取或写入的一组数据接口；所述第二时钟接口和第二数据接口组合为符合串行总线协议的接口；
所有从设备端20的第二时钟接口201复用同一时钟线与主设备端的第一时钟接口101连接，各从设备端20的第二数据接口202分别通过不同的数据线与主设备端10上对应的第一数据接口102建立连接。
通过上述总线的结构涉及，主设备端可以在同一时钟周期内，从多个从设备端同时读取数据或同时向多个从设备端中写入数据，相较于逐一从从设备端读写数据的方式，大幅提高了数据读写效率。
在某些实施例中，所述主设备端为CPU。在另一些实施例中，所述主设备端还可以为其他处理器，如DSP、MCU等。所述总线为I2C总线或SPI总线。
优选的，所述从设备端的数量为8个，各个从设备端待读写的数据的位数相同。这样，主设备端可以在同一个时钟周期内同步从所有的从设备端逐位读写数据，假设每个从设备端的读写数据均为8位，则在经过8个时钟周期后，所有从设备端的数据就可读写完成，极大提高了I2C数据的读写效率。
如图2所示，为本申请另一实施例涉及的I2C总线的电路结构示意图。I2C协议规定的两根信号线，都是外部弱上拉，没有信号是默认为高的状态，需要输出高时控制器拉信号，需要输出低时驱动强下拉信号来实现。时钟线SCL，不管是读还是写，都是由主机端(即主设备端)发出周期信号；数据线SDA根据通讯情况，可能由主机发出或者由设备端发出，在时钟线为低期间数据线变化到所需的电平，在时钟线为高是数据线保持不变。针对I2C总线的特性，可以看出，如果是一个主机对应多个从设备，如果从设备是一样或类似的设备，可以通过IO实现I2C协议，多个从设备共用SCL信号，每个从设备独立一根SDA信号来实现主机与多个从设备同时通讯，并使用一组可以同时访问的IO组成SDA组，大大提升通讯效率。
以8BIT一组的IO为例，一下对如何高效的同时读写8个从设备的I2C数据进行说明：
在实际使用中，根据主机端的可同时读写IO硬件的情况，如32bit主控制器在32bit系统下读取一个寄存器就可以得到32个IO的电平状态，这个方法也可以应用到同时读写16组，32组或更多组IO的系统中，支持所需同时通讯的I2C从设备。
如表1所示，以8个从设备的SDA接到同一组IO为例，表1为各从设备的通讯数据与SDA的IO组信号线上的数据转换表。从设备1的通讯(读或写)数据为0x13，其在数据线SDA[0]上先后出现的信号为‘00010011’，从设备2的数据为0x04，其在对应数据线SDA[1]上先后出现的型号为‘00000100’，依此类推；从设备通讯数据的最高比特时，同时出现在SDA[7:0]的信号是0xb0,接下来是0x98,0xc4并依此类推。即先将设备1至7的数据“0x13”、“0x04”至“0xe0”先转换为对应二进制数据，即表1中横向的二进制数据“00010011”、“00000100”直至“11100000”，而在读取或写入数据时，是基于二进制的位数纵向来读取的，即先读取或写入的数据为表中的纵向一栏，如依次“00001101”、“00011001”、“00100011”直至“10000100”，对应的数据为“0xb0”、“0x98”直至“0x21”，这样，相当于每一次读取了8个设备的某一位数据，并行度大大提高，提升了读写效率。当数据被读取出来后，可以再将读取的“0xb0”、“0x98”直至“0x21”纵向还原为二进制数据，再分别换算还原后的表1中横向排列的8组二进制数据，即可得到各从设备端对应的数据。
表-1对8个从设备同时通讯的数据与SDA数据线数值转换
如图3所示，本发明还提供了一种支持多设备端数据读写总线的数据写入方法，用于支持多设备端数据读写总线为前文所述的总线；
所述方法包括以下步骤：
首先进入步骤S301将主机端待发送给各从设备端的数据转换为二进制数据；
而后进入步骤S302根据二进制位数逐位编码所有从设备端的二进制数据，形成待写入的多组组数据；
而后进入步骤S303驱动主设备端输出周期时钟；在每个时钟周期内，向第一数据接口从设备端写入一组组数据，直至从设备端所有组数据全部写入完成组数据从设备端。优选的，在每一个时钟周期内，当时钟为低电平时，主设备端向第一数据接口从设备端写入一组组数据。
由于各个从设备端复用同一根时钟线，因而主设备端可以在同一时钟周期内，同时向多个从设备端中写入数据，相较于逐一向从设备端写入数据的方式，大幅提高了数据读写效率。
如图4所示，在某些实施例中，所述方法包括以下步骤：
首先进入步骤S401调用数据发送程序发送预设位数地址加写位数据；
而后进入步骤S402调用数据接收程序接收从设备端的第一数据回执；
而后进入步骤S403调用数据发送程序发送从设备端寄存器地址；
而后进入步骤S404调用数据接收程序接收从设备的第二数据回执；
而后进入步骤S405调用数据发送程序发送数据；
而后进入步骤S406调用数据接收程序接收从设备端的第三数据回执。
图4中的步骤在图3的步骤之前进行，目的是对I2C总线的主设备端和从设备端收发数据正常与否进行测试，若步骤S401-S406全部执行完毕，说明主设备端和各从设备端的数据发送功能正常，因而可以执行步骤S301至S303。
如图5所示，发明人还提供了一种支持多设备端数据读写总线的数据读取方法，用于I2C总线或SPI总线的主设备端从各从设备端读取数据，所述总线为串行总线协议总线，其支持多个从设备端，读写通讯时钟均由主机端提供，通讯方式是一主一从对数据总线进行分时复用。
对多设备同时读取的方法包括以下步骤：
首先进入步骤S501驱动主设备端输出周期时钟；在每个时钟周期内，读取一组组数据，直至所有组数据全部读取完成；所述组数据为根据二进制位数逐位对所有从设备端的二进制数据进行编码后得到的数据；
而后进入步骤S502根据读取顺序对读取的所有组数据进行转换，得到各设备端对应的数据。
如表1所示，表1最后一行“0xb0”、“0x98”直至“0x21”为组数据，主设备端会在每个时钟周期内按照顺序读取一组组数据，等到组数据全部读取完成后，就可以对读取的所有组数据进行转换，具体是先将纵向将各组数据还原为二进制，得到8行8列二进制数列表，再横向转换每一行二进制数据，得到各设备端对应的数据，例如表1中设备1至设备8的数据依次为“0x13”至“0x04”。
由于各个从设备端复用同一根时钟线，因而主设备端可以在同一时钟周期内，从多个从设备端同时读取数据，相较于逐一从从设备端读取数据的方式，大幅提高了数据读写效率。
如图6所示，在某些实施例，所述方法包括以下步骤：
首先进入步骤S601调用数据发送程序发送预设位数地址加写位数据；
而后进入步骤S602调用数据接收程序接收从设备端的第三数据回执；
而后进入步骤S603调用数据发送程序发送从设备端寄存器地址；
而后进入步骤S604调用数据接收程序接收从设备的第四数据回执；
而后进入步骤S605调用数据接收程序接收数据；
而后进入步骤S606调用数据发送程序发送第五数据回执。
图6中的步骤在图5的步骤之前进行，目的是对I2C总线的主设备端和从设备端收发数据正常与否进行测试，若步骤S601-S606全部执行完毕，说明主设备端和各从设备端的数据读取功能正常，因而可以执行步骤S501至S502。
本发明提供了一种支持多设备端数据读写总线及其数据读取、写入方法，所述主设备端包括第一时钟接口和第一数据接口，所述第一数据接口为主设备端能够同时读取或写入的一组数据接口；每一从设备端包括第二时钟接口和一个第二数据接口，第二时钟接口和第二数据接口组合为符合串行总线协议的接口；所有从设备端的第二时钟接口复用同一组时钟线与主设备端的第一时钟接口连接，各从设备端的第二数据接口分别连接到主设备端第一数据接口的不同数据线。通过本发明的总线结构设计，能够使得总线的主设备端在同一时间点同时对多个从设备端的数据读写从串行变为并行读写，从而大大提高了数据读写效率。
需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明的专利保护范围之内。
Claims (10)
1.一种支持多设备端数据读写总线，其特征在于，包括主设备端和多个从设备端，所述主设备端包括第一时钟接口和第一数据接口，所述第一数据接口为主设备端能够同时读取或写入的一组数据接口；每一从设备端包括第二时钟接口和一个第二数据接口，第二时钟接口和第二数据接口组合为符合串行总线协议的接口；
所有从设备端的第二时钟接口复用同一组时钟线与主设备端的第一时钟接口连接，各从设备端的第二数据接口分别连接到主设备端第一数据接口的不同数据线。
2.如权利要求1所述的支持多设备端数据读写总线，其特征在于，所述主设备端为CPU。
3.如权利要求1所述的支持多设备端数据读写总线，其特征在于，所述从设备端的数量为8个。
4.如权利要求1所述的支持多设备端数据读写总线，其特征在于，所述总线为I2C总线或SPI总线。
5.一种支持多设备端数据读写总线的数据写入方法，其特征在于，所述支持多设备端数据读写总线为如权利要求1至4任一项所述的支持多设备端数据读写总线；
所述方法包括以下步骤：
将主机端待发送给各从设备端的数据转换为二进制数据；
根据二进制位数逐位编码所有从设备端的二进制数据，形成待写入的多组组数据；
驱动主设备端输出周期时钟；在每个时钟周期内，向第一数据接口从设备端写入一组组数据，直至从设备端所有组数据全部写入完成组数据从设备端。
6.如权利要求5所述的支持多设备端数据读写总线的数据写入方法，其特征在于，
所述方法包括以下步骤：
调用数据发送程序发送预设位数地址加写位数据；
调用数据接收程序接收从设备端的第一数据回执；
调用数据发送程序发送从设备端寄存器地址；
调用数据接收程序接收从设备端的第二数据回执；
调用数据发送程序发送数据；
调用数据接收程序接收从设备端的第三数据回执。
7.如权利要求5所述的支持多设备端数据读写总线的数据写入方法，其特征在于，所述串行总线协议支持多个从设备端，读写通讯时钟均由主机端提供，通讯方式是一主一从对数据总线进行分时复用。
8.一种支持多设备端数据读写总线的数据读取方法，其特征在于，所述支持多设备端数据读写总线为如权利要求1至4任一项所述的支持多设备端数据读写总线；
所述方法根据如权利要求1至4任一项所述的串行总线协议进行数据通讯，其中对多设备同时读取的方法包括以下步骤：
驱动主设备端输出周期时钟；在每个时钟周期内，读取一组组数据，直至所有组数据全部读取完成；所述组数据为根据二进制位数逐位对所有从设备端的二进制数据进行编码后得到的数据；
根据读取顺序对读取的所有组数据进行转换，得到各设备端对应的数据。
9.如权利要求8所述的支持多设备端数据读写总线的数据读取方法，其特征在于，所述方法包括以下步骤：
调用数据发送程序发送预设位数地址加写位数据；
调用数据接收程序接收从设备端的第三数据回执；
调用数据发送程序发送从设备端寄存器地址；
调用数据接收程序接收从设备端的第四数据回执；
调用数据接收程序接收数据；
调用数据发送程序发送第五数据回执。
10.如权利要求8所述的支持多设备端数据读写总线的数据读取方法，其特征在于，所述串行总线协议支持多个从设备端，读写通讯时钟均由主机端提供，通讯方式是一主一从对数据总线进行分时复用。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010140018.7A CN111444128A (zh) | 2020-03-03 | 2020-03-03 | 一种支持多设备端数据读写总线及其数据读取、写入方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010140018.7A CN111444128A (zh) | 2020-03-03 | 2020-03-03 | 一种支持多设备端数据读写总线及其数据读取、写入方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111444128A true CN111444128A (zh) | 2020-07-24 |
Family
ID=71651001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010140018.7A Pending CN111444128A (zh) | 2020-03-03 | 2020-03-03 | 一种支持多设备端数据读写总线及其数据读取、写入方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111444128A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112486882A (zh) * | 2020-12-15 | 2021-03-12 | 安徽皖通邮电股份有限公司 | 一种背板上单板信号的复用装置及复用方法 |
| CN114579491A (zh) * | 2022-01-28 | 2022-06-03 | 新华三技术有限公司合肥分公司 | 一种集成电路总线复用装置以及网络设备 |
| CN116166594A (zh) * | 2023-04-26 | 2023-05-26 | 闪极科技(深圳)有限公司 | 一种单地址多从机的iic总线电路及其传输方法和装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102073611A (zh) * | 2011-02-16 | 2011-05-25 | 东莞市泰斗微电子科技有限公司 | 一种i2c总线控制系统及方法 |
| CN102262604A (zh) * | 2011-07-25 | 2011-11-30 | 中兴通讯股份有限公司 | 一种并发访问方法、系统及接口装置 |
| CN102508799A (zh) * | 2011-11-30 | 2012-06-20 | 北京宏思电子技术有限责任公司 | 自动控制方法、系统及usb设备 |
| CN103454996A (zh) * | 2013-08-23 | 2013-12-18 | 广州视睿电子科技有限公司 | 主从机系统及其控制方法 |
| CN105024900A (zh) * | 2015-08-03 | 2015-11-04 | 艾德克斯电子（南京）有限公司 | 一种多机同步通信系统及方法 |
-
2020
- 2020-03-03 CN CN202010140018.7A patent/CN111444128A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102073611A (zh) * | 2011-02-16 | 2011-05-25 | 东莞市泰斗微电子科技有限公司 | 一种i2c总线控制系统及方法 |
| CN102262604A (zh) * | 2011-07-25 | 2011-11-30 | 中兴通讯股份有限公司 | 一种并发访问方法、系统及接口装置 |
| CN102508799A (zh) * | 2011-11-30 | 2012-06-20 | 北京宏思电子技术有限责任公司 | 自动控制方法、系统及usb设备 |
| CN103454996A (zh) * | 2013-08-23 | 2013-12-18 | 广州视睿电子科技有限公司 | 主从机系统及其控制方法 |
| CN105024900A (zh) * | 2015-08-03 | 2015-11-04 | 艾德克斯电子（南京）有限公司 | 一种多机同步通信系统及方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112486882A (zh) * | 2020-12-15 | 2021-03-12 | 安徽皖通邮电股份有限公司 | 一种背板上单板信号的复用装置及复用方法 |
| CN112486882B (zh) * | 2020-12-15 | 2023-05-26 | 安徽皖通邮电股份有限公司 | 一种背板上单板信号的复用装置的复用方法 |
| CN114579491A (zh) * | 2022-01-28 | 2022-06-03 | 新华三技术有限公司合肥分公司 | 一种集成电路总线复用装置以及网络设备 |
| CN116166594A (zh) * | 2023-04-26 | 2023-05-26 | 闪极科技(深圳)有限公司 | 一种单地址多从机的iic总线电路及其传输方法和装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111444128A (zh) | 一种支持多设备端数据读写总线及其数据读取、写入方法 | |
| US10468078B2 (en) | Methods and systems for pin-efficient memory controller interface using vector signaling codes for chip-to-chip communication | |
| EP1825382B1 (en) | Low protocol, high speed serial transfer for intra-board or inter-board data communication | |
| US7269088B2 (en) | Identical chips with different operations in a system | |
| CN112564882B (zh) | 一种基于ahb总线的单线数字通讯接口 | |
| CN107943733A (zh) | 一种单板间并行总线的互联方法 | |
| CN102780598B (zh) | 一种总线通信方法、总线通信单元及系统 | |
| CN116795758A (zh) | 一种基于FPGA的多路同步Biss-C协议解码传输装置 | |
| CN216772401U (zh) | 一种主设备主控功能实现系统 | |
| CN111930649B (zh) | 一种多通道can通讯板卡及通讯方法 | |
| CN201378316Y (zh) | 通用输入/输出接口扩展电路和具有该电路的移动终端 | |
| CN114691558A (zh) | 低延迟重定时器及延迟控制方法 | |
| CN110825684A (zh) | 串行端口接口整合输出系统 | |
| CN111104353B (zh) | 基于fpga的多功能航空总线接口卡 | |
| CN220137680U (zh) | 一种支持异步通信接口的仿真器 | |
| CN115202257B (zh) | 一种lpc总线协议转换及设备并行控制装置及方法 | |
| CN213302819U (zh) | 工业控制器 | |
| CN117938574B (zh) | 一种用于星载设备间通信的SpaceWire总线节点控制器IP核 | |
| CN217157097U (zh) | 一种用于实现多master优先级控制输出的双总线电路 | |
| CN116155372B (zh) | 一种基于光交换的多fpga原型验证系统 | |
| CN221008254U (zh) | 一种用于并行背板总线通信方式的lvds信号转换装置 | |
| EP0063140A1 (en) | Data communication bus structure | |
| CN115033516B (zh) | 一种基于多个单线spi接口实现多线spi接口传输的方法 | |
| CN216850741U (zh) | 激光器光模块控制电路以及激光器 | |
| CN118092233A (zh) | 基于McBSP与SSI绝对值编码器通信的电路及方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200724 |